半導體器件的鰭結構的制作方法
【技術領域】
[0001]本發(fā)明涉及集成電路制造，更具體地，涉及具有鰭結構的半導體器件。
【背景技術】
[0002]由于半導體工業(yè)已經進入追求更高器件密度、更高性能和更低成本的納米技術工藝節(jié)點，在制造和設計方面面臨的挑戰(zhàn)已經引起諸如鰭式場效應晶體管(FinFET)的三維設計的發(fā)展。典型的FinFET制造為具有通過例如蝕刻掉襯底的硅層的部分而形成的從襯底延伸的薄的垂直“鰭”(或鰭結構)。FinFET的溝道在該垂直鰭中形成。柵極配置(例如，環(huán)繞)在鰭上方。在溝道的兩側均具有柵極允許柵極從兩側控制溝道。此外，利用選擇性生長硅鍺(SiGe)的FinFET的源極/漏極(S/D)部分中的應變材料可用以提高載流子遷移率。
[0003]然而，在互補金屬氧化物半導體(CMOS)制造中實現(xiàn)這樣的特征和工藝仍面臨挑戰(zhàn)。例如，鰭結構的不均勻組分分布導致諸如增大的漏電流的FinFET特性的波動，從而降低器件性能。隨著柵極長度和器件之間的間距減小，這些問題會惡化。

【發(fā)明內容】

[0004]根據(jù)本發(fā)明的一方面提供了一種鰭式場效應晶體管(FinFET)，包括:包括主要表面的襯底；從所述主要表面突出的鰭結構；以及覆蓋所述第二基本垂直部分的柵極結構。所述鰭結構包括:上部，包括具有第一晶格常數(shù)的第一半導體材料，其中，所述上部包括具有第一寬度的第一基本垂直部分和位于所述第一基本垂直部分上方的具有小于所述第一寬度的第二寬度的第二基本垂直部分；以及下部，包括具有小于所述第一晶格常數(shù)的第二晶格常數(shù)的第二半導體材料，其中，所述下部的頂面具有小于所述第一寬度的第三寬度。
[0005]在該FinFET中，所述上部還包括位于所述第一基本垂直部分和所述第二基本垂直部分之間的第一錐形部分。
[0006]在該FinFET中，所述上部還包括位于所述第二基本垂直部分上方的第二錐形部分。
[0007]在該FinFET中，所述第二寬度與所述第一寬度的比率為從約0.3至約0.5。
[0008]在該FinFET中，所述第三寬度與所述第一寬度的比率為從約0.85至約0.95。
[0009]在該FinFET中，所述第一半導體材料包括Ge、SiGe或SiGeB。
[0010]在該FinFET中，所述第二半導體材料包括S1、SiGe或SiGeB。
[0011]根據(jù)本發(fā)明的另一方面提供了一種鰭式場效應晶體管(FinFET)，包括:包括主要表面的襯底；從所述主要表面突出的鰭結構；圍繞所述鰭結構的隔離結構，其中，所述隔離結構的第二頂面等于或高于所述第一頂面；以及覆蓋所述第二基本垂直部分的柵極結構。所述鰭結構包括:上部，包括具有第一晶格常數(shù)的第一半導體材料，其中，所述上部包括具有第一寬度的第一基本垂直部分和位于所述第一基本垂直部分上方的具有小于所述第一寬度的第二寬度的第二基本垂直部分；以及下部，包括具有小于所述第一晶格常數(shù)的第二晶格常數(shù)的第二半導體材料，其中，所述下部的第一頂面具有小于所述第一寬度的第三寬度。
[0012]在該FinFET中，所述上部還包括位于所述第一基本垂直部分和所述第二基本垂直部分之間的第一錐形部分。
[0013]在該FinFET中，所述上部還包括位于所述第二基本垂直部分上方的第二錐形部分。
[0014]在該FinFET中，所述第二寬度與所述第一寬度的比率為從約0.3至約0.5。
[0015]在該FinFET中，所述第三寬度與所述第一寬度的比率為從約0.85至約0.95。
[0016]在該FinFET中，所述第一半導體材料包括Ge、SiGe或SiGeB。
[0017]在該FinFET中，所述第二半導體材料包括S1、SiGe或SiGeB。
[0018]在該FinFET中，所述第一頂面和所述第二頂面之間的距離為從約Onm至約5nm。
[0019]根據(jù)本發(fā)明的又一方面提供了一種制造鰭式場效應晶體管的方法，包括:提供襯底；形成從所述襯底的主要表面突出的半導體鰭，所述半導體鰭包括具有第一晶格常數(shù)的第一半導體材料；形成圍繞所述半導體鰭的淺溝槽隔離(STI)區(qū)；使所述半導體鰭的部分凹進以形成鰭凹槽，借此，所述半導體鰭的剩余部分形成鰭結構的下部；外延生長具有大于所述第一晶格常數(shù)的第二晶格常數(shù)的第二半導體材料以填充所述鰭凹槽；使所述STI區(qū)的部分凹進以露出所述第二半導體材料的部分；以及對所述第二半導體材料的露出部分實施高壓氧化(HPO)工藝以形成所述鰭結構的上部。
[0020]在該方法中，還包括:在對所述第二半導體材料的所述露出部分實施高壓氧化(HPO)工藝的步驟之前，形成覆蓋所述第二半導體材料的所述露出部分的犧牲氧化物層。
[0021]在該方法中，在約300°C至約700°C的溫度情況下實施步驟:對所述第二半導體材料的所述露出部分實施高壓氧化(HPO)工藝以形成所述鰭結構的上部。
[0022]在該方法中，在約Iatm至約25atm的壓力情況下實施步驟:對所述第二半導體材料的所述露出部分實施高壓氧化(HPO)工藝以形成所述鰭結構的上部。
[0023]在該方法中，將O2作為反應氣體來實施步驟:對所述第二半導體材料的所述露出部分實施高壓氧化(HPO)工藝以形成所述鰭結構的上部。
【附圖說明】
[0024]當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發(fā)明。應該強調，根據(jù)工業(yè)中的標準實踐，各個部件未按比例繪出并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。
[0025]圖1為示出根據(jù)本發(fā)明的各個方面制造半導體器件的方法的流程圖；
[0026]圖2根據(jù)本發(fā)明的各個方面示出了包括鰭結構的半導體器件的俯視圖；以及
[0027]圖3至圖13是根據(jù)本發(fā)明的各個實施例的處于制造的各個階段的半導體器件的截面圖。
【具體實施方式】
[0028]應該理解，以下公開內容提供了許多用于實現(xiàn)本發(fā)明的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例，而不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發(fā)明可在各個實例中重復參考標號和/或字母。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。
[0029]參照圖1，示出了根據(jù)本發(fā)明的各個方面制造半導體器件的方法100的流程圖。方法100開始于步驟102，在此步驟中提供襯底。方法100繼續(xù)進行至步驟104，在此步驟中形成從襯底的主要表面突出的半導體鰭，該半導體鰭包括具有第一晶格常數(shù)的第一半導體材料。方法100繼續(xù)進行至步驟106，在此步驟中形成圍繞半導體鰭的淺溝槽隔離(STI)區(qū)。
[0030]方法100繼續(xù)進行至步驟108，在此步驟中使半導體鰭的部分凹進以形成鰭凹槽，由此，半導體鰭的剩余部分形成鰭結構的下部。方法100繼續(xù)進行到步驟110，在此步驟中外延生長具有大于第一晶格常數(shù)的第二晶格常數(shù)的第二半導體材料以填充鰭凹槽。方法100繼續(xù)進行至步驟112，在此步驟中使STI區(qū)的部分凹進以露出第二半導體材料的部分。
[0031]方法100繼續(xù)進行至步驟114，在此步驟中對第二半導體材料的露出部分實施高壓氧化(HPO)工藝以形成鰭結構的上部。以下討論示出了可以根據(jù)圖1的方法100制造的半導體器件的實施例。
[0032]圖2根據(jù)本發(fā)明的各個方面示出了包括鰭結構220的半導體器件200的俯視圖。圖3至圖13是根據(jù)本發(fā)明的各個實施例的處于制造的各個階段的半導體器件200沿著圖2的線a-a截取的截面圖。如在本發(fā)明中采用的，術語半導體器件200指的是鰭式場效應晶體管(FinFET)并且此后稱為FinFET 200。FinFET 200指的是任何基于鰭的多柵極晶體管。其他晶體管結構和類似結構在本發(fā)明的考慮范圍內。FinFET 200可以包括在微處理器、存儲單元和/或其他集成電路(IC)中。
[0033]應該注意，圖1的方法不產生完整的FinFET 200。可以使用互補金屬氧化物半導體(CMOS)技術處理制造完整的FinFET 200。因此，應該理解，在圖1的方法100之前、期間和之后可以提供額外的工藝，并且在此僅簡要描述一些其他工藝。而且，為了更好地理解本發(fā)明的概念，簡化了圖1至圖13。例如，雖然附圖示出了 FinFET 200，但應該理解，該IC可以包括多個其他器件(包括電阻器、電容器、電感器、熔斷器等)。
[0034]圖2示出了使用圖1中的步驟制造的FinFET 200。為了進行說明，F(xiàn)inFET 200包括鰭結構220和穿過鰭結構220的溝道部分的柵極結構230。在一些實施例中，鰭結構220包括上部220u(實線)和下部2201 (虛線)。為了進行說明，F(xiàn)inFET 200包括兩個鰭。在一些實施例中，F(xiàn)inFET 200可以包括少于或多于兩個鰭,例如,一個鰭或三個鰭。
[0035]如圖3和圖1中的步驟102所示，提供了襯底202。在一個實施例中，襯底202包括半導體襯底(例如，S1、SiGe或SiGeB)。在可選實施例中，襯底202包括絕緣體上硅(SOI)結構。根據(jù)設計需求(例如，P型襯底或η型襯底)，