專利名稱：非易失半導體存儲器件及其過寫入補救方法
本申請是名稱為“非易失半導體存儲器件及其過寫入補救方法”的發(fā)明申請的分案申請，該原案的申請日為1995年9月29日，申請?zhí)枮?5117371.5。
本發(fā)明涉及例如快速EEPROM，特別涉及可以補救其過寫入的非易失性半導體存儲器件及其過寫入補救方法。
圖20是展示NAND型快速存儲器的單元構造的電路圖。此NAND型快速存儲器，由具有浮動柵和控制柵的MOS晶體管構成的存儲單元M1-M16串聯(lián)連接。此單元列的一端經由選擇晶體管Q11連接到位線BL上，另一端經由選擇晶體管Q12連接到公共信號源線S上。各晶體管被形成在同一信息源W上。各存儲器單元M1-M16的控制柵與字線WL1-WL16連接，選擇晶體管Q11的控制柵與選擇線SL1連接，選擇晶體管Q12的控制柵與選擇線SL12連接。
NAND型快速存儲器，通常將數據“1”被保持的狀態(tài)叫“消除狀態(tài)”，將數據“0”被保持的狀態(tài)叫“寫入狀態(tài)”。保持數據“0”的存儲器單元例如具有OV以上5V以下的閾值電壓，保持數據“1”的存儲器單元具有OV以下的閾值電壓。另外，如圖21(a)所示，使保持數據“1”的存儲器單元的閾值電壓向正方向換位，使之保持數據“0”的動作叫做“寫入動作”，如圖21(b)所示，使保持數據“0”的存儲器單元的閾值電壓向負方向換位，使之保持數據“1”的動作叫做“消除動作”。
圖22展示了在讀出，消除以及寫入的各個動作時，加在存儲器單元上的電壓。例如，讀出動作時，首先，位線BL被預先充電至5V電壓，成為浮動狀態(tài)。其后，在選擇線SL1上加5V電壓，在選擇存儲器單元的字線WL上加0V電壓，在非選擇存儲器單元的字線WVL上加5V電壓，在選擇線SL2上加5V電壓，在信息源W上加0V電壓，在公共信號源線S上加0V電壓。于是，選擇存儲器單元以外的全部晶體管導通。當在選擇存儲器單元中，數據“0”被保持時，此存儲的單元呈不導通狀態(tài)，位線BL的電位為5V不變。另外，當選擇存儲器單元保持數據“1”的情況，由于此存儲器單元呈導通狀態(tài)，位線BL被放電，從而使電位降下。通過檢出此位線的電位，讀出數據。
另一方面，在消除動作時，位線BL開放、向選擇線SL1施加0V電壓，向存儲器單元的字線WL施加0V電壓，向選擇線SL2施加0V電壓，向信息源W施加18V電壓，并向公共信號源線S施加18V電壓。于是，在浮動柵和信息源之間，經由柵絕緣膜流過隧道電流，閾值電壓降至0V以下。
寫入動作時，根據寫入數據施加不同的電壓。即，寫入數據“0”的情況下，在位線BL上施加0V電壓，在寫入數據“1”的情況下，在位線上施加9V電壓。在選擇線SL1上施加11V，在選擇存儲器單元的字線WL上施加18V，在非選擇存儲器單元的字線WL上施加9V，在選擇線SL2上施加0V，在信息源W上施加0V，在公共信號源線S上施加0V。其結果，從選擇晶體管Q11至存儲器單元M16的全部晶體管導通，位線成同電位。
因而，在位線BL上被旋加了0V的存儲器單元，其通道的控制柵之間的電壓變成18V的高電壓，靠隧道電流，此存儲器單元的閾值電壓向正方向轉換。另外，在位線BL上被施加了9V電壓的存儲器單元，由于通道和控制柵間只有9V電壓，因而抑制了閾值電壓向正方向的轉換。把此9V電壓叫寫入禁止電壓。
但是，非易失性半導體存儲器件，由于是用隧道電流寫入數據，因而寫入速度對各存儲器單元有離散性。因此，例如即使各存儲器單元的寫入時間相同，也有某存儲器單元的閾值電壓在0V以上5V以下的范圍內，而另一存儲器的閾值電壓超過5V的情況。
如上所述，NAND型快速存儲器在讀出時，因在非選擇存儲器單元的字線施加5V而導通，但某存儲器單元的閾值電壓一超過5V，此存儲器單元就處于截止的原始狀態(tài)。因而，因為由此存儲器單元截斷了電流通路，所以與此存儲器單元串聯(lián)的其余全部存儲器單元都讀不出數據。
因而，采用了循環(huán)如下的方法，即，將寫入時間分成短時間區(qū)段，進行寫入→核對→為再寫入而進行數據設定→寫入→核對→為再寫入的數據設定…這一循環(huán)。因核對動作而使閾值電壓提得很高的存儲器單元，在下一個周期中，象未進行寫入那樣地重新設定寫入數據。
即，如圖23(a)所示，在第1個寫入結束時，當作為寫入對象的選擇存儲器單元MC的閾值電壓為-1V的情況下，如圖23(b)所示，進行再寫入，閾值電壓被限制在0V以上5V以下的范圍內。這樣一來，寫入快的單元很快結束了寫入動作，其后的閾值電壓不上升。
但是，如圖23(c)所示，也有個別的存儲器單元，在1次寫入動作中，選擇存儲器單元MC的閾值電壓急速上升，超過了5V上限。這種情況下，雖然在核對動作中，正常地結束了寫入動作，但如上所述，與此存儲器單元串聯(lián)連接的其它存儲器單元的數據不能讀出。這種現象，因為在反復進行寫入，消除的情況下很少發(fā)生，因此靠試驗篩選這種存儲器單元是困難的。
本發(fā)明就是為了解決上述課題，其目的是提供一種即使在一次寫入動作中發(fā)生了閾值電壓超過規(guī)定值的過寫入狀態(tài)的存儲器單元的情況下，也可以補救該存儲器單元的非易失性半導體存儲器件和其過寫入補救方法。
本發(fā)明的非易失性半導體存儲器件具備包含多個存儲器單元的存儲器陣列；連接前述存儲器陣列的位線；鎖存為寫入已選擇的前述存儲器單元的數據、以及從前述存儲器單元讀出的數據的鎖存電路，被連接在前述鎖存電路和前述位線間，當前述多個存儲器單元中有過寫入狀態(tài)的存儲器單元時，讀出此存儲器單元的數據，并復制在前述鎖存電路中，在消除前述存儲器單元的數據后，將在前述鎖存電路中被復制的數據寫入前述存儲器單元的控制電路。
本發(fā)明的非易失性半導體存儲器件的過寫入補救方法具備在存儲器單元處于數據過寫入的情況下，讀出該存儲器單元的數據，復制在鎖存電路的步驟；消除前述存儲器單元的數據的步驟；將復制在前述閉鎖電路中的數據寫入前述存儲器單元的步驟。
即，在過寫入核實時，當過寫入狀態(tài)的存儲器單元被檢出的情況下，讀出存儲在存儲器單元中的數據，將此讀出的數據復制在鎖存電路中，由于寫入單元的寫入量很多，非寫入單元不被寫入數據，因此，寫入數據被以和存儲器單元寫入開始時同樣的狀態(tài)，鎖存在閉鎖電路中。其后，消除處于過寫入狀態(tài)的存儲器單元的數據，在消除了此數據的存儲器單元中再次寫入鎖存在鎖存電路中的數據。由此，就可以以正常的值設定過寫入狀態(tài)的存儲器單元的閾值電壓。
圖1是展示本發(fā)明的實施例，是展示圖3一部分的電路圖。
圖2是概略性地展示本發(fā)明實施例的構成圖。
圖3是展示圖2主要部分的構成圖。
圖4是展示圖1的寫入動作的定時圖。
圖5是展示圖1的寫入核實動作的定時圖。
圖6是展示圖1讀出動作的定時圖。
圖7是展示圖1消除核實動作的定時圖。
圖8展示了圖1的動作，展示了為補救過寫入單元的實施例的流程圖。
圖9展示了圖1的過寫入核實動作的定時圖。
圖10展示了圖1的單元數據的復制動作的定時圖。
圖11展示了圖1的動作，展示了為補救過寫入單元的另一實施例的流程圖。
圖12是展示讀出/鎖存電路的另一實施例主要部分的電路圖。
圖13是展示讀出/鎖存電路的再一實施例的主要部分的電路圖。
圖14是展示讀出/鎖存電路的又一實施例主要部分的電路圖。
圖15是圖14寫入動作的定時圖。
圖16是圖14寫入核實動作的定時圖。
圖17是圖14過寫入核動作的定時圖。
圖18是圖14的單元數據的復制動作的定時圖。
圖19中的圖19(a)展示了AND型快速存儲器的單元構成的電路圖，圖19(b)展示了D1NOR型快速存儲器的單元構成的電路圖。
圖20是展示NAND型快速存儲器的單元構成的電路圖。
圖21是圖20的電路動作圖。
圖22是為說明圖20電路的各種動作的圖。
圖23是展示圖20的電路的動作的電路圖。
以下，參照


本發(fā)明的實施例。
圖2展示使用NAND型快速存儲器的非易失性半導體存儲裝置的總體的構成。非易失性半導體存儲器件10由存儲器單元陣列11、行譯碼器12、讀出/鎖存電路13、列譯碼器14、列門15、升壓電路16、控制電路17、I/O緩沖器18構成。
存儲器單元陣列11是將多個NAND型存儲器單元以矩陣狀排列而成，縱向配置數千根位線BL，橫向配置數千根代碼線WL。行譯碼器12以從外部輸入的地址為基礎選擇字線。包含讀出電路和數據的鎖存電路的讀出/鎖存電路13連接在存儲器單元陣列11的后述的位線及列門15上。列門15連接在列譯碼器14及I/O緩沖器18上。列譯碼器14經由I/O緩沖器18，根據從外部輸入的地址控制列門15，選擇位線及對應的讀出/鎖存電路13。升壓電路16提供寫入動作和消除動作所需要的高電壓?？刂齐娐?7控制寫入動作、消除動作、讀出動作、寫入核對動作、后述的過寫入核對動作、將存儲在存儲單元中的數據復制在鎖存電路中的單元數據復制動作、以及消除1頁數據的1頁數據消除動作等。另外，I/O緩沖器18承擔與芯片外部的接口。
圖3是圖2主要部分的電路圖，與圖2同樣的部分付與同一符號。在圖3中，NAND型快速存儲器21-1～21-n連接在位線BL1上，NAND型快速存儲器21-1～22-n連接在位線BL2上，NAND型快速存儲器2n-1～2n-n連接在位線BLn上。各位線BL1、BL2-BLn的一端上分別連接有讀出/鎖存電路(S/LT)13-1，13-2～13-n。各讀出/鎖存電路13-1，13-2～13-n被從前述列門輸出的行選擇信號CS1，CS2-CSn選擇。在各讀出/鎖存電路13-1，13-2～13-n上連接有傳送數據的數據線D、/D(/表示反轉信號)、核實線VF的同時，被分別供給定時信號φ1、φ2、φ3、φ4。在前述核實線VF上傳送表示核實結果的信號。
在前述各位線BL1，BL2-BLn的另一端，分別連接著P通道晶體管Q10的漏極。各晶體管Q10是向位線BL-BLn充電，電源VBL向各信號源供電，定時信號φ5供給各柵。前述電源VBL在寫入動作時為9V，除此以外為5V。由包含在前述控制電路17中的時鐘脈沖發(fā)生器17-1生成前述各定時信號φ1-φ5。進而，在圖3中，省略了代碼線以及選擇線。
圖1是展示本發(fā)明的主要部分，是展示前述讀出/鎖存電路的圖。由于此讀出/鎖存電路全部是同一構成，因此只對讀出鎖存電路13-1的構成進行說明。
在前述數據線D、/D上分別連接著N通道晶體管Q7、Q8的電流通路的一端。這些晶體管Q7、Q8的電流通路的另一端，連接著構成鎖存電路LT的倒相器電路IN1、IN2。即，倒相電路IN1的輸入端，以及倒相電路IN2的輸出端與晶體管Q7的電流通路的另一端(節(jié)點A)連接，倒相器電路IN1的輸出端，以及倒相器電路IN2的輸入端與晶體管Q8的電流通路的另一端(節(jié)點B)連接。在前述節(jié)點A上連接有N通道晶體管Q1的電流通路的一端，在前述節(jié)點B上連接有N通道晶體管Q2的電流通路的一端。前述定時信號φ1、φ2分別供給這些晶體管Q1、Q2的柵，晶體管Q1、Q2的電流通路的另一端相互連接到N通道晶體管Q3的電流通路的一端。此晶體管Q3的電流通路的另一端接地，柵與前述位線BL1連接。
另外，在前述節(jié)點A上連接著N通道晶體管Q4的電流通路的一端。將前述定時信號φ4供給此晶體管Q4的柵，電流通路的另一端與前述位線BL1連接。再有，在前述節(jié)點B上連接著N通道晶體管Q5的柵。此晶體管Q5的電流通路的一端與前述核實線VF連接，另一端與N通道晶體管Q6的電流通路的一端連接。將前述定時信號φ3供給晶體管Q6的柵，而電流通路的另一端接地。再有，晶體管Q6及定時信號φ3可以省略。
在前述位線BL1上連接著NAND型快速存儲器12-1…。快速存儲器21-1的各存儲器單元MC1、MC2、MCn，用字線WL1-WLn連接在與其它位線連接的存儲器單元上，各選擇晶體管ST1、ST2用選擇線SL1、SL2連接在與其它位線連接的選擇晶體管上。進而，用1條字線同時選擇的多個存儲器單元構成1頁。
參照圖4至圖9說明在上述構成中，讀出/鎖存電路13-1的動作。
圖4展示了在存儲器單元中寫入數據的動作。寫入動作首先在鎖存電路LT上鎖存寫入數據。在存儲器單元上寫入數據的情況下，鎖存電路LT的節(jié)點A被設定成虛線表示的低電平，節(jié)點B被設定成高電平。即，用列選擇信號CS1使晶體管Q7、Q8導通，經由數據線D、/D將鎖存電路LT的節(jié)點A設定成低電平，將節(jié)點B設定成高電平。此后，用定時信號φ4使晶體管Q4導通，經由位線BL1，在已被選擇的存儲器單元中寫入數據。與存儲器單元對應的數據寫入動作與在先有技術中說明動作相同。在存儲器單元中能充分寫完數據的情況下，此存儲器單元的閾值電壓上升，此存儲器單元截止。
圖5展示了核實數據的寫入狀態(tài)的寫入核實動作。在這種情況下，首先，位線BL1被圖3所示的晶體管Q10預充電，此后，選擇的存儲器單元的字線的電位被提升至核實電平(0.5V)。當在被選擇后的存儲器單元上寫入數據，閾值電壓變得充分高時，由于該存儲器單元變成截止狀態(tài)，因而位線BL1如實現所示那樣地保持充電電位。但是，當未充分寫入數據時，由于存儲器單元變成導通狀態(tài)，因而位線BL1的電荷被放電，如虛線所示那樣，電位下降。
在如此選擇了存儲器單元后，由定時信號φ2使晶體管Q2導通。于是，當未充分寫入數據，位線BL1的電位低的情況下，因為晶體管Q3截止，所以鎖存電路LT的節(jié)點B變成用實線表示的高電平，節(jié)點A變成低電平。即，當存儲器單元未被充分寫入數據的情況下，鎖存電路LT的狀態(tài)處于寫入開始時的原有狀態(tài)而不改變。這時，晶體管Q5導通，當靠定時信號φ3而使晶體管Q6導通時，核實線VF變成低電平。當核實線VF是低電平的情況下，用保持在鎖存電路LT中的寫入數據，再次執(zhí)行前述的寫入動作。
另一方面，當數據被充分寫入存儲器單元，位線BL1的電位為高電位時，晶全管Q3導通，鎖存電路LT的狀態(tài)改變。即，鎖存電路LT的節(jié)點B如虛線所示那樣變成低電平，節(jié)點A變成高電平，晶體管Q5截止。因此，核實線VF變成高電平，寫入動作結束。
圖6展示了數據讀出動作。在讀出存儲器單元的數據的情況下，首先，如前述那樣使位線BL1預充電，其后，靠定時信號φ1使晶體管Q1導通，使鎖存電路LT復位。接著，使字線升壓，選擇存儲單元。當在被選擇的存儲器單元上寫入數據，閾值電壓充分高時，由于該存儲器單元變成截止狀態(tài)，因此位線BL1保持充電電位。但是，在未被寫入數據的情況下，由于存儲器單元變成導通狀態(tài)，因此位線BL1的電荷被放電，電位降下。
在此狀態(tài)中，用定時信號φ2使晶體管Q2導通，于是，當存儲器單元未被寫入數據，位線BL1的電位是低電位的情況下，由于晶體管Q3處于截止狀態(tài)，因此鎖存電路LT的節(jié)點B如虛線所示那樣成為高電平，節(jié)點A為低電平。另外，當存儲器單元正在被寫入數據時，由于晶體管Q3導通，因此，鎖存電路LT的節(jié)點B如實線所示那樣反轉成低電平，節(jié)點A反轉成高電平。在該鎖存電路LT讀出的數據，經由晶體管Q7、Q8傳送至數據線D、/D。
消除動作的與用圖20、圖22說明的相同。即，各位線開路，在選擇線SL1上施加0V，在存儲器單元的字線VL上施加0V，在選擇線SL2上施加0V，在信息源W上施加18V，并在公共信號源線上施加18V。于是，在浮動柵和信息源間經由絕緣膜流過隧道電流，各存儲器單元的閾值電壓降至0V以下。
圖7展示的是消除核實動作。這種情況下，首先，如前所述那樣使位線BL1預充電，此后，用定時信號φ2使晶體管Q2導通，由此使鎖存電路復位。接著，使字線升壓，選擇存儲器單元，用定時信號φ1使晶體管Q1導通，讀出位線的電位。其結果，在可以消除的情況下，位線BL1的電位降低，鎖存電路LT的節(jié)點B如實線所示成為低電平。另外，在不充消除的情況下，位線BL1的電位不降低，鎖存電路LT的節(jié)點B如虛線所示成為高電平。節(jié)點B為高電平的情況下，晶體管Q5導通。因此，當由定時信號φ3使晶體管Q6變成導通狀態(tài)時，核實線VF的電位降下。消除不充分的存儲器單元即使是一個的情況下，也執(zhí)行前述消除動作。
圖8展示的是圖1的動作，是展示補救過寫入狀態(tài)的存儲器單元的動作的一實施例。在此實施例中，在前述的寫入動作(ST1)后，進行寫入核寫動作(ST2)，其結果，在寫入正常結束的情況下，進行過寫入核實動作(ST3)，以核實閾值電壓超過5V的存儲器單元。其結果，在沒有過寫入狀態(tài)的存儲器單元的情況下，一系列的寫入動作結束。
另一方面，當有過寫入狀態(tài)的存儲器單元的情況下，存儲在過寫入狀態(tài)的存儲器單元中的數據被復制在鎖存電路LT(ST4)中，包含此過寫入狀態(tài)的存儲器單元的1頁數據被消除(ST5)。此后，進行再次寫入動作以及寫入核實動作(ST1，ST2)，復制在前述鎖存電路LT中的數據被寫入消除了前述數據的存儲器單元。
圖9展示了前述過寫入核實動作。在過寫入核實動作中，與圖5所示的寫入核實動作相同，首先，位線BL1被預充電，此后，選擇存儲器單元的字線的電位被提升至比通常讀出時高的核實電平。當被選擇的存儲器單元是過寫入狀態(tài)的情況下，由于該存儲器單元成為截止狀態(tài)，因此，位線BL1保持充電電位。但是，當數據正在被正常寫入的情況下，或數據未被寫入的情況下，由于存儲器單元處于導通狀態(tài)，因此，位線BL1的電荷被放電，電位降下。此后，用定時信號φ1使晶體管Q1導通。于是，在數據正在被正常寫入的情況下，或數據未被寫入，位線BL1是低電位的情況下，晶體管Q3變成截止狀態(tài)鎖存電路LT的節(jié)點A變成高電位，節(jié)點B變成低電位。這種情況下，晶體管Q5處于截止狀態(tài)，當由定時信號φ3使晶體管Q6導通時，核實線VF變成高電位。因而，寫入動作結束。
另一方面，當有過寫入狀態(tài)的存儲器單元的情況下，由于位線BL1的電位高電平，所以晶體管Q3成為導通狀態(tài)。因此，當定時信號φ1使晶體管Q1導通時，鎖存電路LT的節(jié)點A成為低電平，節(jié)點B成為高電平。這種情況下，因為晶體管Q5導通，當用定時信號φ3使晶體管Q6導通的情況下，核對線VF成為低電平。這樣一來，在核對線VF為低電平時，控制部17確認過寫入狀態(tài)的存儲器單元存在，因而執(zhí)行存儲在存儲器單元上的數據復制動作(ST4)。
圖10是展示數據的復制動作。此復制動作與前述的讀出動作相同，首先，位線BL1被預充電，其后，向存儲器單元提供通常的讀出偏壓。即，選擇代碼被置于低電平(0V)，非選擇代碼線被置于高電平(5V)。此后，用定時信號φ1使晶體管Q1導通。于是，當數據未被寫入，位線BL1是低電位時，晶體管Q3成為截止狀態(tài)，鎖存電路LT的節(jié)點A如虛線所示成為高電平，節(jié)點B成為低電平。
另一方面，當數據正在被正常寫入的情況下，或存在過寫入狀態(tài)的存儲器單元的情況下，因為位線BL1的電位是高電平，所以晶體管Q3導通。因此，當用定時信號φ1使晶體管Q1一導通，鎖存電路LT的節(jié)點A成為低電位，節(jié)點、B成為高電位。即，在與應寫入數據的存儲器單元連接的鎖存電路LT的節(jié)點A上寫入數據被鎖存，而在與未寫入數據的存儲器單元連接的鎖存電路LT上不鎖存寫入數據。
如上所述，在將各存儲器單元的數據復制在鎖存電路LT上后，與選擇代碼線連接的1頁數據被消除。即，只將選擇代碼線設為低電平(0V)，而將其它的全部代碼線設置成與存儲器單元的信息源同電位，從而消除1頁數據。消除時間例如是1ms。此后，使用鎖存在前述鎖存電路LT上的數據，進行前述的寫入動作，以及寫入核實動作，由此就可以在各存儲器單元上正常地寫入數據。
如果根據上述實施例，則在根據寫入核實動作知寫入已正常結束的情況下，根據過寫入核實動作檢測過寫入狀態(tài)的存儲器單元，其結果，在過寫入狀態(tài)被檢出的情況下，在鎖存電路LT上復制被寫入在存儲器單元上的數據，而后，消除1頁存儲器單元的數據，用復制在鎖存電路LT上的數據，再次寫入數據。因而，不需經數據線設定寫入數據，就可以將過寫入狀態(tài)的存儲器單元的閾值電壓設定成正常的閾值電壓。
而且，在1次寫入動作中，即使存在超越規(guī)定的閾值電壓的存儲器單元，也因準確地檢出該存儲器單元，而可以設定正常的閾值電壓。因此，可以提高非易失性半導體存儲裝置的可靠性。
另外，通過切換供給晶體管Q1、Q2、Q3的定時信號φ1、φ2、φ4，就可使用一個鎖存電路作為寫入數據的鎖存裝置、讀出數據的鎖存裝置、寫入核實和過寫入核實時的數據鎖存裝置、數據的復制裝置。因此，可以使電路構成簡單。
進而，在消除核實結束了的狀態(tài)中，當數據未能充分寫入存儲器單元的情況下，鎖存在鎖存電路LT中的數據，保持寫入時的狀態(tài)不變。因此，其后在進行寫入動作時，具有不需要經由數據線固定數據的優(yōu)點。
另外，讀出/鎖存電路，因為無電流貫通路徑，因而可以降低電力消耗，同時不改變位線的電位。
圖11是展示補救過寫入狀態(tài)的存儲器單元的動作的另一實施例，與圖8相同的部分標有同一符號。
在圖8所示的實施例的情況下，在將各存儲器單元的數據復制在各鎖存電路中后，完全消除1頁數據，此后，進行寫入動作，將復制在各鎖存電路上的數據寫入各存儲器單元。與此相反，本實施例在將各存儲器單元的數據復制在各鎖存電路后(ST4)，經微地消除1頁數據(ST6)。即，只將選擇代碼線設成低電平(0V)，將其它全部字線設置成與存儲器單元的信息源同電位，使消除時間比前述實施例的1ms更短。這樣一來，在輕微消除1頁數據后，進行前述寫入核實動作(ST2)。其結果，在有過分消除的存儲器單元的情況下，進行寫入動作(ST1)，將復制在前述鎖存電路LT上的數據寫入存儲器單元。
另外，前述寫入核實動作(ST2)的結果，當寫入結果良好的情況，至過寫入核實結果良好為止，再次反復執(zhí)行過寫入核實動作(ST3)、數據的復制動作(ST4)，輕的消除動作(ST6)。
根據此實施例也能得到和前述實施例相同的效果。而且，如果根據此實施例，由于可以縮短消除時間，所以可以縮短補救過寫入狀態(tài)的存儲器單元的時間。
圖12、圖13展示了讀出/鎖存電路的另一實施例，與圖1相同的部分標有相同符號，只對不同部分進行說明。
在圖12中，晶體管Q1的電流通路的另一端經由晶體管Q31接地。晶體管Q31的柵與晶體管Q3的柵一同和位線BL1連接。在圖13中，晶體管Q1的電流通路的一端代替節(jié)點A，與節(jié)點B連接。
圖12、圖13所示的讀出/閉鎖電路，具有以下共同的作用。
(a)晶體管Q1與圖1同樣地將存儲在鎖存電路LT的節(jié)點A上的數據傳送到位線。
(b)在位線BL1為高電位的情況下，將節(jié)點A設定成低電位。即，位線BL1為高電位的情況下，在圖12中，晶體管Q3、Q31成為導通狀態(tài)。在此狀態(tài)中，由于晶體管Q1導通，節(jié)點A成為低電平。另外，在圖13中，由于使晶體管Q1導通，因而作為倒相器電路IN2的輸出端的節(jié)點A成為低電平。
(c)在位線BL1為高電平的情況下，將節(jié)點B設定成低電平。即，在圖12、圖13中，在位線BL1為高電平的情況下，因為晶體管Q3、Q31為導通狀態(tài)，所以由于使晶體管Q2導通，使節(jié)點B成為低電平。
使用圖12、圖13所示的讀出/鎖存電路，也可以得到與圖1相同的效果。
圖14展示了讀出/鎖存電路的另一實施例。圖14所示的電路，適用于多個存儲器單元與位線并聯(lián)連接的這種類型的存儲器。這樣的存儲器由于存儲器單元與位線是并聯(lián)連接的，因此當存儲器單元的閾值電壓比非選擇字線的低，例如低于0V時，其它的存儲器單元的讀出就變得困難了。圖14展示了將此電路應用于NOR型快速存儲器的情況，而如果滿足此條件，此電路也可以是用于圖19(a)所示的AND型快速存儲器190、以及圖19(b)所示的DINOR(DividedNOR)型快速存儲器191。
圖14所示的電路，是將圖12所示的電路的N通道晶體管Q1-Q3，以及Q31用P通道晶體管Q41、Q42、Q43、Q44構成。前述晶體管Q43、Q44的柵連接在位線BL1上，在此位線BL1上連接著存儲器單元MC1′，MC2′-MCn＇的各漏極。存儲器單元MC1′，MC2′-MCn＇的各信號源線連接在一起。前述晶體管Q43、Q44各信號源線與電源Vcc連接，各漏極分別與晶體管Q42、Q41的信號源線連接。晶體管Q41、Q42的各漏極分別與前述節(jié)點A、節(jié)點B連接，晶體管Q41、Q42的各柵被分別提供定時信號φ1、φ2。另外，也可以省略晶體管Q44，將晶體管Q41的信號源線連接到晶體管Q43的漏極上。
在上述構成中，說明有關動作。圖15展示了將數據寫入存儲器單元的動作。寫入動作首先將寫入數據鎖存在鎖存電路LT中，當在存儲器單元中寫入數據的情況下，鎖存電路LT的節(jié)點A如虛線所示那樣被設定成高電平，節(jié)點B被設定成低電平。與非寫入的位線連接的鎖存電路，如實線所示，節(jié)點A被設定成低電位，節(jié)點B被設定成高電位。此后，用定時信號φ4使晶體管Q4導通，經位線BL1將數據寫入已被選擇的存儲器單元。這時，選擇的存儲器的字線被設定成-9V，非選擇的存儲器單元的字線的電壓被設定成0V。當數據被充分寫入存儲器單元的情況下，其存儲器單元的閾值電壓下降。
圖16展示了核實數據寫入狀態(tài)的寫入核實動作。這種情況下，首先，使位線BL1預充電，其后，使選擇的存儲器單元的代碼線電位上升至核實電平，例如1.5V。非選擇的存儲器單元的代碼線的電位是0V。當將數據寫入已被選擇的存儲單元，閾值電壓降低時，由于該存儲器單元成為導通狀態(tài)，因而位線BL1如虛線所示被放電。但是，當數據未被充分寫入的情況下，由于存儲器單元成為了截止狀態(tài)，因而位線BL1不被放電，如實線所示電位被保持。此后，用定時信號φ2使晶體管Q42導通。于是，當數據被充分寫入，位線BL1的電位低的情況下，鎖存電路LT的節(jié)點A、B的狀態(tài)反轉。即，由于晶體管Q43與位線BL1的電位相應地導通，因而閉鎖電路LT的節(jié)點B如虛線所示成為高電平，節(jié)點A成為低電平。因此，核實線VF成為低電平，寫入動作結束。另外，當數據未被充分寫入存儲器單元的情況下，鎖存電路LT的狀態(tài)處于寫入時的狀態(tài)不變。這種情況下，核實線成為高電平，用保持在鎖存電路LT中的寫入數據，再次執(zhí)行前述的寫入動作。
圖17展示了過寫入核實動作。在過寫入核實動作中，將全部字線的電位設定成0V的非選擇電平，或者，設定成0.5V的核實電平，使位線BL1預充電。在存儲器單元存在過寫入狀態(tài)的情況下，由于該存儲器單元成導通狀態(tài)，所以位線BL1被放電，電位成為低電平。此后，用定時信號φ1使晶體管Q41導通。當過寫入狀態(tài)的存儲器單元存在的情況下，由于位線BL1的電位是低電平，所以晶體管Q44成為導通狀態(tài)。因此，鎖存電路LT的節(jié)點A成為高電平，節(jié)點B成為低電平。這種情況下，由于如圖1所示的晶體管Q5截止，因而當用定時信號φ3使晶體管Q6導通的情況下，核實線VF成為高電平。這樣，當核實線VF為高電平的情況下，控制部分17確認存在過寫入狀態(tài)的存儲器單元，執(zhí)行存儲在存儲器單元中的數據的復制動作。
圖18展示了數據的復制動作。在此復制動作中，首先，使位線BL1預充電，字線WL被設定成通常的讀出電位，此后，用定時信號φ1使晶體管Q41導通。當存儲器單元為寫入狀態(tài)時，由于位線BL1的電位是低電平，因而晶體管Q44導通，鎖存電路LT的節(jié)點A成為高電平，節(jié)點B成為低電平。另外，當存儲器單元為非寫入狀態(tài)時，由于位線BL1是高電平，因而晶體管Q44截止，鎖存電路LT的節(jié)點A成為低電平，節(jié)點B成為高電平。這樣一來，在存儲器單元的數據被復制在鎖存電路LT后，消除存儲器單元的數據。接著，在此消除了數據的存儲器單元上，再次寫入被復制在鎖存電路LT上的數據。
即使用本實施例也能得到與圖1、圖12、圖13所示的實施例同樣的效果。
另外，在本申請的權利要求的各構成要素上標注的圖面參照符號，只是為了便于理解本發(fā)明，并沒有將本發(fā)明的技術范圍限定在圖面所示的實施例上的意圖。
如以上詳細敘述的那樣，如果根據本發(fā)明，就可以提供即使在1次寫入動作中發(fā)生了閾值電壓超過了所規(guī)定的值的過寫入狀態(tài)的存儲器，也可補救該存儲器單元的非易失性半導體存儲裝置和其過寫入補救方法。
權利要求
1.一種非易失性半導體存儲器件的過寫入補救方法，其特征在于它包括如下步驟當在存儲器單元上存在過寫入數據時，讀出該存儲器單元的數據，復制在鎖存電路上的步驟；消除前述存儲器單元中的數據的步驟；將復制在前述鎖存電路上的數據寫入前述存儲器單元的步驟。
2.如權利要求1所述的非易失性半導體存儲器件的過寫入補救方法，其特征在于具有向被選出的前述存儲器單元的柵提供第1電壓，讀出寫入的數據，核實該讀出的數據是否正常的寫入核實步驟。
3.如權利要求1所述的非易失性半導體存儲器件的過寫入補救方法，其特征在于具有過寫入核實步驟，即，在前述寫入核實中，當核實結果正常的情況下，向前述存儲器單元的柵提供與前述第1電壓不同的第2電壓，從而從存儲器單元讀出數據，核實該讀出的數據是否正常。
4.如權利要求1所述的非易失性半導體存儲器件的過寫入補救方法，其特征在于前述消除步驟，一并消除在一條字線上的連接的多個存儲器單元的數據。
5.一種非易失半導體存儲器件的過寫入補救方法，其特征在于，包括如下步驟當在存儲器單元上存在過寫入數據的情況下，讀出該存儲器單元的數據，復制在鎖存電路上的步驟；輕微地消除前述存儲器單元的數據，將過寫入的存儲器單元的閥值電壓設定成與正常寫入時的存儲器單元的閥值電壓大致相等的步驟；向被選出的前述存儲器單元的柵提供第1電壓，從而從存儲器單元讀出數據，核實該讀出的數據是否正常的寫入核實步驟。
6.如權利要求5所述的非易失半導體存儲器件的過寫入補救方法，其特征在于，進一步具有過寫入核實步驟，即，在前述寫入核實中，當核實結果正常時，向前述存儲器單元的柵提供與前述第1電壓不同的第2電壓，從而從存儲器單元中讀出數據，核實該讀出的數據是否正常。
7.如權利要求5所述的非易失半導體存儲器件的過寫入補救方法，其特征在于，前述消除步驟，將在一條字線上連接的多個存儲器單元的數據一并消除。
全文摘要
一種非易失性半導體存儲器件及其過寫入補救方法,在過寫入核實時,當從已選出的存儲器單元(MC1－MCn)讀出數據,位線電位就相應于此數據而變化。若使晶體管(Q1)導通,則與位線(BL1)的數據相應地固定鎖存電路(LT)。根據該鎖存電路(LT)的狀態(tài),當有過寫入狀態(tài)的存儲器單元的情況下,將選擇出的存儲器單元的數據鎖存在鎖存電路(LT)中,消去1頁的數據。此后,用鎖存在鎖存電路(LT)中的數據,進行通常的寫入動作。
文檔編號H01L27/115GK1231478SQ9812657
公開日1999年10月13日 申請日期1998年12月31日 優(yōu)先權日1994年9月30日
發(fā)明者今宮賢一, 中村寬 申請人:株式會社東芝