專利名稱：半導(dǎo)體集成電路的電源電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有保護(hù)電路的半導(dǎo)體集成電路的電源電路，保護(hù)電路用來防止過流而導(dǎo)致半導(dǎo)體集成電路的破壞。


圖1是一個(gè)表示常用的電源電路結(jié)構(gòu)的方塊圖。參考圖1，電源電路1包括一個(gè)被連接在輸入端子2和輸入端子4之間的參考電壓源，一個(gè)放大器6和一個(gè)CMOS(互補(bǔ)型金屬氧化物半導(dǎo)體)型N溝道調(diào)整晶體管8。輸入端子2通過一個(gè)反向電流保護(hù)二極管11被連接至蓄電池12。輸入端子4接地，電阻器9和10串聯(lián)地被連接在調(diào)整晶體管8的源極和輸入端子4之間。調(diào)整晶體管8的源極被連接至電源電路1的輸出端子3。調(diào)整晶體管8的漏極被連接至輸入端子2。參考電源5通過輸入端子2和反向電流保護(hù)二極管11，連接至蓄電池12。參考電源5的輸出端子，被連接至放大器6的反向輸入端子。放大器6的正向輸入端子連接至電阻器9和10之間的結(jié)點(diǎn)。放大器6的輸出端子被連接到調(diào)整晶體管8的柵極(結(jié)點(diǎn)7)。
在上述常用的電源電路中，當(dāng)輸出端子3被短路到電源電壓即蓄電池12的時(shí)候，調(diào)整晶體管8的寄存PNP晶體管被導(dǎo)通。結(jié)果是，因過流產(chǎn)生的熱量導(dǎo)致調(diào)整晶體管8損壞，換句話說，電源電路1被損壞。
為防止電源在這種短路情況之下被破壞，在例如日本專利申請(Kokai)No.62-296608中，披露了一種保護(hù)電路?，F(xiàn)在參考圖2說明這種保護(hù)電路。
圖2是表示一種保護(hù)電路結(jié)構(gòu)的方塊圖。在圖2中，一個(gè)雙極型晶體管28和一個(gè)雙極型晶體管29，被連接在輸入端子和地之間。一個(gè)放大器電路塊27連接在雙極型晶體管28和雙極型晶體管29的基極之間。雙極型晶體管28和29之間的一個(gè)結(jié)點(diǎn)連接至輸出端子3。
電源31的正極端子，被連接至輸入端子2。電源31的負(fù)極端子，被連接至比較器30的一個(gè)輸入端子。比較器30的另一個(gè)輸入端子連接至雙極型晶體管28和雙極型晶體管29之間的結(jié)點(diǎn)。比較器30的輸出輸入到放大器電路塊27。
比較器30對輸入端子2的電位VIN與電壓源31電壓V31的差值(VIN-V31)和輸出端子3的電位VOUT，進(jìn)行比較，并將代表比較結(jié)果的信號輸出至放大器塊27。如果比較的結(jié)果反映VOUT＞(VIN-V31)，放大器塊27則隔離雙極型晶體管29的驅(qū)動電路。結(jié)果是，過流不經(jīng)過雙極型晶體管28和雙極型晶體管29。
但是，與CMOS晶體管制造工藝相比，雙極型晶體管制造工藝要求大量的工藝步驟，集成度低，制造成本高。
在采用CMOS(互補(bǔ)型金屬氧化物半導(dǎo)體)晶體管實(shí)現(xiàn)電源電路的情況下，如公開的未審查的日本專利申請(kokai)No.62-296608披露的生產(chǎn)工藝，與雙極型晶體管的生產(chǎn)工藝相比，就只有很少的工藝步驟，集成度較高，制造成本較低，電流不流向GND(接地)端子。但是，當(dāng)輸出端子被短路至電源時(shí)，過流會流經(jīng)形成CMOS晶體管的基片。其結(jié)果是晶體管被破壞。
本發(fā)明的一個(gè)目的是提供一種集成電路的電源電路，它包含一個(gè)由CMOS型晶體管組成的保護(hù)電路，即使在輸出端子被短路到電源的時(shí)候，它的電路電流也不會增加。
本發(fā)明的電源電路，采用一個(gè)接在CMOS調(diào)整晶體管的源極17和背柵極19之間的電阻元件13，來阻止電路電流的增加。
圖4所示的電源電路中所用的高耐壓CMOS調(diào)整晶體管是由雙擴(kuò)散層形成的，當(dāng)輸出端子被短路到電源電壓時(shí)，寄生PNP晶體管23導(dǎo)通，但流過P-基片14的電流被插入的電阻元件13限制，這個(gè)寄生PNP晶體管23包括作為發(fā)射極的背柵極19，作為基極的漏極20，作為集電極的P-基片14。
根據(jù)本發(fā)明，電路電流被插入在背柵極和源極之間的電阻限制，電源電路使用的是上述CMOS晶體管。因此，可提供這樣的電源電路，它可以防止隔離的破壞，即使是在輸出端子被短路到電源電壓的時(shí)候，如圖5所示。
圖1是一個(gè)方塊圖，表示常用的電源電路結(jié)構(gòu)。
圖2是一個(gè)方塊圖，表示常用的電源電路的過流保護(hù)電路結(jié)構(gòu)。
圖3是一個(gè)方塊圖，表示根據(jù)本發(fā)明的第一個(gè)實(shí)施例的電源電路結(jié)構(gòu)。
圖4是一個(gè)斷面圖，表示根據(jù)本發(fā)明的第一個(gè)實(shí)施例的CMOS N溝道型調(diào)整晶體管的結(jié)構(gòu)。
圖5是一個(gè)方塊圖，表示當(dāng)輸出端被短路到蓄電池12時(shí)，調(diào)整晶體管8的等效電路。
圖6是一個(gè)方塊圖，表示根據(jù)本發(fā)明的第二個(gè)實(shí)施例的電源電路結(jié)構(gòu)。
圖7是一個(gè)側(cè)斷面圖，表示根據(jù)本發(fā)明的第二個(gè)實(shí)施例的CMOS P溝道型調(diào)整晶體管的結(jié)構(gòu)。
現(xiàn)在，參考附圖詳細(xì)說明本發(fā)明的最佳實(shí)施例。
第一實(shí)施例圖3是一個(gè)方塊圖，表示根據(jù)本發(fā)明的第一實(shí)施例的電源電路結(jié)構(gòu)。
電源電路1的一個(gè)輸入端子2經(jīng)過反向電流保護(hù)的二極管11，被連接至輸出端子T0。電源電路1的一個(gè)輸入端子4接地，由電源電路1產(chǎn)生的電流從輸出端子3輸出。
電源電路包括一個(gè)參考電壓源5，一個(gè)放大器6，一個(gè)CMOS N溝道調(diào)整晶體管8，一個(gè)電阻器9和一個(gè)電阻器10。
參考電壓源5的一個(gè)輸入端子T5a，被連接至輸入端子2。參考電壓源5的一個(gè)輸入端子T5b，被連接至輸入端子4。輸出端子T5c，被連接至放大器6的反向輸入端子T6a。參考電壓源5產(chǎn)生的以蓄電池12提供的電壓值為基準(zhǔn)的參考電壓值。
放大器6的輸出端子T6c，被連接至調(diào)整晶體管8的柵極端子8g。正向輸入端子T6b，被連接于串聯(lián)的分壓電阻器9和分壓電阻器10的結(jié)點(diǎn)A。放大器6的電源端子T6v，被連接至電源電路1的輸入端子2，放大器6的接地端子，被連接至電源電路1的輸入端子4。放大器6對輸入到輸入端子T6a的參考電壓和結(jié)點(diǎn)A的電壓間的差值進(jìn)行放大，并從輸出端子T6c輸出一個(gè)代表被放大的差值的信號。
在調(diào)整晶體管8中，漏極端子8d連接至輸入端子2，源極端子8s連接至分壓電阻器9的非結(jié)點(diǎn)的那一端。另外，在調(diào)整管8中，源極端子8s連接至電源電路1的輸出端子3，這樣，在源極端子8s，對應(yīng)于加至柵極端子8g的電壓，就會產(chǎn)生電流經(jīng)過調(diào)整晶體管8流向輸出端子3。
下面將參考圖4詳細(xì)說明調(diào)整晶體管8。
圖4是一個(gè)斷面圖，表示了圖3所示的CMOS型N溝道調(diào)整晶體管8的結(jié)構(gòu)。調(diào)整晶體管8以雙擴(kuò)散型高耐壓CMOS結(jié)構(gòu)形成。
在圖4中，場氧化物薄膜18被局部地在半導(dǎo)體基片14上形成。形成區(qū)域的元件被塊氧化物薄膜18分開。一個(gè)N-阱15，被形成在P-型半導(dǎo)體基片14的表面上，一個(gè)P-阱16被形成在N-阱15內(nèi)。
在P-阱16上，一個(gè)場氧化薄膜18被設(shè)置在用作調(diào)整晶體管8的源極的N+擴(kuò)散區(qū)17和用作調(diào)整晶體管8的背柵極的P+擴(kuò)散區(qū)19之間。電阻器13由例如多晶硅組成，被形成在N+擴(kuò)散區(qū)17的P+和擴(kuò)散區(qū)19之間的場氧化薄膜18上。電阻器13的一端，被連接至用作源極的N+擴(kuò)散區(qū)17，電阻器13的另一端，類似地被連接至用作調(diào)整晶體管背柵極的P+擴(kuò)散區(qū)19。
N+擴(kuò)散區(qū)20，被形成在N-阱15內(nèi)。絕緣層21被形成在場氧化物薄膜18和N+擴(kuò)散區(qū)17之間的P-阱16內(nèi)，柵電極22被形成在絕緣層21上。
CMOS N溝道調(diào)整晶體管8具有如上所述的結(jié)構(gòu)。
用作調(diào)整晶體管8的源極的N+擴(kuò)散區(qū)17連接至調(diào)整晶體管8的輸出端子3。用作背柵極的P+擴(kuò)散區(qū)19經(jīng)電阻13連接至調(diào)整晶體管8的輸出端子3。用作漏極的N+擴(kuò)散區(qū)20，被連接至輸入端2，柵電極22是放大器6的輸出端子T6C。
現(xiàn)在，在下面參考圖3,4和5說明根據(jù)這個(gè)實(shí)施例的電源電路的工作。
圖5是一個(gè)方塊圖，表示在輸出端子3由于偶然事故，而被短路到反向電流保護(hù)二極管11的陽極那一側(cè)或蓄電池12的輸出端的情況下，調(diào)整晶體管8的等效電路。
短路的結(jié)果是，由于反向電流保護(hù)二極管11的反向電壓的存在，調(diào)整晶體管8的N+擴(kuò)散區(qū)(源極)17的電壓值高于N+擴(kuò)散區(qū)(漏極)20的電壓值，寄生的PNP晶體管23，即背柵極19被作為發(fā)射極，漏極20被作為基極，P-基片14被作為集電極的寄存晶體管23，被導(dǎo)通。因此，電流ISUB從P+擴(kuò)散區(qū)19流向P-基片14。然而，由于電阻器13插入在N+擴(kuò)散區(qū)(源極)17和作為背柵極的P+擴(kuò)散區(qū)19之間，電流ISUB的值受到限制。所以，流向P-基片14的電流值ISUB受到限制，如下等式所示ISUB=(1+1/hFE)-3×Is (1)Is=Iso×exp[(q/kT)×(VF-R13×Is)](2)其中，hFE是寄生PNP晶體管23的電流放大率，Is是源極電流，q/KT為38.6,Iso是寄生PNP晶體管23的發(fā)射極飽和電流，VF是二極管11的正向電壓，R13是插入在源極17和背柵極19之間的電阻器13的電阻。
假設(shè)當(dāng)hFE為1時(shí)，Iso為5E-18(A)，VF為1.2(V),R13是一個(gè)多晶硅電阻器。上述Iso和VF值被代入等式(1)和(2)。這樣，當(dāng)R13是50(Ω)時(shí)，ISUB為5.9(mA)。當(dāng)R13為500(Ω)時(shí)，ISUB為695(μA)。當(dāng)R13為5K(Ω)時(shí)，ISUB為82(μA)。結(jié)果是ISUB的值變得很小。
本發(fā)明的第一個(gè)實(shí)施例已說明如上，但是，本發(fā)明并不局限于上述實(shí)施例，在不偏離本發(fā)明精神的情況下，可以做出修改或變形。
第二個(gè)實(shí)施例現(xiàn)在，將參考圖6說明本發(fā)明的第二個(gè)實(shí)施例。所說明的這個(gè)實(shí)施例的情況是，將本發(fā)明的第一個(gè)實(shí)施例中的CMOS N溝道調(diào)整晶體管8，改變?yōu)镃MOSP溝道調(diào)整晶體管80。
在CMOS型P溝道晶體管80中，源極端子80s被連接至輸入端子2，并經(jīng)過一個(gè)電阻器13被連接至調(diào)整晶體管80的背柵極。漏極端子80d被連接至輸出端子3。結(jié)果是，調(diào)整起始電壓降低。圖3和圖6中類似或相同的符號和參考數(shù)碼，表示相應(yīng)的或相同的元件，所以這些元件的解釋被免去。
圖7是一個(gè)斷面圖，表示圖6所示的CMOS P溝道調(diào)整晶體管80的結(jié)構(gòu)。所形成的CMOS P溝道調(diào)整晶體管80，具有雙擴(kuò)散型高耐壓結(jié)構(gòu)。如圖7所示，一個(gè)N-阱15，被形成在P-基片14上。一個(gè)P-阱16被形成在N-阱15內(nèi)。一個(gè)被用作CMOS P溝道調(diào)整晶體管80的源極端子80s的P+擴(kuò)散區(qū)24，和一個(gè)被用作CMOS P溝道調(diào)整晶體管80的背柵極的N+擴(kuò)散區(qū)25。都被形成在N-阱15內(nèi)，P+擴(kuò)散區(qū)24和N+擴(kuò)散區(qū)25被一個(gè)場氧化物薄膜18分離。
由多晶硅組成的電阻器13的一端，被連接至用作源極端子80s的P+擴(kuò)散區(qū)24。電阻器13的另一端，被連接至用作背柵極的N+擴(kuò)散區(qū)25。被用作漏極端子80d的P+擴(kuò)散區(qū)26被形成在P-阱16內(nèi)，并被氧化物薄膜18與N-阱15和P-阱16的結(jié)隔開。
柵電極22被形成在P-阱16上，其間設(shè)有絕緣層21。
被用作漏極端子80d的P+擴(kuò)散區(qū)26(參考圖6)被連接至輸出端子3。被用作背柵極的N+擴(kuò)散區(qū)25經(jīng)過電阻器13被連接至輸入端子2。被用作源極端子80s的P+擴(kuò)散區(qū)24被連接至輸入端子2。柵電極22經(jīng)過結(jié)點(diǎn)7被連接至放大器6的輸出端子T6c。
如圖7所示的上述第二實(shí)施例，當(dāng)輸出端3因事故被連到蓄電池12的輸出端子T0時(shí)，一個(gè)寄生的PNP晶體管23，即包括P+擴(kuò)散區(qū)26(漏極端子80d)作為發(fā)射極，N+擴(kuò)散區(qū)(背柵極)25作為基極，和P-基片14作為集電極的寄生晶體管23，被導(dǎo)通，但流經(jīng)P-基片14的電流ISUB被電阻器13限制，如在第一個(gè)實(shí)施例中的情形。結(jié)果是，因電流ISUB流經(jīng)CMOS P溝道型調(diào)整晶體管80所產(chǎn)生的熱量而引起的電擊穿可以得到防止。
權(quán)利要求
1.一種集成電路的電源電路，其中包括被連接到電源的第一個(gè)輸入端子；被連接到地的第二個(gè)輸入端子；一個(gè)輸出端子；一個(gè)MOS晶體管，它的電流通路被連接在所述第一個(gè)輸入端子和所述輸出端子之間；一個(gè)電阻器，被連接在所述MOS晶體管的源極和所述MOS晶體管的背柵極之間。
2.根據(jù)權(quán)利要求1的集成電路的電源電路，其中，所述MOS晶體管是N溝道型，所述MOS晶體管的源極連接至所述輸出端子，所述MOS晶體管的漏極連接至所述第一個(gè)輸入端子。
3.根據(jù)權(quán)利要求1的集成電路的電源電路，其中，所述MOS晶體管是P溝道型，所述MOS晶體管的源極連接至所述輸出端子，所述MOS晶體管的漏極連接至所述第一個(gè)輸入端子。
4.根據(jù)權(quán)利要求1的集成電路的電源電路，其中包括一個(gè)被連接在所述第一個(gè)輸入端子和所述第二個(gè)輸入端子之間的參考電壓源。
5.根據(jù)權(quán)利要求4的集成電路的電源電路，其中進(jìn)一步包括一個(gè)放大器，其中，所述第一個(gè)輸入端子連接到所述放大器的電源端子，所述第二個(gè)輸入端子連接到所述放大器的接地端子，所述參考電壓源的輸出端子連接至所述放大器的反向輸入端子，所述MOS晶體管的柵極連接至所述放大器的輸出端子。
6.根據(jù)權(quán)利要求5的集成電路的電源電路，其中進(jìn)一步包括第一個(gè)電阻器和第二個(gè)電阻器，它們被串聯(lián)地連接在所述MOS晶體管和所述第二個(gè)輸入端子之間，所述放大器的正向輸入端子連接至所述第一個(gè)電阻器和所述第二個(gè)電阻器之間的結(jié)點(diǎn)。
7.根據(jù)權(quán)利要求2的集成電路的電源電路，其中，所述MOS晶體管包括一個(gè)P-半導(dǎo)體基片；一個(gè)被形成在所述P-半導(dǎo)體基片上的N-阱；一個(gè)被形成在所述N-阱內(nèi)的P-阱；一個(gè)被形成在所述P-阱的背柵P+擴(kuò)散區(qū)；一個(gè)被形成在所述P-阱的頂部的源N+擴(kuò)散區(qū)，其被一個(gè)場絕緣薄膜與所述P+擴(kuò)散區(qū)隔開；一個(gè)被形成在所述N-阱的頂部的漏N+擴(kuò)散區(qū)，其被一場絕緣薄膜與所述P-阱隔開；一個(gè)經(jīng)過絕緣薄膜形成在所述P-阱頂部的柵電極。
8.根據(jù)權(quán)利要求7的集成電路的電源電路，其中，所述電阻器被形成在所述P+擴(kuò)散區(qū)和N+擴(kuò)散區(qū)之間的場絕緣薄膜上。
9.根據(jù)權(quán)利要求3的集成電路的電源電路，其中，所述MOS晶體管包括一個(gè)P-半導(dǎo)體基片；一個(gè)被形成在所述P-半導(dǎo)體基片上的N-阱；一個(gè)被形成在所述N-阱內(nèi)的P-阱；一個(gè)被形成在所述N-阱內(nèi)的背阱N+擴(kuò)散區(qū)；一個(gè)被形成在所述N-阱內(nèi)的源P+擴(kuò)散區(qū)，其被一場絕緣薄膜與所述N+擴(kuò)散區(qū)隔開；一個(gè)被形成在所述P-阱內(nèi)的漏P+擴(kuò)散區(qū)，其被一場絕緣薄膜與所述N-阱隔開；一個(gè)經(jīng)過絕緣薄膜形成在所述N-阱頂部的柵電極。
10.根據(jù)權(quán)利要求8的集成電路的電源電路，其中，所述電阻器被形成在所述P+擴(kuò)散區(qū)和N+擴(kuò)散區(qū)之間的場絕緣薄膜上。
11.根據(jù)權(quán)利要求7的集成電路的電源電路，其中，所述電阻器由多晶硅形成。
12.根據(jù)權(quán)利要求9的集成電路的電源電路，其中，所述電阻器由多晶硅形成。
全文摘要
由雙擴(kuò)散層形成的高耐壓結(jié)構(gòu)形成調(diào)整晶體管。在P
文檔編號H01L21/8238GK1219801SQ98123170
公開日1999年6月16日 申請日期1998年12月7日 優(yōu)先權(quán)日1997年12月8日
發(fā)明者林本肇 申請人:日本電氣株式會社