專利名稱：半導(dǎo)體存儲(chǔ)器件及讀取其中數(shù)據(jù)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器件，特別涉及一種包括多邏輯值存儲(chǔ)單元的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)(DRAM)器件。
為了增強(qiáng)DRAM中的位集成度，現(xiàn)已提出了一種多邏輯值型DRAM，一個(gè)存儲(chǔ)單元中存儲(chǔ)2N個(gè)充電狀態(tài)，以便于其中存儲(chǔ)N位數(shù)據(jù)。在這種邏輯值型DRAM中，比較(2N-1)個(gè)參考電壓與由讀出放大器從存儲(chǔ)單元讀出的電壓，從而讀出2N個(gè)作為電壓信號(hào)的充電狀態(tài)。
例如，

圖1示出了在N等于2(N＝2)時(shí)參考電壓和從存儲(chǔ)單元中讀取的電壓信號(hào)之間的關(guān)系。為了可以讀出4個(gè)邏輯值，必須準(zhǔn)備三個(gè)參考電壓(2N-1＝22-1＝3)。例如，為了讀取4個(gè)邏輯值00，01，10，和11，必需準(zhǔn)備三個(gè)介于0V與Vcc之間的參考電壓，Vcc/6、Vcc/2、5Vcc/6。圖1中，三個(gè)參考電壓皆用一條虛線表示。
日本待審查專利公開號(hào)63-149900提出了一種用于如上所述N＝2的這種半導(dǎo)體存儲(chǔ)器件的讀取電路。圖2示出了所發(fā)明的讀取電路的電路圖。如圖所示，在這種半導(dǎo)體存儲(chǔ)器件中，互補(bǔ)的一對(duì)位線BL和BLB近似等分成三段，構(gòu)成三對(duì)互補(bǔ)的均分位線BL1、BL2、BL3和BL1B、BL2B、BL3B。構(gòu)成互補(bǔ)對(duì)的均分位線BL1和BL1B通過轉(zhuǎn)換開關(guān)SWT電連接。類似地，均分位線BL2、BL2B和BL3、BL3B也通過轉(zhuǎn)換開關(guān)SWT電連接。每對(duì)位線BLi和BLiB(i＝1，2或3)具有一個(gè)讀出放大器SAi、字線WLi和互補(bǔ)虛設(shè)字線DWLi和DWLiB，用于產(chǎn)生參考電壓。
以下參照?qǐng)D1和2說明上述半導(dǎo)體存儲(chǔ)器的工作情況。在預(yù)充電狀態(tài)下，字線WLi和虛設(shè)字線DWLi和DWLiB保持電平為“0”，轉(zhuǎn)換開關(guān)SWT導(dǎo)通，均分位線對(duì)在Vcc/2下預(yù)充電。然后，選中的字線WLi變?yōu)殡娖健?”，并讀取存儲(chǔ)在與選中字線連接的單元中的數(shù)據(jù)。由于所有轉(zhuǎn)換開關(guān)SWT皆導(dǎo)通，所以即使隨便讀取哪個(gè)存儲(chǔ)單元，讀取信號(hào)皆傳輸?shù)剿芯治痪€對(duì)BLi和BLiB(i＝1，2或3)。
然后，所有轉(zhuǎn)換開關(guān)SWT截止，選中虛設(shè)字線DWLi和DWLiB中的一個(gè)。然后，如圖1中所示的參考電壓加到未從中傳輸出讀取信號(hào)的均分位線上。例如，參考電壓Vcc/6，Vcc/2和5Vcc/6分別加到均分位線BL1、BL2和BL3上。
然后，激活所有讀出放大器SAi。結(jié)果，均分位線BLi和BLiB在其電壓高于所加的參考電壓時(shí)為“1”電平，或在其電壓低于所加參考電壓時(shí)為“0”電平。這樣所得的邏輯值1或0輸入到用于根據(jù)如表1所示的邏輯真值表把邏輯值編碼成兩位值的電路。
表1
如上所述，常規(guī)多邏輯值型DRAM通過比較讀取電壓與參考電壓讀取數(shù)據(jù)。因而，為了使存儲(chǔ)單元中存儲(chǔ)N位數(shù)據(jù)，必需準(zhǔn)備從地電壓0V到電源電壓Vcc間的(2N-2)個(gè)寫電壓和(2N-1)個(gè)參考電壓。相鄰參考電壓的差等于Vcc/〔2(N-1)〕。在上述N＝2的情況下，參考電壓的差等于Vcc/6。因此，上述常規(guī)DRAM中必需在DRAM芯片中精確地產(chǎn)生彼此間具有很小壓差的多個(gè)電壓。
此外，由于常規(guī)DRAM的結(jié)構(gòu)很復(fù)雜，很難或幾乎無法減小芯片面積。例如，上述常規(guī)DRAM執(zhí)行如下的復(fù)雜操作。如上所述，位線相應(yīng)于每個(gè)讀出放大器均分。在已從一對(duì)位線讀取了數(shù)據(jù)后，針對(duì)每根分開的位線進(jìn)行讀取操作，然后與均分位線對(duì)有關(guān)的讀出放大器的結(jié)果輸入到編碼器從而得到所需結(jié)果。
常規(guī)DRAM還有另一個(gè)問題，即，如果希望得到不同個(gè)數(shù)的讀邏輯值，則幾乎無法利用該電路。至于利用常規(guī)DRAM中的此電路得到不同個(gè)數(shù)的讀邏輯值，位線的分割數(shù)、參考電壓的個(gè)數(shù)和參考電壓值、及處理來自讀出放大器的結(jié)果的編碼電路這一切不得不改變。因此，讀取電路不得不設(shè)計(jì)成具有針對(duì)要得到的不同個(gè)數(shù)的邏輯值的不同結(jié)構(gòu)。
如上所述，在上述半導(dǎo)體存儲(chǔ)器中，數(shù)據(jù)是通過比較讀取電壓與參考電壓來讀取的。因此，在要得到多邏輯值時(shí)，寫電壓之間和參考電壓之間的差不可避免地要十分小，因此絕對(duì)需要在DRAM芯片中精確地產(chǎn)生彼此間有很小差值的多個(gè)電壓，這增加了制造DRAM的難度。
此外，常規(guī)DRAM的一個(gè)問題是由于電路結(jié)構(gòu)的復(fù)雜性幾乎無法減小芯片面積。常規(guī)DRAM的再一個(gè)問題是很難或幾乎無法利用DRAM中的電路圖形得到不同個(gè)數(shù)的讀邏輯值，這是因?yàn)槲痪€的分割數(shù)、參考電壓的個(gè)數(shù)和參考電壓值、及讀出放大器的電路這一切都要改變的緣故。
鑒于常規(guī)半導(dǎo)體存儲(chǔ)器的上述問題，本發(fā)明的目的是提供一種半導(dǎo)體存儲(chǔ)器，不再需要準(zhǔn)備多個(gè)參考電壓和讀出放大器，并且可以在單個(gè)操作中提供多個(gè)讀邏輯值，從而可以減小制造半導(dǎo)體存儲(chǔ)器的難度、減小芯片面積、并可以利用公用電路圖形來得到不同個(gè)數(shù)的邏輯值。
按本發(fā)明的一個(gè)方案，所提供的半導(dǎo)體存儲(chǔ)器件包括(a)具有按矩陣形式排列的多個(gè)多邏輯值存儲(chǔ)單元的存儲(chǔ)單元陣列，每個(gè)存儲(chǔ)單元存儲(chǔ)多個(gè)充電狀態(tài)，每個(gè)充電狀態(tài)代表一個(gè)邏輯值，(b)字線，用于在列方向上選擇存儲(chǔ)單元，(c)位線，用于在行方向上選擇存儲(chǔ)單元，和(d)讀取電路，用于讀取存儲(chǔ)在所選擇存儲(chǔ)單元中的數(shù)據(jù)。該讀取電路包括至少包括連續(xù)能帶下的兩個(gè)子能級(jí)的半導(dǎo)體超晶格，該半導(dǎo)體超晶格接收從位線輸出的位線信號(hào)，并且每當(dāng)位線信號(hào)越過各子能級(jí)時(shí)輸出輸出信號(hào)，及(d-2)用于對(duì)輸出信號(hào)計(jì)數(shù)以輸出讀取邏輯值的計(jì)數(shù)器。
較優(yōu)選的是，此半導(dǎo)體超晶格包括(a)第一導(dǎo)電類型的半導(dǎo)體襯底，(b)形成于半導(dǎo)體襯底上的第二導(dǎo)電類型的擴(kuò)散層，(c)通過選擇外延生長(zhǎng)形成于擴(kuò)散層上的第二導(dǎo)電類型的接觸層，(d)形成于接觸層上的超晶格層，該層包括預(yù)定的數(shù)層，及(e)形成于超晶格層上的pn結(jié)層。
較好是該半導(dǎo)體超晶格還包括(f)形成于pn結(jié)層上的第二導(dǎo)電類型的硅層，(g)形成于硅層上的絕緣層，及(h)控制輸出信號(hào)之間的時(shí)間間隔的控制柵。
例如，第一導(dǎo)電類型可以是p型，第二導(dǎo)電類型可以是n型。硅層較好是雜質(zhì)重?fù)诫s層。絕緣層可以是通過氧化硅層形成的柵氧化層。例如，接觸層可以由GaAs層構(gòu)成，預(yù)定的數(shù)層可以由GaAs/AlGaAs構(gòu)成。
較好是，pn結(jié)層設(shè)計(jì)成包括由AlGaAs構(gòu)成且為第一導(dǎo)電類型的第一層，和由GaAs構(gòu)成且為第二導(dǎo)電類型的第二層。
該半導(dǎo)體襯底可以是雜質(zhì)輕摻雜的，擴(kuò)散層可以是雜質(zhì)重?fù)诫s的。較好是，pn結(jié)層的第一和第二層皆是雜質(zhì)重?fù)诫s的。
較好是，該半導(dǎo)體存儲(chǔ)器件還包括電連接pn結(jié)層與位線的第一接觸部件和/或電連接擴(kuò)散層與計(jì)數(shù)器的第二接觸部件。
輸出信號(hào)較好是脈沖信號(hào)。該半導(dǎo)體存儲(chǔ)器件還可以包括放大輸出信號(hào)的放大器。此放大器的選擇取決于擴(kuò)散層和半導(dǎo)體襯底之間的結(jié)電容。例如，在結(jié)電容較小時(shí)，此放大器選擇為具有低輸入阻抗的電流放大器，或在結(jié)電容較大時(shí)，放大器選擇為輸出不同信號(hào)的電壓放大器。
按本發(fā)明的另一方案，提供一種從半導(dǎo)體存儲(chǔ)器件的選中存儲(chǔ)單元中讀取數(shù)據(jù)的方法，所述半導(dǎo)體存儲(chǔ)器件包括按矩陣形式排列的多個(gè)多邏輯值存儲(chǔ)單元、在列方向選擇存儲(chǔ)單元的字線、和在行方向選擇存儲(chǔ)單元的位線，該方法包括以下步驟(a)每當(dāng)從位線輸出的位線信號(hào)越過子能級(jí)時(shí)，產(chǎn)生信號(hào)，在連續(xù)能帶下至少有兩個(gè)子能級(jí)，(b)對(duì)信號(hào)計(jì)數(shù)，及(c)根據(jù)這樣計(jì)數(shù)的信號(hào)數(shù)，輸出邏輯值。
較好是該方法還包括放大信號(hào)的步驟(d)，步驟(d)在步驟(a)和(b)之間執(zhí)行。
圖1是常規(guī)半導(dǎo)體存儲(chǔ)器中參考電壓和讀電壓間的關(guān)系圖。
圖2是常規(guī)存儲(chǔ)器一個(gè)實(shí)例的電路圖。
圖3A是本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器的電路圖。
圖3B是展示構(gòu)成本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器的一部分的半導(dǎo)體超晶格作用的示意圖。
圖4是展示第一實(shí)施例的半導(dǎo)體超晶格結(jié)構(gòu)的剖面圖。
圖5是展示第二實(shí)施例的半導(dǎo)體超晶格結(jié)構(gòu)的剖面圖。
圖6是展示本發(fā)明第二實(shí)施例的半導(dǎo)體存儲(chǔ)器的操作的時(shí)序圖。
下面參照?qǐng)D3A說明根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)器。所述半導(dǎo)體存儲(chǔ)器構(gòu)成為多邏輯值DRAM，包括與單元板CP一起構(gòu)成電容CS的存儲(chǔ)單元MC；具有電容CB的位線BL；用作電壓濾波器的半導(dǎo)體超晶格或多量子阱1，其連續(xù)能帶下至少具有兩個(gè)子能級(jí)，用于把位線BL的輸出電壓濾波，并輸出脈沖信號(hào)VF；放大器4，用于放大從半導(dǎo)體超晶格1輸出的脈沖信號(hào)VF，并輸出放大信號(hào)VP；計(jì)數(shù)器5，用于對(duì)放大的信號(hào)VP計(jì)數(shù)，并輸出讀邏輯值Q；連線6，用于電連接半導(dǎo)體超晶格1與放大器4。
圖3示出了半導(dǎo)體超晶格1的典型功能。為簡(jiǎn)便起見，圖3B僅示出了半導(dǎo)體超晶格1的導(dǎo)帶的能級(jí)，此能級(jí)包括導(dǎo)帶最低能級(jí)Ec、子能級(jí)E1到E4和連續(xù)能帶2的能級(jí)Eb。
下面參照?qǐng)D3A和3B說明根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)器的操作。利用在與位線BL相連的所示半導(dǎo)體超晶格1的左邊緣的p/n結(jié)，把導(dǎo)帶的最低能級(jí)Ec設(shè)計(jì)成低于最低子能級(jí)E1。使字線WL變導(dǎo)通，存儲(chǔ)在存儲(chǔ)單元MC的電容CS中的電荷可被讀取到位線BL的電容CB中。然后，半導(dǎo)體超晶格1左邊緣的導(dǎo)帶最低能級(jí)Ec按虛線A所示的方式隨某時(shí)間常數(shù)變化。當(dāng)最低能級(jí)Ec變化時(shí)，最低能級(jí)Ec與子能級(jí)E1到E4多次相交。每次最低能級(jí)Ec與子能級(jí)E1到E4相交時(shí)，都有具有脈沖波形的脈沖信號(hào)VF或電流從半導(dǎo)體超晶格中通過連線6輸出到放大器4。
由于位線BL的電壓變量ΔVBL，即導(dǎo)帶的最低能級(jí)的變量ΔVBL相應(yīng)于存儲(chǔ)在一個(gè)一個(gè)存儲(chǔ)單元MC的電容CS中的電荷，所以最低能級(jí)Ec與子能級(jí)E1至E4的相交次數(shù)可確定為一個(gè)值。因此，輸出到放大器4的脈沖信號(hào)VF的數(shù)相應(yīng)于逐個(gè)的存儲(chǔ)單元中的電荷數(shù)。所放大的信號(hào)從放大器4輸出到計(jì)數(shù)器5。計(jì)數(shù)器5的計(jì)數(shù)等于讀邏輯值Q。
由于第一實(shí)施例中最低能級(jí)Ec和連續(xù)能帶2之間有四個(gè)子能級(jí)E1至E4，所以可以識(shí)別六種狀態(tài)，每種狀態(tài)由等于0，1，2，3，4，或5的脈沖信號(hào)的數(shù)限定。等于5的脈沖信號(hào)的數(shù)表示最低能級(jí)Ec到達(dá)連續(xù)能帶2的能級(jí)Eb。這樣，根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件包括讀六個(gè)邏輯值的電路。應(yīng)注意的是，邏輯值的數(shù)目不必等于六，可以低于六。
圖4示出了半導(dǎo)體超晶格1的結(jié)構(gòu)。與圖3A和3B中相應(yīng)的部件或構(gòu)成用相同的參考數(shù)字表示。半導(dǎo)體超晶格1包括p-硅襯底13；形成于p-硅襯底13的表面上的場(chǎng)氧化層14，用于限定其間的器件形成區(qū)；形成于p-硅襯底13上的n+擴(kuò)散層12；形成于n+層12上的N型GaAs接觸層16；由GaAs/AlGaAs層的10個(gè)疊層構(gòu)成的超晶格層11，形成于n型GaAs接觸層16上；及由p+AlGaAs層和n+GaAs層構(gòu)成的p/N層15。GaAs接觸層16、構(gòu)成超晶格層11的GaAs/AlGaAs層及彼此相互作用限定p/n結(jié)層15的p+AlGaAs和n+GaAs層皆通過選擇外延生長(zhǎng)形成。接觸部件17電連接位于外延層最上層的n+GaAs層與位線BL的端部19。接觸部件18通過連線6電連接擴(kuò)散層12與放大器4。接觸層16、超晶格層11、p/n結(jié)層15及接觸部件17和18皆被中間絕緣膜10包圍著。
如圖3A和3B所示，放大器4放大脈沖信號(hào)VF，并把這樣放大的信號(hào)VP輸出到計(jì)數(shù)器5。為了保證脈沖信號(hào)輸出到計(jì)數(shù)器5，根據(jù)n+擴(kuò)散層12和硅襯底13之間的的結(jié)電容使用兩種放大器4。
在結(jié)電容較小時(shí)，脈沖波形的電流在越過超晶格層11后流到連線6。這樣，用低輸入阻抗的電流放大器作放大器4。另一方面，在結(jié)電容較大時(shí)，已越過超晶格層11的脈沖電流存儲(chǔ)在較大結(jié)電容中，結(jié)果，通過布線6輸出臺(tái)階波形的電壓信號(hào)。所以，用輸出不同信號(hào)的電壓放大器作放大器4。
在第一實(shí)施例中，輸送到放大器4的脈沖信號(hào)VF中脈沖電流或臺(tái)階電壓間的間隔取決于把電荷從存儲(chǔ)單元MC的電容CS傳送到位線BL的電容CB的時(shí)間常數(shù)。
圖5示出了構(gòu)成第二實(shí)施例的半導(dǎo)體存儲(chǔ)器件的半導(dǎo)體超晶格1A。與圖4中相應(yīng)的那些部件或構(gòu)成采用相同的參考數(shù)字表示。第二實(shí)施例中的超晶格1A不同于第一實(shí)施例中的半導(dǎo)體超晶格1，半導(dǎo)體超晶格1A包括控制柵20，控制上述時(shí)間間隔。
如圖5所示，N+外延硅層21形成于p/n結(jié)層15上。氧化硅層21的表面，由此形成柵氧化層22。在柵氧化層22上形成控制柵20。
下面參照?qǐng)D6說明第二實(shí)施例的操作。圖6是展示在從半導(dǎo)體存儲(chǔ)器件讀取數(shù)據(jù)時(shí)字線電壓VWL和控制柵20的電壓VCG的波形的時(shí)序圖。首先，在字線電壓VWL升高和存儲(chǔ)單元MC中的晶體管導(dǎo)通后，存儲(chǔ)在單元電容CS中的電荷轉(zhuǎn)移到位線電容CB中。然后，字線WL截止。此后，控制柵20的電壓VCG在一定時(shí)間周期Δt內(nèi)逐漸降低。換言之，脈沖信號(hào)VF在時(shí)間Δt內(nèi)輸送到放大器4。因此，可以通過控制時(shí)間Δt可以控制脈沖信號(hào)VF中的脈沖電流或臺(tái)階電壓間的上述間隔。
從本發(fā)明的半導(dǎo)體存儲(chǔ)器件得到的優(yōu)點(diǎn)概述如下。
首先，不再需要準(zhǔn)備參考電壓源。具體地，在任何個(gè)數(shù)及2的任何指數(shù)個(gè)邏輯值時(shí)，不再需要準(zhǔn)備參考電壓源。
第二，讀取多邏輯值的電路可以設(shè)計(jì)得較簡(jiǎn)單。由于在常規(guī)半導(dǎo)體存儲(chǔ)器中用半導(dǎo)體超晶格作讀出放大器，所以每根位線所需的電路僅是一個(gè)放大器。計(jì)數(shù)器5相應(yīng)于常規(guī)半導(dǎo)體存儲(chǔ)器中的編碼器。由于計(jì)數(shù)器5恰好有一個(gè)輸入端，所以有利的是開關(guān)計(jì)數(shù)器5的開關(guān)電路的數(shù)小于常規(guī)編碼器。例如，常規(guī)編碼器不得不具有讀取四個(gè)邏輯值的三個(gè)輸入或讀取八個(gè)邏輯值的七個(gè)輸入，而用于本發(fā)明的半導(dǎo)體存儲(chǔ)器件的計(jì)數(shù)器5卻只有一個(gè)讀任何個(gè)數(shù)邏輯值的輸入。此外，還可以減小芯片面積。
第三，讀取2的任何指數(shù)個(gè)邏輯值的電路可以用于讀取N個(gè)邏輯值。因此，可以無論將要得到的讀邏輯值個(gè)數(shù)有多少，皆可以使用公用電路。
第四，子能級(jí)僅取決于超晶格的結(jié)構(gòu)，與電源電壓的起伏、噪聲等無關(guān)。因此，不管其它電路因子如何，皆可以很精確地確定子能級(jí)。所以，可以預(yù)計(jì)有精確且穩(wěn)定的操作。關(guān)于這一點(diǎn)，用于本發(fā)明的讀取多邏輯值的電路優(yōu)于使用讀出放大器的常規(guī)電路。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器件，包括(a)具有按矩陣形式排列的多個(gè)多邏輯值存儲(chǔ)單元(MC)的存儲(chǔ)單元陣列，每個(gè)存儲(chǔ)單元(MC)存儲(chǔ)每個(gè)多個(gè)充電狀態(tài)，每一充電狀態(tài)代表一個(gè)邏輯值；(b)字線(WL)，用于在列方向上選擇存儲(chǔ)單元；(c)位線(BL)，用于在行方向上選擇存儲(chǔ)單元；和(d)讀取電路，用于讀取存儲(chǔ)在所選中的存儲(chǔ)單元中的數(shù)據(jù)，其特征在于所述讀取電路包括半導(dǎo)體超昌格(1)，它至少包括連續(xù)能帶下的兩個(gè)子能級(jí)(1)，所述半導(dǎo)體超晶格(1)接收從位線(BL)輸出的位線信號(hào)(VBL)，并且每當(dāng)所述位線信號(hào)(VBL)越過每個(gè)所述子能級(jí)時(shí)輸出輸出信號(hào)(VF)；及用于對(duì)所述輸出信號(hào)(VF)計(jì)數(shù)以輸出讀邏輯值(Q)的計(jì)數(shù)器(5)。
2.如權(quán)利要求1的半導(dǎo)體存儲(chǔ)器件，其中所述半導(dǎo)體超晶格(1)包括(a)第一導(dǎo)電類型的半導(dǎo)體襯底(13)；(b)形成于所述半導(dǎo)體襯底(13)上的第二導(dǎo)電類型的擴(kuò)散層(12)；(c)通過選擇外延生長(zhǎng)形成于所述擴(kuò)散層(12)上的第二導(dǎo)電類型的接觸層(16)；(d)形成于所述接觸層(16)上的超晶格層(11)，該層包括預(yù)定的數(shù)層；及(e)形成于所述超晶格層(11)上的pn結(jié)層(15)。
3.如權(quán)利要求2的半導(dǎo)體存儲(chǔ)器件，其中所述半導(dǎo)體超晶格(1)還包括(f)形成于所述pn結(jié)層(15)上的第二導(dǎo)電類型的硅層(21)；(g)形成于所述硅層(21)上的絕緣層(22)；及(h)控制所述輸出信號(hào)之間的時(shí)間間隔的控制柵(20)。
4.如權(quán)利要求3的半導(dǎo)體存儲(chǔ)器件，其中所述硅層(21)被雜質(zhì)重?fù)诫s。
5.如權(quán)利要求3的半導(dǎo)體存儲(chǔ)器件，其中所述絕緣層(22)是通過氧化所述硅層(21)形成的柵氧化層。
6.如權(quán)利要求2或3的半導(dǎo)體存儲(chǔ)器件，其中所述接觸層(16)由GaAs構(gòu)成。
7.如權(quán)利要求2或3的半導(dǎo)體存儲(chǔ)器件，其中所述預(yù)定的數(shù)層由GaAs/AlGaAs構(gòu)成。
8.如權(quán)利要求1、2或3的半導(dǎo)體存儲(chǔ)器件，其中所述pn結(jié)層(15)包括由AlGaAs構(gòu)成且為第一導(dǎo)電類型的第一層，和由GaAs構(gòu)成且為第二導(dǎo)電類型的第二層。
9.如權(quán)利要求1、2或3的半導(dǎo)體存儲(chǔ)器件，其中所述半導(dǎo)體襯底(13)被雜質(zhì)輕摻雜。
10.如權(quán)利要求1、2或3的半導(dǎo)體存儲(chǔ)器件，其中所述擴(kuò)散層(12)被雜質(zhì)重?fù)诫s。
11.如權(quán)利要求8的半導(dǎo)體存儲(chǔ)器件，其中所述第一和第二層被雜質(zhì)重?fù)诫s。
12.如權(quán)利要求1、2或3的半導(dǎo)體存儲(chǔ)器件，其中所述輸出信號(hào)(VF)為脈沖信號(hào)。
13.如權(quán)利要求1、2或3的半導(dǎo)體存儲(chǔ)器件，還包括放大所述輸出信號(hào)(VF)的放大器(4)。
14.如權(quán)利要求13的半導(dǎo)體存儲(chǔ)器件，其中在所述擴(kuò)散層(12)與所述襯底(13)間的結(jié)電容較小時(shí)，所述放大器(4)選擇為具有低輸入阻抗的電流放大器。
15.如權(quán)利要求13的半導(dǎo)體存儲(chǔ)器件，其中在所述擴(kuò)散層(12)與所述襯底(13)間的結(jié)電容較大時(shí)，所述放大器(4)選擇為輸出差分信號(hào)的電壓放大器。
16.一種從半導(dǎo)體存儲(chǔ)器件中所選擇的存儲(chǔ)單元讀取數(shù)據(jù)的方法，所述半導(dǎo)體存儲(chǔ)器件包括按矩陣形式排列的多個(gè)多邏輯值存儲(chǔ)單元(MC)、在列方向選擇存儲(chǔ)單元的字線(WL)、和在行方向選擇存儲(chǔ)單元的位線(BL)，所述方法包括以下步驟(a)每當(dāng)從所述位線(BL)輸出的位線信號(hào)(VBL)越過子能級(jí)時(shí)，產(chǎn)生信號(hào)(VF)，在連續(xù)能帶下至少有兩個(gè)子能級(jí)；(b)對(duì)所述信號(hào)(VF)計(jì)數(shù)；及(c)根據(jù)這樣計(jì)數(shù)的所述信號(hào)數(shù)，輸出邏輯值(Q)。
17.如權(quán)利要求16的方法，還包括放大所述信號(hào)(VF)的步驟(d)，所述步驟(d)在所述步驟(a)和(b)之間執(zhí)行。
全文摘要
提供一種半導(dǎo)體存儲(chǔ)器件,包括:具有多個(gè)多邏輯值存儲(chǔ)單元的存儲(chǔ)單元陣列,每個(gè)存儲(chǔ)單元存儲(chǔ)多個(gè)充電狀態(tài);字線,用于在列向選擇存儲(chǔ)單元;位線,用于在行向選擇存儲(chǔ)單元;和讀取電路,用于讀取存儲(chǔ)在選中存儲(chǔ)單元中的數(shù)據(jù)。該半導(dǎo)體存儲(chǔ)器件不再需要準(zhǔn)備多個(gè)參考電壓和讀出放大器,可以在單個(gè)操作中提供多個(gè)讀邏輯值。
文檔編號(hào)H01L27/108GK1182271SQ97119098
公開日1998年5月20日 申請(qǐng)日期1997年10月24日 優(yōu)先權(quán)日1996年10月24日
發(fā)明者及川隆一 申請(qǐng)人:日本電氣株式會(huì)社