專利名稱：具有供補償過擦除操作用的側壁分隔柵非易失半導體器件的制作方法
技術領域：
本發(fā)明涉及一種非易失半導體存儲器件，例如用電可擦除和可編程的只讀存儲器(EEPROM)，特別是涉及一種包括存儲元件的非易失半導體器件，其中每個存儲元件具有供補償過擦除操作用的分隔柵。
通常，EEPROM元件包括具N+型源極區(qū)和N+型漏極區(qū)的P型半導體基片，經過在源極區(qū)和漏極區(qū)之間的半導體基片上絕緣層的浮柵和經過在浮柵上另外的絕緣層的控制。在寫入型中，對漏極區(qū)施加高的正電壓，而對控制柵施加另一高的正電壓，同時將源極區(qū)接地。結果，具有能量較浮柵和半導體基片間絕緣層的能壘為高的熱電子傳入浮柵，因而完成寫入操作。在這種情況下，EEPROM元件的閾電壓較高。另一方面，在擦除型中，源極區(qū)、漏極區(qū)和基片都接地，而控制柵處于未接地狀態(tài)?；蛘?，源極區(qū)處于未接地狀態(tài)，對漏極區(qū)施加正電壓，基片接地而對控制柵施加負電壓(或地電位)。其結果，儲存在浮柵中的電子，利用Fowler-Nordheim隧道效應自此向漏極區(qū)排出。為了實現(xiàn)Fowler-Nordheim隧道效應，把絕緣層做得很薄。
然而，在上述擦除型中，當有比較傳入寫入型中的電子為多的電子自浮柵排出時，EEPROM元件的閾電壓可以為負，即EEPROM元件變成耗盡型晶體管。這樣的擦除操作被稱為過擦除操作。
為了補償這樣的過度擦除操作，已經知道具有分隔柵的EEPROM元件(見JP-A-2-23672)。在該現(xiàn)有技術的EEPROM元件中，浮柵和源極區(qū)之間的偏移長度，用浮柵在自對準中加以測定，以便精確地調整通路長度，控制柵的耦合電容與浮柵之比和元件面積。這將在后面作詳細解釋。
然而，在上面說明的現(xiàn)有技術EEPROM元件中，由于控制柵的耦合電容與浮柵之比減小了，所以，控制柵對浮柵的可控性降低。再有，溝道區(qū)域不與控制柵對準，降低了控制柵的可控性。因此，降低了寫入型中熱電子傳入浮柵的效率、和讀出型中電子自浮柵排出的效率和減少了讀出電流。
再則，上述現(xiàn)有技術的EEPROM元件在整體化方面是不利的。
本發(fā)明的目的在于提供一種非易失半導體存儲器件，它具有高的電子傳導效率、高的電子排出效率和大的讀出電流，并且有高的集成化。
根據(jù)本發(fā)明，在非易失半導體存儲器件中，包括半導體基片、在半導體基片之上形成的浮柵、和在浮柵之上形成的控制柵，在控制柵以及浮柵側壁上形成的分隔柵，電連接至控制柵。在控制柵和分隔柵側面上的半導體基片中形成了源極區(qū)和漏極區(qū)。因此，浮柵、控制柵、分隔柵、源極區(qū)和漏極區(qū)，能夠形成相互對準的情況。
與現(xiàn)有技術進行比較，并參照附圖，從下面的說明，對本發(fā)明將會理解得更加清楚。


圖1是說明現(xiàn)有技術的非易失半導體器件的線路簡圖；圖2A是圖1存儲元件的平面視圖2B和2C是分別沿圖2A的B-B線和C-C線的剖視圖；圖3是根據(jù)本發(fā)明的非易失半導體存儲器件的第一實施例的線路簡圖；圖4A，5A，6A，7A，8A，9A，10A，11A和12A是說明圖3器件的制造步驟的平面視圖；圖4B和4C是分別沿圖4A的B-B線和C-C線的剖視圖；圖5B和5C是分別沿圖5A的B-B線和C-C線的剖視圖；圖6B和6C是分別沿圖6A的B-B線和C-C線的剖視圖；圖7B和7C是分別沿圖7A的B-B線和C-C線的剖視圖；圖8B和8C是分別沿圖8A的B-B線和C-C線的剖視圖；圖9B和9C是分別沿圖9A的B-B線和C-C線的剖視圖；圖10B和10C是分別沿圖10A的B-B線和C-C線的剖視圖；圖11B和11C是分別沿圖11A的B-B線和C-C線的剖視圖；圖12B和12C是分別沿圖12A的B-B線和C-C線的剖視圖；圖13是根據(jù)本發(fā)明的非易失半導體存儲器件第二實施例的線路簡圖；圖14A，15A，16A，17A，18A，19A和20A是說明圖3器件的制造步驟的平面視圖；圖14B，15B，16B，17B，18B，19B和20B是分別沿圖14A，15A，16A，17A，18A，19A和20A的B-B線的剖視圖。
在說明優(yōu)選的實施例之前，將參照圖1，2A，2B和2C解說現(xiàn)有技術的非易失半導體存儲器件(見上面提到的出版物)。
在圖1中，示出的是現(xiàn)有技術的NOR型非易失半導體存儲器件的線路簡圖，其中字線WL1，WL2…和源線SL1，SL2沿X方向平行排列，而位線BL1，BL2沿Y方向平行排列。源線SL1，SL2…靠源線SL相互連接起來。
存儲元件C11，C12…沿字線WL1，WL2，…、位線BL1，BL2，…和源線SL1，SL2在各交叉點加以連接。每個存儲元件C11，C12，…包括浮柵FG、與字線WL1，WL2，…之一連接的控制柵CG、與源線SL1，SL2，…之一連接的源極和與位線BL1，BL2…之一連接的漏極。
參照圖2A，2B和2C，對圖1中的一個存儲元件進行解說。
在圖2A，2B和2C中，參考號101指定P-型單晶硅基片，在其上形成有用作隔離元件的場氧化硅層102。同樣地，在該硅基片101上形成柵氧化硅層103、浮柵(FG)104、柵氧化硅層105和控制柵(CG)106。控制柵106具有起分隔柵作用的廣延區(qū)106(SG)。同樣地，參考號107S和107D分別指定N+型源極區(qū)和N+型漏極區(qū)。另外，在整個表面上有絕緣層108，且在該絕緣層上形成位線109。位線109經過接觸孔CONT連接到漏極區(qū)107D。
圖2A，2B和2C和器件如下所述加以制造。首先，在硅基片101上形成場氧化硅層102，然后，在其上形成柵氧化硅層102。之后，沉積多晶硅層，并進行構圖，以便形成浮柵104(FG)。此后，形成柵氧化硅層105。然后沉積多晶硅層，并進行構圖，以便形成控制柵106(CG)和分隔柵106(SG)。之后，在漏極側移去不必要的分隔柵。此后，N型雜質，如砷攙入硅基片101，從而在其中形成源極層107S和漏極區(qū)107D。最后，形成絕緣層108，并沉積鋁層和進行構圖，以便形成位線109(BL)。
如在圖2A，2B和2C中圖示的寫入型存儲元件中，對控制柵106(CG)施加高的正電壓，如12V，而且對漏極區(qū)107D施加高的正電壓，如7V。另一方面，將源極區(qū)107S和硅基片101接地。其結果，在漏極區(qū)107D附近產生熱電子，因此，具有較柵氧化硅層103的能壘量為大的熱電子，傳入浮柵104(FG)。
在如圖2A，2B和2C中圖示的讀出型存儲元件中，對控制柵106(CG)施加正電壓，如3V，并對漏極區(qū)107D施加正電壓，如2V。另一方面，將源極區(qū)107S和硅基片101接地。
在如圖2A，2B和2C中圖示的擦除型存儲元件中，將控制柵106(CG)和硅基片101接地，并將源極區(qū)107S處于未接地狀態(tài)。再有，對漏極區(qū)施加高的正電壓，如14V。結果儲存在浮柵104(FG)中的電子，利用Fowler-Nordheim隧道效應，自浮柵排出至漏極區(qū)104(FG)。
然而，在圖2A，2B和2C的存儲元件中，由于浮柵104(FG)和控制柵106(CG)，分別通過使用各自的光刻法工藝加以形成，因此，控制柵106(CG)可以偏離浮柵104(FG)。為了減少這種偏離，控制柵106(CG)需要如此之小，以致控制柵106(CG)的耦合電容與浮柵104(FG)之比得以減小。這就降低了控制柵106(CG)對浮柵104(FG)的控制特性。再有，由于溝道區(qū)不與控制柵對準，因此，降低了控制柵106(CG)對溝道區(qū)的控制特性。其結果，降低了熱電子傳入浮柵104(FG)的效率和排出電子的效率，以及讀出電流。再有，為了補償控制柵106(CG)對浮柵104(FG)的偏離，必須增加存儲元件的面積，從而減小集成度。
在圖示本發(fā)明第一實施例的圖3中，分隔柵SG1，SG2，…分別平行于字線WL1，WL2，…。分隔柵線SG1，SG2，…與字線WL1，WL2，…連接，即控制柵不在存儲元件C11，C12，…之中，但在如由X1，X2，…指示的場區(qū)域內。再有，分隔柵線SG1，SG2，…形成為字線WL1，WL2，…的側壁，即控制柵和浮柵。
圖3器件的制作情況與圖1器件的操作情況相同。
圖3器件的制造步驟，將參照4A，4B，4C，5A，5B，5C，6A，6B，6C，7A，7B，7C，8A，8B，8C，9A，9B，9C，10A，10B，10C，11A，11B，11C，12A，12B和12C，解說如下。
首先，參照圖4A，4B和4C，在P-型單晶硅基片1上形成相對來說厚的場氧化硅層2，而硅基片1具有由硅的局部氧化(LDCOS)而達到大約2×1015硼/cm3的濃度。再有，大約7-10nm厚的柵氧化硅層3，通過加熱氧化硅基片1加以形成。
其次，參照圖5A，5B和5C，通過化學汽相沉積(CVD)工藝，沉積多晶硅層4，將磷離子攙入其中，從而降低其電阻。然后，通過光刻法和刻蝕工藝對多晶硅層4進行構圖。
其次，參照圖6A，6B和6C，由氧化硅、氮化硅和氧化硅(ONO)疊層結構構成的柵絕緣層，經用低溫CVD工藝加以沉積。在這種情況下，柵絕緣層5，就氧化硅而言，其厚度約為20nm。ONO結構具有良好的漏電流特性。再有，由多晶硅和金屬硅化物制成的多聚物，經CVD工藝和濺射工藝進行沉積。注意多晶硅可以用作多聚物層6。
然后，通過光刻法和刻蝕工藝，對多聚物層6、柵絕緣層5、多晶硅層4和柵氧化硅層3進行構圖。因此，控制柵6(CG)和浮柵4(FG)形成彼此自對準情況。
其次，參照圖7A，7B和7C，經用CVD工藝，沉積大約0.1-0.5μm厚的氧化硅層7。然后，在圖7A和7C中圖示的氧化硅層中場區(qū)域內進行開孔7a。注意開孔7a可以僅僅在控制柵6(CG)上形成，或者可以擴展到場氧化硅層2上。
其次，參照圖8A，8B和8C，通過CVD工藝，沉積大約0.25μm厚的多晶硅層8。
其次，參照圖9A，9B和9C，形成光刻膠圖形9，以便覆蓋多晶硅層7的開孔7a。然后，經由各向異性的刻蝕工藝，對多晶硅層7進行浸蝕，以致在控制柵6(CG)和浮柵4(FG)的側壁上，形成分隔柵8S和8D。在該情況下，多晶硅層8被留下作為開孔7a處的層8c，因此，分隔柵8S和8D經由開孔7a與控制柵6(CG)進行電連接。然后，將光刻膠圖形9除去。
其次，參照圖10A，10B和10C，形成光刻膠圖形10，以便覆蓋分隔柵8S和層8C。然后，通過各處異性的刻蝕工藝或濕式刻蝕工藝，除去分隔柵8D。然后，除去光刻膠圖形10。
其次，參照圖11A，11B和11C，將大約1-5×1015砷離子/cm2，植入帶有控制柵6(CG)，分隔柵8S和層8C的掩模的硅基片1。然后，在800-900℃下進行退火操作。因此，在硅基片1中形成源極區(qū)11S和漏極區(qū)11D。
最后，參照圖12A，12B和12C，經用CVD工藝，沉積絕緣層11。此后，通過濺射工藝沉積鋁層13，并構圖，從而形成位線13(BL)和源線13(SL)。
因此，就完成了圖3的器件。
在第一實施例中，浮柵4(FG)、控制柵6(CG)、分隔柵8S、源極區(qū)11S和漏極區(qū)11D，彼此對準。再有，分隔柵8S與控制柵6(CG)，在場區(qū)域進行電連接。
在圖示本發(fā)明第二實施例的圖13中，圖解了一種虛擬的接地非易失半導體存儲器件。在圖13中，用作位線也用作源極/漏極區(qū)的N+型雜質區(qū)11和N+型雜質區(qū)通過背墊鋁線B1，B2…來維持，被稱為主位線。例如在存儲元件C21的讀出型中，在字線WL2接入5V電壓，而其他字線接地。再有，主位線BL1接地，且在主位線B2接入1.5V，同時其他位線處在未接地狀態(tài)。因此，可以檢測從主位線B2經存儲元件C21流向主位線B1的讀出電流。再有，分隔柵SG經字線WL1，WL2，…與存儲元件C11，C12…中的控制柵連接。再則，在該情況下，分隔柵SG形成為字線WL1，WL2，…的側壁，即控制柵和浮柵。
下面參照圖14A，14B，15A，15B，16A，16B，17A，17B，18A，18B，19A19B，20A和20B解說圖13的器件的制造步驟。
首先，參照圖14A和14B，通過熱氧化P-型單晶硅基片1，形成大約7-10nm厚的柵硅氧化硅層3，而硅基片1具有大約2×1015硼/cm3的密度。然后，經CVD工藝沉積多晶硅層4，并將磷離子攙入其中，以便降低其電阻。然后，由疊層結構的氧化硅、氮化硅和氧化硅(ONO)，制成柵絕緣層5。在該情況下，柵絕緣層5的氧化硅厚度約20nm。再有，由多晶硅和金屬硅化物制成的多聚物層6，由CVD工藝(和濺射工藝)沉積而成。再有，注意多晶硅可以被用作為多聚物層6。
然后，用光刻法和浸刻工藝，對多聚物層6、柵絕緣層5、多晶硅層4和柵氧化硅層3進行構圖。因此，控制柵6(CG)和浮柵4(FG)，形成彼此自對準的情況。
其次，參照圖15A和15B，經用CVD工藝，沉積大約0.1-0.5μm厚的氧化硅層7。
其次，參照圖16A和16B，經用CVD工藝，沉積大約0.25μm厚的多晶硅層8。
其次，參照圖17A和17B，經用各向異性的刻蝕工藝，刻蝕多晶硅層7，以致在控制柵6(CG)和浮柵4(FG)上，形成分隔柵8S和8D。
其次，參照圖18A和18B，形成光刻膠圖形10，以覆蓋分隔柵8S。然后，用各向異性刻蝕工藝或濕式刻蝕工藝，除去分隔柵8D。然后，除去光刻膠圖形10。
其次，參照圖19A和19B，將大約1-5×1015砷離子/cm2植入帶有控制柵6(CG)、分隔柵8S的面層的硅基片1。然后，在800-950℃下進行退火操作。因此，在硅基片1中形成了源極/漏極區(qū)11。
最后，參照圖20A和20B，經用CVD工藝，沉積由包括硼磷硅玻璃(BPSG)制成的絕緣層21，并將絕緣層21內刻蝕，以致使絕緣層21埋置在由控制柵6(CG)、柵絕緣層5、浮柵4(FG)構成的疊式結構和分隔柵8S之間。然后，用CVD工藝和濺射工藝，沉積多聚物層22，并對多聚物層22進行構圖，從而形成字線22(WL)。在該情況下，刻蝕控制柵6(CG)、柵絕緣層5、浮柵4(FG)和氧化硅層3，以便與每個存儲元件相符。此后，用濺射工藝沉積鋁層24，并加以構圖而形成主位線24(B)，主位線24(B)經接觸器與源極/漏極區(qū)11連接。
因此，完成圖13的器件。
在第二實施例中，浮柵4(FG)、控制柵6(CG)、分隔柵8S和源極/漏極區(qū)11，彼此對準。再有，分隔柵8S位字線與控制柵6(CG)電連接。
如前文解說的那樣，根據(jù)本發(fā)明，由于浮柵和控制柵形成彼此對準的情況，所以控制柵可以相對于浮柵如此之大，以致增加了控制柵的耦合電容與浮柵的比率。因此，改善了控制柵對浮柵的控制特性。再有，當通路區(qū)與控制柵對準時，改善了控制柵對通路區(qū)的控制特性。其結果，提高了熱電子傳入浮柵的效率和排出電子的效率，以及讀出電流。再有，由于不必補償控制柵對浮柵的偏離，可以減小存儲元件的面積，從而提高集成化。
權利要求
1.一種非易失半導體存儲器件，它包括第一導電型半導體基片(1)；在所述半導體基片上形成的第一絕緣層(3)；在所述第一絕緣層上形成的浮柵(4)；在所述浮柵上形成的第二絕緣層(5)；在所述第二絕緣層上形成的控制柵(6)，所述控制柵與所述浮柵自對準；在所述浮柵的側壁上和在源極側邊上的控制柵上形成的第三絕緣層(7)；在所述第三絕緣層上形成的分隔柵(8S)，所述分隔柵與所述控制柵進行電連接；與所述第一導電型對置的第二電導型的源極區(qū)(11S)，形成在所述分隔柵外面的所述半導體基片之中；以及所述第二導電型的漏極區(qū)(11D)，形成在所述控制柵和與所述源極區(qū)對置的所述浮柵外面的所述半導體基片之中。
2.如權利要求1中的器件，還包括形成在所述半導體基片上的第五絕緣層(2)，用以使所述源極區(qū)和漏極區(qū)與其他雜質區(qū)隔離；所述控制柵和所述分隔柵，在所述第五絕緣層上延伸，所述控制柵與在第五絕緣層上的所述分隔柵相耦合。
3.如權利要求1中的器件，還包括形成在所述控制柵和所述分隔柵上的字線(WL1)，所述控制柵經所述字線與所述分隔柵進行電連接。
4.一種NOR型非易失半導體存儲器件，它包括第一導電型的半導體基片(1)；形成在所述半導體基片上的場絕緣層(2)；沿第一方向平行形成的多條字線(WL1，WL2…)，并且形成在所述半導體基片的上方，且在所述場絕緣層的上面；沿大約與所述第一方向垂直的第二方向平行形成的多條位線(BL1，BL2，…)，并且在所述半導體基片的上方；與所述第一導電型對置的第二電導型的多個源極區(qū)(11S)，形成在所述半導體基片中與所述第二方向平行；形成在所述半導體基片中的所述第二電導型的多個漏極區(qū)(11D)；具有浮柵(FG)、與所述字線之一連接的控制柵(CG)、與所述源極區(qū)之一連接的源極和與所述漏極區(qū)之一連接的漏極的多個存儲元件(C11，C12，…)，以及多個分隔柵線(SG1，SG2，…)，每個分隔柵線形成在各個所述源極區(qū)之一側面上的所述字線之一的側壁上；每個所述的分隔柵線與所述場絕緣層的所述字線之一相連接。
5.一種虛擬接地型非易失半導體存儲器件，它包括第一導電型的半導體基片(1)；沿第一方向并在所述半導體基片上方平行形成的多條字線(WL1，WL2，…)；與所述第一電導型對置的第二導電型的多條位線(BL1，BL2，…)，沿大約與所述第一方向垂直的第二方向，相平行地形成在所述的半導體基片之中；具有浮柵(FG)、與所述字線之一連接的控制柵(CG)、與所述位線之一連接的源極和與所述位線的附近一條連接的漏極的多個存儲元件(C11，C12，…)；和多個分隔柵(SG1，SG2，…)，每個分隔柵形成在各個所述源極區(qū)之一側面上的所述存儲元件之一的側壁上；每個所述的分隔柵，經所述字線之一與各個所述存儲元件之一的所述控制柵相連接。
6.一種制造非易失半導體器件的方法，包括下列步驟在第一導電型的半導體基片(1)的元件隔離區(qū)域上形成第一絕緣層(2)；在所述半導體基片的元件形成區(qū)域上方經過第一絕緣層(3)，形成第一導電層(4)，所述第一導電層與第一方向平行；在所述第一導電層的上方，經過第二絕緣層(5)形成第二導電層(6)；對所述第一和第二導電層進行構圖，以便形成大約與所述第一方向垂直的第二方向相平行的字線(WL1)，所述第一和第二導電層分別用作浮柵(FG)和控制柵(CG)；在所述字線的側壁上，經第三絕緣層(7)和在所述元件隔離層中的所述控制柵上，形成分隔柵(8S)；除去在漏極側邊上的所述分隔柵部分；和將與所述第一導電型對置的第二導電型的雜質引入帶有所述字線面層、所述分隔柵和所述第一絕緣層的所述半導體基片之中，以便在所述半導體基片中形成源區(qū)(11S)和漏區(qū)(11D)。
7.如權利要求6中的方法，其中形成所述分隔柵形成的步驟包括下列步驟在所述字線上形成所述第三絕緣層；在所述元件區(qū)域內，對所述第三絕緣層進行穿孔；在對所述第三絕緣層穿孔之后，在所述第三絕緣層上形成第三導電層(8)；形成抗蝕圖形(9)，用以覆蓋所述元件隔離區(qū)域內的所述第三導電層；和經用各向異性刻蝕工藝在背面刻蝕所述第三導電層，以便在所述字線的側壁上和所述元件隔離區(qū)域上，保存第三導電層，從而形成所述分隔柵。
8.一種制造非易失半導體存儲器件的方法，包括下列步驟在第一導電型半導體基片(1)上形成第一絕緣層(3)；在所述第一絕緣層上形成第一導電層(4)；在所述第一導電層上形成第二絕緣層(5)；在所述第二絕緣層上形成第二導電層(6)；對所述第二導電層、所述第二絕緣層、所述第一導電層和所述第一絕緣層進行構圖，以便形成由所述第二導電層制成的第一控制柵圖形和由與第一方向平行的所述第一導電層制成的第一浮柵圖形；在所述第一控制柵圖形和所述第一浮柵圖形上形成第三絕緣層(7)；在所述第三絕緣層上形成第三導電層(8)；在背面浸蝕所述第三導電層，以便在所述第一控制柵圖形和所述第一浮柵圖形二者的側壁上形成第一分隔柵圖形；除去在所述第一控制柵圖形和所述第一浮柵圖形的側壁之一上的一個所述第一分隔柵圖形；將與所述第一導電型對置的第二電導型的雜質，引入帶有所述第一控制柵圖形和所述分隔柵圖形面層的所述半導體基片之中，以在所述半導體基片中形成源區(qū)和漏區(qū)(1)；在所述第一控制柵圖形和所述第一分隔柵圖形上形成第四導電層；對所述第四導電層、所述第一控制柵圖形和所述第一浮柵圖形進行構圖，以便形成由所述第四導電層制成的字線、由所述第一控制柵圖形制成的第二控制柵圖形、由所述第一浮柵圖形制成的第二浮柵圖形、和由與所述第一方向相對的第二方向平行的所述第一分隔柵圖形制成的第二分隔柵圖形；所述第二分隔柵圖形經所述字線，與所述第二控制柵圖形進行電連接。
9.如權利要求8的方法，還包括這樣一個步驟，即在形成的所述第四導電層之前，將絕緣層(21)安放在所述源區(qū)和漏區(qū)上。
全文摘要
在非易失半導體存儲器件中，包括半導體基片(1)、在半導體基片上方形成的浮柵(FG)、和在浮柵上方形成的控制柵(CG)、在控制柵和浮柵側壁上形成的分隔柵(8S)，并與控制柵進行電連接。在該半導體基片中，在控制柵和分隔柵的側面上形成源區(qū)(11S)和漏區(qū)(11D)。
文檔編號H01L21/76GK1123472SQ9511864
公開日1996年5月29日 申請日期1995年9月29日 優(yōu)先權日1994年9月29日
發(fā)明者久宗義明 申請人:日本電氣株式會社