本發(fā)明涉及先進封裝產品，更具體涉及一種多芯片堆疊的封裝結構及其制備方法。

背景技術：

1、隨著電子芯片朝著小型化、高密度化、高可靠性、低功耗方向發(fā)展，當前市場需求對芯片封裝行業(yè)提出了更高的要求。將多種芯片、器件集成于同一封裝體的3d封裝成為滿足技術發(fā)展的新方向。3d封裝成為了當前行業(yè)關注的焦點。相對于2.5d封裝，3d封裝的原理是在芯片制作電晶體結構，并且使用穿孔來連接上下不同芯片的電子訊號，以直接將記憶體或其它芯片垂直堆疊在上面。3d封裝比2d封裝面積更小、功耗更低，用于超大帶寬。

2、其中，3d?fanout（扇出）是一種新型的三維封裝技術，它可以實現(xiàn)多個芯片的立體堆疊，從而提高封裝密度，減小封裝尺寸，提高封裝效率?，F(xiàn)有的3d?fanout封裝技術主要是通過在硅基板上制作出多個凹槽，然后將多個芯片分別放入這些凹槽中，最后通過金屬線將這些芯片連接起來，實現(xiàn)多芯片的封裝。這種方法雖然可以實現(xiàn)多芯片的封裝，但是其封裝密度和封裝效率還有待提高。與此同時，現(xiàn)有的3d?fanout封裝技術還存在一些問題。

3、現(xiàn)有3d?fanout封裝技術需要在硅基板上制作出多個凹槽，這無疑增加了制作工藝的復雜性和成本。其次，由于需要通過金屬線將多個芯片連接起來，這類工藝會增加封裝的尺寸，影響封裝的密度和效率。此外，由于這種封裝方式是通過物理連接的方式將多個芯片連接在一起，封裝的可靠性仍有待提高。

技術實現(xiàn)思路

1、為了解決上述問題，本發(fā)明提供了一種多芯片堆疊的封裝結構及其制備方法，在不增加制作工藝復雜性和成本的情況下，提高3d?fanout封裝的密度和效率；能夠實現(xiàn)多芯片的立體堆疊和高效連接；同時提高3d?fanout封裝的可靠性，減少因物理連接方式導致的潛在可靠性問題。

2、第一方面，本發(fā)明提供了一種多芯片堆疊的封裝結構，包括：

3、載體框架，所述載體框架包括至少一個導電柱和芯片貼裝區(qū)，所述導電柱貫穿載體框架，且兩端設有焊盤；

4、上疊芯片組和下疊芯片組，所述上疊芯片組和下疊芯片組縱向堆疊在芯片貼裝區(qū)，所述上疊芯片組包括多個功能面向上設置的芯片，相鄰的兩個芯片垂直交叉堆疊；所述下疊芯片組包括多個功能面向下設置的芯片，相鄰的兩個芯片垂直交叉堆疊；所述芯片i/o接口設置在兩側邊緣；

5、塑封層，包覆載體框架、上疊芯片組和下疊芯片組，使導電柱兩端的焊盤裸露，上疊芯片組和下疊芯片組的芯片i/o接口裸露；

6、重布線層，在塑封層的頂面和底面分別設置至少一層重布線層，通過導電柱實現(xiàn)重布線層、上疊芯片組和下疊芯片組的電氣連接。

7、優(yōu)選的，上疊芯片組由下至上包括第一芯片和第二芯片，所述第一芯片和第二芯片垂直交叉呈十字型堆疊。

8、優(yōu)選的，下疊芯片組由上至下包括第三芯片和第四芯片，所述第三芯片和第四芯片垂直交叉呈十字型堆疊。

9、優(yōu)選的，第二芯片上垂直交叉堆疊其他芯片時，芯片不遮擋第一芯片和第二芯片的i/o接口；在所述第四芯片下面再堆疊其他芯片時，芯片不遮擋第三芯片和第四芯片的i/o接口。

10、第二方面，本發(fā)明還提供了上述多芯片堆疊的封裝結構的制備方法，包括如下步驟：

11、制備單顆裸芯片，將i/o接口引至芯片兩側邊緣后再磨片、劃片獲得單顆裸芯片；

12、制備載體框架，在載體框架上設置多個貫穿載體框架的導電柱，導電柱兩端設置裸露的焊盤；載體框架內鏤空形成芯片貼裝區(qū)，用于放置上疊芯片組和下疊芯片組；

13、載體框架臨時鍵合至載板上，將多個單顆裸芯片貼裝在芯片貼裝區(qū)，多個功能面向上設置的芯片形成上疊芯片組，相鄰的兩個芯片垂直交叉堆疊；多個功能面向下設置的芯片形成下疊芯片組，相鄰的兩個芯片垂直交叉堆疊；

14、對載體框架、上疊芯片組和下疊芯片組進行塑封，形成塑封層，塑封層包覆載體框架、上疊芯片組和下疊芯片組，且使導電柱兩端的焊盤裸露，在芯片的i/o接口處開孔，使芯片的i/o接口裸露，并填充金屬，用于雙面的電氣連接；塑封完成后解鍵合載板；

15、重布線層，在塑封層的頂面和底面分別設置重布線層，通過導電柱實現(xiàn)重布線層、上疊芯片組和下疊芯片組的芯片之間的互連。

16、優(yōu)選的，相鄰芯片之間設有晶粒粘貼膜。

17、優(yōu)選的，在塑封層的頂面或者底面涂覆光刻膠，用掩膜版進行光刻或激光工藝，開出圖形開口，形成再鈍化層；再次涂上光阻層，用掩膜版進行光刻或激光工藝，開出金屬層圖形開口；在金屬層圖形開口內電鍍，形成重布線層；

18、或者，采用相同方法增加多層重布線層，實現(xiàn)多層重布線層互連結構。

19、與現(xiàn)有技術相比，本發(fā)明的有益效果是：

20、本發(fā)明采用的3d?fanout多芯片封裝結構，可以實現(xiàn)多個芯片的立體堆疊，從而大大提高了封裝密度，相比現(xiàn)有的二維封裝方式，可以節(jié)省更多的空間，實現(xiàn)更高密度的封裝。

21、本發(fā)明的3d?fanout多芯片封裝結構，可以實現(xiàn)多個芯片的同時封裝，從而大大提高了封裝效率，相比現(xiàn)有的3d?fanout封裝技術，可以節(jié)省更多的時間。

22、本發(fā)明的3d?fanout多芯片封裝結構，通過創(chuàng)新的設計，可以避免通過物理連接的方式將多個芯片連接在一起，從而提高了封裝的可靠性。

23、由于封裝密度的提升和芯片間高效互聯(lián)的實現(xiàn)，本發(fā)明的3d?fanout多芯片封裝結構在數(shù)據(jù)傳輸和電源管理方面表現(xiàn)出色，能夠顯著降低系統(tǒng)的整體功耗。通過減少信號傳輸路徑的長度和功耗較大的物理連接點，使得設備在保持高性能的同時，實現(xiàn)了更加節(jié)能的運行模式。

24、本發(fā)明的3d?fanout多芯片封裝結構允許根據(jù)不同的應用需求，靈活調整芯片的數(shù)量、類型及排列方式，從而快速響應市場變化，滿足不同場景下的性能需求。

25、基于本發(fā)明提高了封裝效率、減小了封裝尺寸并減少了對常規(guī)基板的依賴，該封裝結構在生產制造階段能有效降低成本。同時，更高的封裝密度和性能意味著可以在單個封裝體內集成更多功能，減少了對外部組件的需求，進一步降低了終端產品的總成本。

技術特征：

1.一種多芯片堆疊的封裝結構，其特征在于，包括：

2.根據(jù)權利要求1所述的一種多芯片堆疊的封裝結構，其特征在于，所述上疊芯片組由下至上包括第一芯片和第二芯片，所述第一芯片和第二芯片垂直交叉呈十字型堆疊。

3.根據(jù)權利要求2所述的一種多芯片堆疊的封裝結構，其特征在于，所述下疊芯片組由上至下包括第三芯片和第四芯片，所述第三芯片和第四芯片垂直交叉呈十字型堆疊。

4.根據(jù)權利要求3所述的一種多芯片堆疊的封裝結構，其特征在于，在所述第二芯片上垂直交叉堆疊其他芯片時，芯片不遮擋第一芯片和第二芯片的i/o接口；在所述第四芯片下面再堆疊其他芯片時，芯片不遮擋第三芯片和第四芯片的i/o接口。

5.一種多芯片堆疊的封裝結構的制備方法，用于制備如權利要求1-4任一項所述的多芯片堆疊的封裝結構，其特征在于，包括如下步驟：

6.根據(jù)權利要求5所述的制備方法，其特征在于，相鄰芯片之間設有晶粒粘貼膜。

7.根據(jù)權利要求6所述的制備方法，其特征在于，在塑封層的頂面或者底面涂覆光刻膠，用掩膜版進行光刻或激光工藝，開出圖形開口，形成再鈍化層；再次涂上光阻層，用掩膜版進行光刻或激光工藝，開出金屬層圖形開口；在金屬層圖形開口內電鍍，形成重布線層；

技術總結
本發(fā)明提供了一種多芯片堆疊的封裝結構及其制備方法，該封裝結構包括載體框架、上疊芯片組、下疊芯片組、塑封層和重布線層，載體框架包括至少一個導電柱和芯片貼裝區(qū)，上疊芯片組和下疊芯片組縱向堆疊在芯片貼裝區(qū)，芯片I/O接口設置在兩側邊緣，塑封層包覆載體框架、上疊芯片組和下疊芯片組；在塑封層的頂面和底面分別設置至少一層重布線層，通過導電柱實現(xiàn)重布線層、上疊芯片組和下疊芯片組的電氣連接。本發(fā)明還公開了上述封裝結構的制備方法。本發(fā)明采用的3D?Fanout多芯片封裝結構，可以實現(xiàn)多個芯片的立體堆疊，從而大大提高了封裝密度，相比現(xiàn)有的二維封裝方式，可以節(jié)省更多的空間，實現(xiàn)更高密度的封裝。

技術研發(fā)人員：張國棟,潘明東,張中,劉怡,龍欣江,謝雨龍,龔臻
受保護的技術使用者：江蘇芯德半導體科技股份有限公司
技術研發(fā)日：
技術公布日：2024/12/10