本發(fā)明涉及壓敏電阻制備領(lǐng)域，具體來說，尤其涉及一種zno陣列膜式壓敏電阻的制備方法。

背景技術(shù)：

1、壓敏電阻是一種具有非線性伏安特性的電阻器件，其電阻值隨外加電壓的增加而敏感地變化，具有抑制瞬態(tài)過電壓的作用。壓敏電阻通常與被保護(hù)的電路或電子元器件并聯(lián)，當(dāng)電路中出現(xiàn)的瞬態(tài)過電壓超過壓敏電阻的閾值電壓時(shí)，其電阻會(huì)急劇下降，通過壓敏電阻的電流呈數(shù)個(gè)數(shù)量級(jí)地增大，而電壓增加幅度很小，從而達(dá)到保護(hù)并聯(lián)的電路或電子元器件的作用。為滿足對(duì)各種集成電路、精密電子線路及芯片等方面的保護(hù)需求，對(duì)低壓zno壓敏電阻的需求量日益增多，對(duì)其性能的要求也越來越高。

2、由于低壓壓敏電阻的厚度很薄，在厚度方向晶粒數(shù)目很少，晶粒尺寸不均勻帶來的電性能不均勻問題會(huì)非常突出。

3、為了解決現(xiàn)有技術(shù)問題，本發(fā)明的目的在于克服已有技術(shù)存在的不足，提供一種可精準(zhǔn)調(diào)控壓敏電阻壓敏電壓，并可提高電性能一致性的陣列式薄膜壓敏電阻的制備方法。該結(jié)構(gòu)有利于低壓壓敏電阻的電性能提升，尤其對(duì)小于5v的超低壓壓敏電阻影響更為明顯，有利于實(shí)現(xiàn)對(duì)各種集成電路、精密電子線路及芯片等現(xiàn)代電子系統(tǒng)的保護(hù)需求。

4、針對(duì)相關(guān)技術(shù)中的問題，目前尚未提出有效的解決方案。

技術(shù)實(shí)現(xiàn)思路

1、為了克服以上問題，本發(fā)明旨在提出一種zno陣列膜式壓敏電阻的制備方法，目的在于提供一種可精準(zhǔn)調(diào)控壓敏電阻壓敏電壓，并可提高電性能一致性的陣列式薄膜壓敏電阻的制備方法。該結(jié)構(gòu)有利于低壓壓敏電阻的電性能提升。

2、為此，本發(fā)明采用的具體技術(shù)方案如下：

3、根據(jù)本發(fā)明的一個(gè)方面，提供了一種zno陣列膜式壓敏電阻的制備方法，該制備方法具體包括如下步驟：

4、s1、采用電沉積法在耐高溫導(dǎo)電基底上生長(zhǎng)zno納米陣列；

5、s2、準(zhǔn)備添加劑漿料，其組分按質(zhì)量百分比包括：bi2o3：10～70wt.％，nio：0～50wt.％，cr2o3：0～20wt.％，mn3o4：5～50wt.％，co3o4：5～50wt.％，sio2：0～30wt.％；

6、s3、制備s2的添加劑漿料待用；

7、s4、采用旋涂法將復(fù)合添加劑的施涂在zno陣列膜上，旋涂速度為300-600轉(zhuǎn)/min，時(shí)間為10-60s；

8、s5、將在所述步驟s4中的陣列膜在350-500℃進(jìn)行預(yù)煅燒，排出有機(jī)物。

9、可選地，所述采用電沉積法在耐高溫導(dǎo)電基底上生長(zhǎng)zno納米陣列具體過程如下：

10、s11、在耐高溫導(dǎo)電陶瓷基底上蒸鍍一層pt做為底端電極；

11、s12、配制的硝酸鋅和六亞甲基四胺的混合水溶液，保持溶液溫度70-95℃，以步驟s11蒸鍍的pt為負(fù)極，施加2.1v電壓，進(jìn)行電化學(xué)沉積30-180分鐘，用去離子水沖洗得到zno陣列膜。

12、可選地，所述制備s2的添加劑漿料待用具體過程如下：

13、s31、將在所述步驟s2中準(zhǔn)備原料與去離子水混合，形成混合漿，并使混合料漿達(dá)到固體質(zhì)量百分比不低于30％的含固率，然后將固體懸濁液加入到臥式砂磨機(jī)中，砂磨30-90min，使得漿料的粒徑達(dá)到0.3-0.6μm；

14、s32、將在所述步驟s31中制備的料漿烘干后進(jìn)行煅燒，煅燒溫度900-1200℃，煅燒時(shí)間1-4h。

15、可選地，所述將在所述步驟s4中的陣列膜在350-500℃進(jìn)行預(yù)煅燒，排出有機(jī)物具體過程如下：

16、s51、將所述預(yù)煅燒處理的坯體在800-1200℃的高溫下煅燒30-120min；

17、s52、在步驟s51煅燒過的陣列膜上沉積pt電極，形成zno陣列膜式壓敏電阻。

18、可選地，所述步驟s12中，電化學(xué)沉積時(shí)間為60-120分鐘。

19、可選地，所述步驟s32中煅燒溫度950-1100℃，煅燒時(shí)間為2-3小時(shí)。

20、一種zno陣列膜式壓敏電阻的制備方法制備得到的壓敏電阻，其特征在于，包括從上到下依次設(shè)置的頂部金屬電極、復(fù)合添加劑層、zno陣列膜、底部導(dǎo)電層以及耐高溫導(dǎo)電基底。

21、相較于現(xiàn)有技術(shù)，本申請(qǐng)具有以下有益效果：

22、1、本發(fā)明制備的陣列膜式壓敏電阻有利于低壓壓敏電阻的電性能提升，尤其對(duì)小于5v的超低壓壓敏電阻影響更為明顯，有利于實(shí)現(xiàn)對(duì)各種集成電路、精密電子線路及芯片等現(xiàn)代電子系統(tǒng)的保護(hù)需求。

23、2、本發(fā)明工藝簡(jiǎn)潔，不需要大型精密陶瓷芯片加工設(shè)備，制備的壓敏電阻體積小、通流能力強(qiáng)，可實(shí)現(xiàn)比多層式壓敏電阻更低的壓敏電壓。

技術(shù)特征：

1.一種zno陣列膜式壓敏電阻的制備方法，其特征在于，該制備方法具體包括如下步驟：

2.根據(jù)權(quán)利要求1所述的一種zno陣列膜式壓敏電阻的制備方法，其特征在于，所述采用電沉積法在耐高溫導(dǎo)電基底上生長(zhǎng)zno納米陣列具體過程如下：

3.根據(jù)權(quán)利要求1所述的一種zno陣列膜式壓敏電阻的制備方法，其特征在于，所述制備s2的添加劑漿料待用具體過程如下：

4.根據(jù)權(quán)利要求1所述的一種zno陣列膜式壓敏電阻的制備方法，其特征在于，所述將在所述步驟s4中的陣列膜在350-500℃進(jìn)行預(yù)煅燒，排出有機(jī)物具體過程如下：

5.根據(jù)權(quán)利要求2所述的一種zno陣列膜式壓敏電阻的制備方法，其特征在于，所述步驟s12中，電化學(xué)沉積時(shí)間為60-120分鐘。

6.根據(jù)權(quán)利要求3所述的一種zno陣列膜式壓敏電阻的制備方法，其特征在于，所述步驟s32中煅燒溫度950-1100℃，煅燒時(shí)間為2-3小時(shí)。

7.根據(jù)權(quán)利要求1-6任一項(xiàng)所述的一種zno陣列膜式壓敏電阻的制備方法制備得到的壓敏電阻，其特征在于，包括從上到下依次設(shè)置的頂部金屬電極、復(fù)合添加劑層、zno陣列膜、底部導(dǎo)電層以及耐高溫導(dǎo)電基底。

技術(shù)總結(jié)
本發(fā)明公開了一種ZnO陣列膜式壓敏電阻的制備方法，用于壓敏電阻制備領(lǐng)域，該制備方法具體包括如下步驟，采用電沉積法在耐高溫導(dǎo)電基底上生長(zhǎng)ZnO納米陣列，準(zhǔn)備添加劑漿料，其組分按質(zhì)量百分比包括：Bi<subgt;2</subgt;O<subgt;3</subgt;：10～70wt.％，NiO：0～50wt.％，Cr<subgt;2</subgt;O<subgt;3</subgt;：0～20wt.％，Mn<subgt;3</subgt;O<subgt;4</subgt;：5～50wt.％，Co<subgt;3</subgt;O<subgt;4</subgt;：5～50wt.％，SiO<subgt;2</subgt;：0～30wt.％，制備S2的添加劑漿料待用，采用旋涂法將復(fù)合添加劑的施涂在ZnO陣列膜上，旋涂速度為300?600轉(zhuǎn)/min，時(shí)間為10?60s，將在所述步驟S4中的陣列膜在350?500℃進(jìn)行預(yù)煅燒，排出有機(jī)物。本發(fā)明制備的陣列膜式壓敏電阻有利于低壓壓敏電阻的電性能提升，尤其對(duì)小于5V的超低壓壓敏電阻影響更為明顯，有利于實(shí)現(xiàn)對(duì)各種集成電路、精密電子線路及芯片等現(xiàn)代電子系統(tǒng)的保護(hù)需求。

技術(shù)研發(fā)人員：任鑫
受保護(hù)的技術(shù)使用者：無錫海錫電氣科技有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/6