本發(fā)明涉及集成電路的可靠性領(lǐng)域，是關(guān)于一種厚膜SOI-LIGBT器件及其抗閂鎖能力提高的方法。

背景技術(shù)：

高功率半導體器件以及集成電路已占據(jù)國際功率半導體產(chǎn)業(yè)總值的75％左右。我國自主研發(fā)高功率器件技術(shù)也逐步國際化，同時器件的過熱、過壓、靜電防護(Electronic Static Discharge protection，ESD)、抗閂鎖等可靠性問題也尤為突出。其中由于閂鎖效應引起的過流問題使絕緣柵雙極型晶體管(Insulated Gate Bipolar Transistor，IGBT)、絕緣體上硅橫向絕緣柵雙極型晶體管(Silicon-On-Insulated-Lateral Insulated Gate Bipolar Transistor，SOI-LIGBT)、可控硅整流器(Semiconductor Control Rectifier，SCR)等器件在電路工作時可靠性大幅降低。對于SOI-LIGBT器件在實際的推挽電路中，功率器件一旦進入閂鎖狀態(tài)，推挽電路的電源與地之間將直接形成低阻通路，電源與地之間將流經(jīng)大電流而使功率器件乃至整個電路燒毀。因此必須詳細研究SOI-LIGBT器件的閂鎖特性以提高器件及其電路的可靠性。

目前對于SOI-LIGBT器件而言，閂鎖效應主要來源于器件結(jié)構(gòu)中寄生的NPN晶體管。根據(jù)SOI-LIGBT的工作機理，器件結(jié)構(gòu)中存在由陰極N型接觸區(qū)、P型體區(qū)和N型漂移區(qū)組成的寄生NPN晶體管。當器件工作時，結(jié)構(gòu)中存在兩股電流，一股來源于陰極流向陽極的電子電流，另一股來源于由陽極發(fā)射的空穴電流。其中空穴電流由陽極發(fā)出流經(jīng)N型緩沖區(qū)、N型漂移區(qū)和P型體區(qū)，最終由陰極P型接觸區(qū)收集；當空穴電流過大時會使流經(jīng)P型體區(qū)內(nèi)橫向溝道區(qū)的壓降達到0.7V，這時寄生的NPN晶體管開啟，此時寄生的NPN晶體管會與集電極處的PNP晶體管相互提供基極電流，從而使器件無法關(guān)斷，最終形成閂鎖現(xiàn)象。本發(fā)明針對這種情況，提出了一種器件抗閂鎖能力提升新方法。

技術(shù)實現(xiàn)要素：

本發(fā)明是在原有的器件結(jié)構(gòu)的基礎(chǔ)上，提供了一種厚膜SOI-LIGBT器件及其抗閂鎖能力的提高方法，并且抗閂鎖能力具有顯著提高。

本發(fā)明采用如下技術(shù)方案

一種厚膜SOI-LIGBT器件，包括P型襯底，在P型襯底上設(shè)有一層埋氧化層，在埋氧化層上方有N型漂移區(qū)，N型漂移區(qū)的內(nèi)部設(shè)有P型體區(qū)和N型緩沖區(qū)，在P型體區(qū)表面設(shè)有P型陰極接觸區(qū)和n型陰極接觸區(qū)，P型陰極接觸區(qū)和n型陰極接觸區(qū)與陰極接觸金屬層相連，在N型緩沖區(qū)的表面設(shè)有P型陽極接觸區(qū)，P型陽極接觸區(qū)與陽極接觸金屬層相連，N型漂移區(qū)的表面有場氧化層和導電多晶硅柵極，場氧化層介于n型陰極接觸區(qū)和P型接觸區(qū)之間，導電多晶硅柵極由n型陰極接觸區(qū)邊界開始延伸至場氧化層上表面，在P型陰極接觸區(qū)、n型陰極接觸區(qū)、P型陽極接觸區(qū)、場氧化層和導電多晶硅柵極的表面設(shè)有鈍化層，器件陰極外側(cè)設(shè)有隔離槽，所述隔離槽由隔離氧化層和被所述隔離氧化層包裹的導電多晶硅組成，其特征在于，被所述隔離氧化層包裹的導電多晶硅與P型陰極接觸區(qū)、n型陰極接觸區(qū)以及陰極金屬層短接。

一種所述厚膜SOI-LIGBT器件的抗閂鎖能力的提高方法，所述SOI-LIGBT器件包括P型襯底，在P型襯底上設(shè)有一層埋氧化層，在埋氧化層上方有N型漂移區(qū)，N型漂移區(qū)的內(nèi)部設(shè)有P型體區(qū)和N型緩沖區(qū)，在P型體區(qū)表面設(shè)有P型陰極接觸區(qū)和n型陰極接觸區(qū)，P型陰極接觸區(qū)和n型陰極接觸區(qū)與陰極接觸金屬層相連，在N型緩沖區(qū)的表面設(shè)有P型陽極接觸區(qū)，P型陽極接觸區(qū)與陽極接觸金屬層相連，N型漂移區(qū)的表面有場氧化層和導電多晶硅柵極，場氧化層介于n型陰極接觸區(qū)和P型接觸區(qū)之間，導電多晶硅柵極由n型陰極接觸區(qū)邊界開始延伸至場氧化層上表面，在P型陰極接觸區(qū)、n型陰極接觸區(qū)、P型陽極接觸區(qū)、場氧化層和導電多晶硅柵極的表面設(shè)有鈍化層，器件陰極外側(cè)設(shè)有隔離槽，所述隔離槽由隔離氧化層和被所述隔離氧化層包裹的導電多晶硅組成，其特征在于，將被所述隔離氧化層包裹的導電多晶硅與P型陰極接觸區(qū)、n型陰極接觸區(qū)以及陰極金屬層短接，使得整個隔離槽具有與陰極相同的電位，降低隔離槽內(nèi)部的電位，增大隔離槽中導電多晶硅與N型漂移區(qū)之間電勢差，并利用電勢差，減少流經(jīng)P型體區(qū)中橫向溝道的空穴電流。

與現(xiàn)有技術(shù)相比，本時發(fā)明具有如下優(yōu)點

(1)本發(fā)明方法中的結(jié)構(gòu)可以有效的提高器件抗閂鎖能力。本發(fā)明中采用隔離槽中的導電多晶硅15接地的形式，可以避免器件隔離槽中的導電多晶硅15的電位受到外界干擾，保持一個恒定的低電位，從而有效的增大了器件內(nèi)導電多晶硅電極15與N型漂移區(qū)3的電壓差，如圖6所示，圖6對比圖5，導電多晶硅電極15與N型漂移區(qū)3電勢差增大了接近兩倍，由-24.2V增加到-44V，新結(jié)構(gòu)中由于這種較大電勢差的作用，使得器件內(nèi)必定有更多的空穴電流沿著隔離槽側(cè)壁流動。如圖6中16所示高亮區(qū)域，在空穴電流總量不變的前提下，減小了由N型漂移區(qū)3流經(jīng)P型體區(qū)4中位置17處的空穴電流，從而降低了在位置17處寄生電阻上的壓降，降低了器件產(chǎn)生閂鎖的可能性，最終使器件的閂鎖電壓從210V提高到了263V。

(2)本發(fā)明中隔離槽中導電多晶硅電極15與陰極短接方法不改變器件的擊穿電壓與電流能力。由于器件結(jié)構(gòu)的擊穿點位于P型接觸區(qū)6下方，然而隔離槽不會改變P型接觸區(qū)6下方的電場分布，所以隔離槽中導電多晶硅電極15接地并不會對器件的擊穿電壓產(chǎn)生影響。此外，本發(fā)明方法中的隔離槽結(jié)構(gòu)的存在使得流經(jīng)P型體區(qū)4中位置17的部分空穴電流改變了原來的路徑后沿著隔離槽側(cè)壁流入陰極，增大了流經(jīng)隔離槽側(cè)壁的空穴電流，減少了流經(jīng)P型體區(qū)4中位置17的空穴電流，如圖6中16所示高亮區(qū)域，但是器件中總的電流大小并沒有改變。

(3)本發(fā)明中的隔離槽中導電多晶硅電極15與陰極9短接方法由于不需要新的光刻版，也不涉及新的版圖工藝，所以在器件的制造中并不會增加制造的工藝成本。

(4)本發(fā)明方法中的結(jié)構(gòu)在實現(xiàn)并聯(lián)時其抗閂鎖能力不受影響，增加了并聯(lián)結(jié)構(gòu)中器件的穩(wěn)定性。大功率器件應用中常用并聯(lián)結(jié)構(gòu)形成跑道型多指器件，圖2所述傳為統(tǒng)器件結(jié)構(gòu)并聯(lián)組成的跑道型多指器件版圖，圖4所述為新型的器件結(jié)構(gòu)并聯(lián)組成的跑道型多指器件版圖。傳統(tǒng)器件結(jié)構(gòu)組成的并聯(lián)結(jié)構(gòu)在應用中會受到外部其他器件和周圍環(huán)境的干擾，一方面會造成圖2中外圍隔離槽19中的導電多晶硅15的電位浮動問題；另一方面會影響圖2中外圍隔離槽19內(nèi)的導電多晶硅15的電位與結(jié)構(gòu)內(nèi)部的隔離槽18內(nèi)的導電多晶硅15的電位的均勻分布。然而，圖4中的并聯(lián)結(jié)構(gòu)由于隔離槽內(nèi)的導電多晶硅15與陰極短接，可以使所有并聯(lián)器件中導電多晶硅15與器件內(nèi)部N型漂移區(qū)3的電勢差保持穩(wěn)定，最終避免了由于外界干擾造成的并聯(lián)結(jié)構(gòu)中器件特性浮動的問題，增強了并聯(lián)結(jié)構(gòu)中器件的穩(wěn)定性。

附圖說明

圖1是傳統(tǒng)的厚膜SOI-LIGBT器件的二維剖面結(jié)構(gòu)。

圖2是傳統(tǒng)的厚膜SOI-LIGBT器件結(jié)構(gòu)并聯(lián)組成的跑道型多指器件的版圖，版圖中陰極附近的隔離槽中導電多晶硅未與陰極短接。

圖3是隔離槽中導電多晶硅與陰極短接的新型厚膜SOI-LIGBT器件的二維剖面結(jié)構(gòu)。

圖4是新型的厚膜SOI-LIGBT器件結(jié)構(gòu)并聯(lián)組成的跑道型多指器件的版圖，在版圖內(nèi)器件陰極附近的隔離槽中的導電多晶硅與陰極短接。

圖5是隔離槽中導電多晶硅未與陰極短接時，在柵壓為10V，陽極電壓為200V情況下的厚膜SOI-LIGBT器件的空穴電流分布仿真圖。

圖6是隔離槽中導電多晶硅與陰極相連接地時，在柵壓為10V，陽極電壓為200V情況下的厚膜SOI-LIGBT器件的空穴電流分布仿真圖。

圖7是傳統(tǒng)的厚膜SOI-LIGBT器件與新型厚膜SOI-LIGBT器件閂鎖電壓測試結(jié)果對比。

具體實施方式

實施例1

一種厚膜SOI-LIGBT器件，包括P型襯底1，在P型襯底1上設(shè)有一層埋氧化層2，在埋氧化層2上方有N型漂移區(qū)3，N型漂移區(qū)3的內(nèi)部設(shè)有P型體區(qū)4和N型緩沖區(qū)14，在P型體區(qū)4表面設(shè)有P型陰極接觸區(qū)6和n型陰極接觸區(qū)7，P型陰極接觸區(qū)6和n型陰極接觸區(qū)7與陰極接觸金屬層9相連，在N型緩沖區(qū)14的表面設(shè)有P型陽極接觸區(qū)13，P型陽極接觸區(qū)13與陽極接觸金屬層12相連，N型漂移區(qū)3的表面有場氧化層11和導電多晶硅柵極10，場氧化層11介于n型陰極接觸區(qū)7和P型接觸區(qū)13之間，導電多晶硅柵極10由n型陰極接觸區(qū)7邊界開始延伸至場氧化層11上表面，在P型陰極接觸區(qū)6、n型陰極接觸區(qū)7、P型陽極接觸區(qū)13、場氧化層11和導電多晶硅柵極10的表面設(shè)有鈍化層8，器件陰極外側(cè)設(shè)有隔離槽，所述隔離槽由隔離氧化層5和被所述隔離氧化層5包裹的導電多晶硅15組成，其特征在于，被所述隔離氧化層5包裹的導電多晶硅15與P型陰極接觸區(qū)6、n型陰極接觸區(qū)7以及陰極金屬層9短接。

實施例2

一種所述厚膜SOI-LIGBT器件的抗閂鎖能力的提高方法，所述SOI-LIGBT器件包括P型襯底1，在P型襯底1上設(shè)有一層埋氧化層2，在埋氧化層2上方有N型漂移區(qū)3，N型漂移區(qū)3的內(nèi)部設(shè)有P型體區(qū)4和N型緩沖區(qū)14，在P型體區(qū)4表面設(shè)有P型陰極接觸區(qū)6和n型陰極接觸區(qū)7，P型陰極接觸區(qū)6和n型陰極接觸區(qū)7與陰極接觸金屬層9相連，在N型緩沖區(qū)14的表面設(shè)有P型陽極接觸區(qū)13，P型陽極接觸區(qū)13與陽極接觸金屬層12相連，N型漂移區(qū)3的表面有場氧化層11和導電多晶硅柵極10，場氧化層11介于n型陰極接觸區(qū)7和P型接觸區(qū)13之間，導電多晶硅柵極10由n型陰極接觸區(qū)7邊界開始延伸至場氧化層11上表面，在P型陰極接觸區(qū)6、n型陰極接觸區(qū)7、P型陽極接觸區(qū)13、場氧化層11和導電多晶硅柵極10的表面設(shè)有鈍化層8，器件陰極外側(cè)設(shè)有隔離槽，所述隔離槽由隔離氧化層5和被所述隔離氧化層5包裹的導電多晶硅15組成，其特征在于，將被所述隔離氧化層5包裹的導電多晶硅15與P型陰極接觸區(qū)6、n型陰極接觸區(qū)7以及陰極金屬層9短接，使得整個隔離槽具有與陰極相同的電位，降低隔離槽內(nèi)部的電位，增大隔離槽中導電多晶硅15與N型漂移區(qū)3之間電勢差，并利用電勢差，減少流經(jīng)P型體區(qū)4中橫向溝道的空穴電流。

對于我們的厚膜SOI工藝，SOI層厚度為18μm，為了實現(xiàn)器件之間的隔離，器件的三明治的隔離槽厚度也應該達到18μm，而隔離槽的寬度應有2μm左右。

本發(fā)明采用如下方法來制備：

首先是SOI層制作，其中漂移區(qū)3采用注入磷離子并進行高溫退火形成N型漂移區(qū)3。對于SiO₂氧化層5與導電多晶硅15形成的高深寬比的隔離槽，首先進行側(cè)壁氧化再用導電多晶硅填充。接下來的是橫向絕緣雙極型晶體管的制作，包括在N型漂移區(qū)3上通過注入磷離子形成N型緩沖層14，注入硼離子形成P型體區(qū)4，然后是場氧化層11，之后淀積導電多晶硅10，刻蝕形成柵，再制作P型陽極接觸區(qū)13、n型陰極接觸區(qū)7、P型陰極接觸區(qū)6。緊接著在整體結(jié)構(gòu)上表面淀積二氧化硅鈍化層8，刻蝕電極接觸區(qū)后淀積金屬，再刻蝕金屬并引出電極，最后進行鈍化處理。