本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，涉及提高RF(射頻)器件性能的襯底制造方法。

背景技術(shù)：

集成芯片形成在包括半導(dǎo)體材料的襯底上。通常，集成芯片形成在包括半導(dǎo)體材料固態(tài)層的塊體襯底上。最近幾年，已經(jīng)出現(xiàn)作為替代品的絕緣體上硅襯底。絕緣體上硅(SOI)襯底是具有通過絕緣材料層與下面的襯底晶圓分隔開的有源硅薄層的襯底。絕緣材料層電隔離有源硅薄層與襯底晶圓，從而降低在有源硅薄層內(nèi)形成的器件的漏電。有源硅薄層還提供諸如較快的開關(guān)時(shí)間和較低的操作電壓的其他優(yōu)勢(shì)，這些優(yōu)勢(shì)已使SOI襯底廣泛地用于諸如射頻(RF)開關(guān)的RF系統(tǒng)的高容量制造。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本發(fā)明的一個(gè)方面，提供了一種半導(dǎo)體襯底，包括：第一硅層，第一硅層包括上表面，上表面具有相對(duì)于上表面垂直延伸的突起部；隔離層，隔離層布置在上表面上方并且與第一硅層交集于界面處；以及第二硅層，第二硅層布置在隔離層上方。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，第一硅層的上表面包括三角形或金字塔形的突起部。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，隔離層包括氧化層。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，第二硅層包括用于一對(duì)相鄰的邏輯器件的源極/漏極區(qū)。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，第二硅層包括在相鄰的邏輯器件之間的淺溝槽隔離(STI)區(qū)。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，隔離層和第一硅層之間的界面具有鋸齒狀輪廓。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，第一硅層的晶格具有多個(gè)方向。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，隔離層包括：電荷捕獲層，布置在上表面上方且被配置成捕獲載流子；以及氧化層，布置在電荷捕獲層的上表面上方。

根據(jù)本發(fā)明的另一個(gè)方面，提供了一種集成電路，包括：第一硅層，第一硅層包括具有突起部和凹陷部的上表面；電荷捕獲層，電荷捕獲層布置在上表面上方且被配置成捕獲載流子以及布置在第一硅層上方，其中，第一硅層和電荷捕獲層之間的界面包括鋸齒狀輪廓；氧化層，氧化層布置在電荷捕獲層的上表面上方；以及第二硅層，第二硅層布置在氧化層上方。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，第一硅層具有大于1kΩ/cm的電阻率。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，還包括：無源射頻(RF)器件，布置在第二硅層上方。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，還包括：場(chǎng)效應(yīng)晶體管(FET)，布置在第二硅層上方。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，還包括：金屬堆疊件，布置在電連接至FET的第二硅層上方。

根據(jù)本發(fā)明的又一個(gè)方面，提供了一種形成絕緣體上硅(SOI)襯底的方法，包括：提供具有電阻率大于1kΩ/cm的硅襯底；粗糙化硅襯底的頂面，以在頂面內(nèi)形成突起部和凹陷部區(qū)；在突起部和凹陷部區(qū)上方形成電荷捕獲層，其中，電荷捕獲層被配置成捕獲載流子；在電荷捕獲層上方形成氧化層；以及在氧化層上方形成有源硅層。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，粗糙化頂面包括：在頂面上方放置光刻掩模；以及通過適當(dāng)位置的光刻掩模，實(shí)施蝕刻以形成突起部和凹陷部區(qū)。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，還包括：在有源硅層中形成場(chǎng)效應(yīng)晶體管(FET)；以及在有源硅層上方形成射頻(RF)器件，其中，RF器件與FET橫向分隔開。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，還包括：在有源硅層中形成邏輯器件和存儲(chǔ)器件，其中，邏輯器件與存儲(chǔ)器件橫向分隔開。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，還包括：形成具有在1nm和1μm范圍內(nèi)的晶粒尺寸的電荷捕獲層。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，還包括：形成未摻雜多晶硅的電荷捕獲層。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，還包括：形成具有晶格的突起部和凹陷部區(qū)，晶格具有隨機(jī)晶格方向。

附圖說明

當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)下面詳細(xì)的描述可以更好地理解本發(fā)明的各方面。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，沒有按比例繪制各種部件。實(shí)際上，為了清楚地討論，可以任意地增加或減小各種部件的尺寸。

圖1A示出了設(shè)置在絕緣體上硅(SOI)襯底上方的集成電路(IC)的一些實(shí)施例的截面圖，SOI襯底包括多相襯底層和富集電荷捕獲層。

圖1B示出了包括多相襯底層和富集電荷捕獲層的SOI襯底的截面圖。

圖1C示出了根據(jù)本公開的一些實(shí)施例的包括多相襯底層的SOI襯底的截面圖。

圖2示出了形成具有多相襯底層和富集電荷捕獲層的SOI襯底的方法的一些實(shí)施例的流程圖。

圖3至圖9示出了說明在制造的各種階段形成IC的方法的截面圖的一些實(shí)施例以闡述圖2的方法。

具體實(shí)施方式

下列公開提供了用于實(shí)現(xiàn)本公開的不同特征的多種不同實(shí)施例或?qū)嵗?。以下將描述組件和布置的特定實(shí)例以簡(jiǎn)化本公開。當(dāng)然，這些僅是實(shí)例并且不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實(shí)施例，也可以包括其他部件可以形成在第一部件和第二部件之間使得第一部件和第二部件不直接接觸的實(shí)施例。另外，本發(fā)明可以在多個(gè)實(shí)例中重復(fù)參考符號(hào)和/或標(biāo)號(hào)。這種重復(fù)用于簡(jiǎn)化和清楚，并且其本身不表示所述多個(gè)實(shí)施例和/或配置之間的關(guān)系。

此外，在此可使用諸如“在…之下”、“在…下面”、“下面的”、“在…上面”、“上面的”等的空間關(guān)系術(shù)語，以容易的描述如圖中所示的一個(gè)元件或部件與另一元件(多個(gè)元件)或部件(多個(gè)部件)的關(guān)系。除圖中所示的方位之外，空間關(guān)系術(shù)語將包括使用或操作中的裝置的各種不同的方位。裝置可以以其他方式定位(旋轉(zhuǎn)90度或在其他方位)，并且通過在此使用的空間關(guān)系描述符進(jìn)行相應(yīng)地解釋。

絕緣體上硅(SOI)襯底通常使用具有高電阻率的處理襯底(handle substrate)。高電阻率(HR)處理襯底的使用使得SOI襯底滿足諸如器件對(duì)器件隔離、無源組件品質(zhì)因數(shù)(Q-factor)等的應(yīng)用要求。其還通過CMOS器件尺寸縮小提供了混合集成能力和提高的射頻(RF)性能。所有的這些特征使得HR-Si(硅)成為對(duì)于移動(dòng)集成系統(tǒng)而言非常有吸引力的處理襯底。然而，這種高電阻率處理襯底中的摻雜很低，這樣使得施加給襯底的偏壓能夠?qū)е卵刂唠娮杪侍幚硪r底的頂面構(gòu)建表面載流子層。該表面載流子層是低電阻層，其根據(jù)上面的埋氧層或絕緣層中存在的電荷類型可用作積累層或反轉(zhuǎn)層。施加給上面的器件層(例如，有源硅薄層)內(nèi)的器件的電壓可與積累/反轉(zhuǎn)層相互作用并且形成渦流，這樣可引入導(dǎo)致RF信號(hào)丟失的器件串?dāng)_和/或非線性失真。

為了防止這種非線性失真，SOI襯底可包括被配置成捕獲載流子的電荷捕獲層，電荷捕獲層設(shè)置在處理襯底和絕緣層之間。通常在將處理襯底接合至絕緣層或器件層之前，通過將捕獲富集(trap-rich)材料沉積到處理襯底上形成電荷捕獲層。例如，在將處理晶圓接合至有源硅晶圓之前，通過將多晶硅層沉積到處理晶圓上可形成電荷捕獲層。位于晶體缺陷或多晶硅晶界內(nèi)的捕獲中心可抑制渦流并且減少RF信號(hào)丟失，從而降低非線性失真和器件串?dāng)_。然而，這些減弱的渦流仍可引起RF信號(hào)從具有諸如電荷捕獲層的SOI襯底反射。

鑒于上述內(nèi)容，本申請(qǐng)涉及一種通過電荷捕獲層來提高電荷捕獲的新結(jié)構(gòu)和方法。因?yàn)椴东@中心位于電荷捕獲層的晶界內(nèi)，所以本公開減小多晶硅層中的晶粒尺寸(例如，單個(gè)硅晶體的尺寸)并且相應(yīng)地增加晶界的數(shù)量，這樣基本富集了電荷捕獲層。富集的電荷捕獲層可為表面載流子增強(qiáng)復(fù)合，從而降低渦流和由此產(chǎn)生的RF丟失。為此，襯底層或高電阻硅層的上表面被粗糙化以產(chǎn)生多相襯底。粗糙表面或多相表面將使電荷捕獲層(例如，未摻雜的多晶硅)在處理襯底上方的不同方向上生長(zhǎng)，從而為電荷捕獲層產(chǎn)生更小的晶粒尺寸。在一些實(shí)施例中，例如，鄰近多晶硅捕獲層和Si處理襯底之間界面的多晶硅電荷捕獲層的晶粒尺寸在1納米(nm)至10nm的范圍內(nèi)。在一些實(shí)施例中，提供了包括具有上表面的第一硅層的半導(dǎo)體襯底，該上表面具有突起部和凹陷部。電荷捕獲層布置在上表面上方且被配置成捕獲載流子。絕緣層布置在電荷捕獲層上方，并且第二硅層布置在絕緣層上方。

有利地，SOI襯底中的第一硅層的粗糙表面增大了電荷捕獲層的晶界，并且有利于減少RF信號(hào)丟失，從而提高形成在SOI襯底上方的RF電路的性能。

參照?qǐng)D1A，提供了根據(jù)本公開的集成電路(IC)100a的一些實(shí)施例的截面圖。

IC 100a包括SOI襯底102，其被橫向劃分為第一區(qū)102a和第二區(qū)102b。SOI襯底102包括處理襯底104，其具有多相上表面。在一些實(shí)施例中，處理襯底104可包括高電阻率硅晶圓(即，電阻率大于1kΩ-cm的硅晶圓)。隔離層105布置在處理襯底104上方并且低電阻薄層108位于處理襯底104和隔離層105之間。在一些實(shí)施例中，隔離層105包括電荷捕獲層106和絕緣層110(例如，熱氧化層，諸如SiO₂)，兩者以使得SOI襯底102成為TR(捕獲富集)襯底的順序布置。絕緣層110被配置成電隔離處理襯底104和器件層112。在一些實(shí)施例中，器件層112包括薄硅層。薄硅層提供了諸如較快的開關(guān)時(shí)間和較低的操作電壓的優(yōu)勢(shì)，這些優(yōu)勢(shì)已使SOI襯底廣泛地用于諸如射頻(RF)開關(guān)的RF系統(tǒng)的高容量制造。在其他實(shí)施例中，器件層112可包括替代的半導(dǎo)體材料(例如，III-V半導(dǎo)體材料、碳化硅、硅鍺、鍺等)。

電荷捕獲層106包括多個(gè)晶粒。在一些實(shí)施例中，電荷捕獲層106包括晶體缺陷(該晶體缺陷包括脫位)(即，晶體晶格內(nèi)的原子在不適當(dāng)?shù)奈恢没蛭磳?duì)準(zhǔn)的區(qū)域)，也被稱為晶界。晶界是被配置成捕獲載流子的復(fù)合中心(例如，來自處理襯底104內(nèi)的表面載流子)。一旦在復(fù)合中心內(nèi)被捕獲，則載流子的壽命會(huì)被降低。因此，通過在電荷捕獲層106的晶界內(nèi)捕獲載流子，基本降低了沿著處理襯底104的頂面的載流子的積聚，從而降低了導(dǎo)致射頻(RF)信號(hào)丟失的渦流、串?dāng)_或非線性失真。

為了通過富集電荷捕獲層106來提高電荷捕獲，粗糙化處理襯底104的頂面。為此，在一些實(shí)施例中，以導(dǎo)致處理襯底104的原子發(fā)生位移的方式蝕刻處理襯底104的頂面104a。位移的原子導(dǎo)致處理襯底104的頂面104a具有粗糙表面，該粗糙表面具有延伸進(jìn)上面的電荷捕獲層106的突起部104b和凹陷部104c。突起部104b和凹陷部104c有利于電荷捕獲層106具有較小的晶粒尺寸以及由此產(chǎn)生的鄰近頂面104a的更多晶界。因此，大部分表面載流子被捕獲在晶界處，并且沿著高電阻率處理襯底104的頂面104a僅積聚了低電阻薄層108。該低電阻層108形成在突起部104b的正下方(因?yàn)橥黄鸩?04b和凹陷部104c上方的幾乎所有的載流子已經(jīng)在晶界處復(fù)合)，并且因?yàn)榈碗娮鑼?08太薄，所以沿著該層幾乎未形成渦流。在一些實(shí)施例中，處理襯底104和電荷捕獲層106之間的界面包括一系列的三角形或金字塔形突起部。例如，界面可顯示鋸齒形剖面。在一些實(shí)施例中，突起部可具有在約10nm至約1um的范圍內(nèi)且在一些實(shí)施例中為約0.5um的高度h。突起部還可具有在約10nm至約10um的范圍內(nèi)且在一些實(shí)施例中為約1um的寬度w。

在一些實(shí)施例中，器件層112還包括設(shè)置在器件層112內(nèi)的淺溝槽隔離(STI)區(qū)118。器件層112可具有形成在其內(nèi)和其上方的一個(gè)或多個(gè)半導(dǎo)體器件。例如，器件層112可包括設(shè)置在其上方的諸如電阻器114的無源器件和諸如場(chǎng)效應(yīng)晶體管(FET)116的局部有源器件。如圖1A所示，F(xiàn)ET 116設(shè)置在SOI襯底102的第一區(qū)102a上方，并由STI區(qū)118分隔開。每個(gè)FET 116包括柵電極120，柵電極120具有設(shè)置在其兩旁的源極/漏極區(qū)122，并且形成在器件層112內(nèi)。在一些實(shí)施例中，柵電極120包括多晶硅或金屬。柵電極120還具有沿著柵電極120的相對(duì)側(cè)壁設(shè)置的兩個(gè)側(cè)壁間隔件124。在一些實(shí)施例中，側(cè)壁間隔件124包括氮化硅。金屬通孔126從金屬堆疊件128延伸進(jìn)源極/漏極區(qū)122內(nèi)，并且延伸至柵電極120的頂面。在一些實(shí)施例中，金屬通孔126和金屬堆疊件128可包括例如銅、鋁、金、鈦或氮化鈦。

SOI襯底102的第二區(qū)102b還包括可以是傳輸線或電感器的RF區(qū)器件130，和電容器132。FET 116和電阻器114設(shè)置在第一介電層134內(nèi)，第一介電層134設(shè)置在器件層112上方。金屬堆疊件128、RF區(qū)器件130和電容器132設(shè)置在第二介電層136內(nèi)，第二介電層136設(shè)置在第一介電層134上方。在一些實(shí)施例中，第一介電層134和第二介電層136分別可以是例如氧化物、氮化物或諸如未摻雜硅酸鹽玻璃的低k介電層。

有利地，處理襯底104的具有突起部的粗糙化的頂面104a使SOI襯底102成為多相襯底，該多相襯底可富集電荷捕獲層106的捕獲中心。富集的電荷捕獲層106減少了表面載流子和由此產(chǎn)生的渦流，從而減少了RF信號(hào)丟失以及增強(qiáng)IC 100a的RF性能。

應(yīng)該意識(shí)到，IC 100a僅為說明RF器件的一個(gè)實(shí)施例，并且本公開沒有排除在SOI襯底102上方形成不同的邏輯和/存儲(chǔ)器件。換句話說，應(yīng)該充分地認(rèn)為，具有多相/粗糙化的表面的SOI襯底102不限于RF應(yīng)用。

圖1B示出了多相襯底100b的截面圖，多相襯底100b包括處理襯底104和富集的電荷捕獲層106。圖1B是圖1A中區(qū)137的放大版本。

多相襯底100b包括高電阻率處理襯底104，處理襯底104具有延伸進(jìn)電荷捕獲層106內(nèi)的突起部104b。在一些實(shí)施例中，高電阻率處理襯底104包括硅，其電阻率大于1kΩ-cm。電荷捕獲層106具有設(shè)置在其上方的絕緣層110，并且絕緣層110具有設(shè)置在其上方的器件層112，這樣使得區(qū)137成為SOI襯底。來自高電阻率處理襯底104和絕緣層110的載流子相互作用以沿著處理襯底104的上區(qū)形成低電阻層108。如上討論，當(dāng)位于SOI襯底102上方的RF區(qū)器件130是有源的時(shí)，電荷捕獲層106被配置成捕獲這些來自低電阻層108的載流子，并且降低渦流。如圖1B所示，突起部104b和凹陷部104c使得電荷捕獲層106與高電阻率處理襯底104的原子在諸如138a,138b,138c等的不同晶格方向上接合。在不同的晶格方向上接合的必要性會(huì)迫使電荷捕獲層106的晶粒(單個(gè)晶體，例如，多晶硅的硅晶體晶粒)變得更小。在一些實(shí)施例中，電荷捕獲層106的晶粒尺寸在1nm和1μm的范圍內(nèi)，并且晶粒尺寸隨著它們移動(dòng)遠(yuǎn)離粗糙的界面而增大。與常規(guī)的方式相比，因?yàn)榫Я３叽绺。跃Ы?06a的數(shù)量更多，從而增加了電荷捕獲層106內(nèi)的捕獲中心的數(shù)量。

有利地，粗糙化高電阻率襯底晶圓的上表面以及在其上方形成電荷捕獲層，可大致減少在絕緣體和襯底晶圓之間形成的載流子的數(shù)量，從而降低RF系統(tǒng)中的串?dāng)_和信號(hào)丟失。

圖1C示出了多相襯底100c的截面圖，多相襯底100c包括處理襯底104和作為隔離層105的氧化層。在該實(shí)施例中，隔離層105僅包括絕緣層110并且因此突起部104b延伸進(jìn)絕緣層110內(nèi)。

有利地，處理襯底104的具有突起部的粗糙化頂面104a使得SOI襯底102成為多相襯底。多相襯底為表面載流子提供了復(fù)合位置、抑制了渦流、以及減少RF信號(hào)丟失，從而降低非線性失真和器件串?dāng)_。

圖2示出了用于形成具有多相襯底層和富集的電荷捕獲層的SOI襯底的方法200的一些實(shí)施例的流程圖。盡管所公開的方法200在下文中被示出且描述為一系列的動(dòng)作或事件，但是應(yīng)該意識(shí)到，不應(yīng)以限制意義的方式解釋這些動(dòng)作或事件的所示順序。例如，一些動(dòng)作可以不同的順序發(fā)生和/或與除了本文示出和/或描述的那些動(dòng)作或事件以外的其他動(dòng)作或事件同時(shí)發(fā)生。此外，不是所有示出的動(dòng)作可被要求實(shí)施本文描述的一個(gè)或多個(gè)方面或?qū)嵤├?。此外，本文描述的?dòng)作中的一個(gè)或多個(gè)動(dòng)作可在一個(gè)或多個(gè)單獨(dú)動(dòng)作和/或階段中進(jìn)行。

在202中，提供了電阻率大于1kΩ/cm的硅襯底。

在204中，蝕刻襯底的頂面以形成相對(duì)于頂面垂直延伸的突起部。

在206中，電荷捕獲層形成在頂面上方，其中，電荷捕獲層被配置成捕獲載流子。

在208中，在電荷捕獲層上方形成氧化層。

在210中，在氧化層上方形成有源硅層。

在212中，在有源硅層上方形成場(chǎng)效應(yīng)晶體管(FET)。

在214中，射頻(RF)電路形成在與FET橫向分隔開的有源硅層上方。

有利地，蝕刻襯底的頂面減小了晶粒尺寸并且由此增加了形成在襯底上方的電荷捕獲層的晶界。更多的晶界/捕獲中心富集電荷捕獲層并且確保捕獲更多的形成在襯底和絕緣層之間的載流子。因此這種新工藝和產(chǎn)生的結(jié)構(gòu)有助于在有源硅層上方形成的RF系統(tǒng)的更好性能。

參照?qǐng)D3至圖9，提供了處于制造的各種階段的截面圖的一些實(shí)施例的截面圖以說明圖2的方法。盡管描述了關(guān)于方法的圖3至圖9，但是應(yīng)該意識(shí)到，圖3至圖9所公開的結(jié)構(gòu)不限于該方法，而是可作為獨(dú)立于該方法的結(jié)構(gòu)而單獨(dú)存在。同樣地，盡管參照?qǐng)D3至圖9描述了該方法，但是應(yīng)該意識(shí)到，該方法不限于圖3至圖9公開的結(jié)構(gòu)，而是可獨(dú)立于圖3至圖9所公開的結(jié)構(gòu)而單獨(dú)存在。

圖3示出了與圖2的動(dòng)作202相對(duì)應(yīng)的半導(dǎo)體結(jié)構(gòu)的一些實(shí)施例的截面圖300。

如圖3所示，提供了具有大于1kΩ/cm的電阻率的高電阻率硅襯底104’。參考標(biāo)號(hào)302表示襯底104’的具有平坦形貌的頂面。在一些實(shí)施例中，硅襯底104’可具有(100)晶體定向。在其他實(shí)施例中，硅襯底104’可具有不同的晶體定向(例如，(111)晶體定向)。

圖4示出了與圖2的動(dòng)作204相對(duì)應(yīng)的半導(dǎo)體結(jié)構(gòu)的一些實(shí)施例的截面圖400。

如圖4所示，蝕刻硅襯底104’的頂面302以在頂面302內(nèi)形成突起部和凹陷部區(qū)402。通過首先使用光掩模(未示出)在頂面302上限定圖案然后將頂面302暴露給蝕刻劑404產(chǎn)生突起部和凹陷部區(qū)402，以使得頂面302和突起部104b和凹陷部104c變得粗糙。在其他實(shí)施例中，通過機(jī)械損壞硅襯底104’的頂面(例如，微劃痕、噴磨處理等)、或通過實(shí)施沉積或自組裝單層可損壞硅襯底104’。在一些實(shí)施例中，突起部和凹陷部區(qū)402包括鋸齒狀突起部和相應(yīng)的凹陷部，其中，單個(gè)“齒”的頂峰和低谷以規(guī)律間隔或隨機(jī)間隔被分隔開。在其他實(shí)施例中，突起部和凹陷部區(qū)402包括具有不同的晶格方向和幾何尺寸的形狀不規(guī)則的突起部。在一些實(shí)施例中，蝕刻劑404可包括干蝕刻劑(例如，等離子體蝕刻劑、RIE蝕刻劑等)或濕蝕刻劑(例如，氫氟酸)。

圖5示出了與圖2的動(dòng)作206相對(duì)應(yīng)的半導(dǎo)體結(jié)構(gòu)的一些實(shí)施例的截面圖500。

如圖5所示，電荷捕獲層106形成在突起部和凹陷部區(qū)402上方。電荷捕獲層106具有鄰近突起部和凹陷部區(qū)402的較小的晶粒尺寸(在1nm和100nm的范圍內(nèi))以及由此產(chǎn)生的鄰近突起部和凹陷部區(qū)402的更多晶界。在一些實(shí)施例中，電荷捕獲層包括多晶硅。在其他實(shí)施例中，電荷捕獲層106可包括注入硅襯底104’中的摻雜劑種類的殘留物，以形成非晶材料。在各種實(shí)施例中，殘留的摻雜劑種類可包括氬(Ar)、碳(C)、和/或鍺(Ge)。在一些實(shí)施例中，硅襯底104’和電荷捕獲層106之間的界面包括鋸齒狀輪廓。圖6示出了與圖2的動(dòng)作208和210相對(duì)應(yīng)的半導(dǎo)體結(jié)構(gòu)的一些實(shí)施例的截面圖600。

如圖6所示，氧化層110’形成在電荷捕獲層106上方，并且硅薄層112’形成在氧化層110’上方。氧化層110’中的載流子和硅襯底104’中的載流子之間的相互作用使得沿著突起部和凹陷部區(qū)402形成表面載流子薄層，從而在突起部104b和凹陷部104c下方形成低電阻薄層108。突起部和凹陷部區(qū)402上方的電荷捕獲層106中的過多晶界捕獲這些表面載流子。

有利地，硅襯底104’的3D形貌增強(qiáng)了電荷捕獲和減少了沿著硅襯底104’的上區(qū)的表面載流子的數(shù)量。表面載流子的減少降低了積累/反轉(zhuǎn)層的形成，在形成于硅薄層112’中的RF器件內(nèi)出現(xiàn)電壓信號(hào)變化期間會(huì)發(fā)生上述情況，從而防止不必要的RF信號(hào)丟失。在一些實(shí)施例中，氧化層110’包括二氧化硅。在一些實(shí)施例中，直接接合工藝可用于通過氧化層110’將硅薄層112’接合至硅襯底104’。如圖6所示，這種接合產(chǎn)生具有帶有多相形貌的處理襯底的SOI襯底102。

圖7示出了與圖2的動(dòng)作212相對(duì)應(yīng)的半導(dǎo)體結(jié)構(gòu)的一些實(shí)施例的截面圖700。

如圖7所示，作為RF區(qū)器件(例如，RF開關(guān))的互連部分的場(chǎng)效應(yīng)晶體管(FET)116形成在硅薄層112’內(nèi)。硅薄層112’還具有STI區(qū)118和設(shè)置在其主體內(nèi)的源極/漏極區(qū)122。FET 116具有被位于相對(duì)側(cè)壁上的側(cè)壁間隔件124圍繞的柵電極120。第一介電層134填充在設(shè)置在器件層112上方的FET 116之間的間隙中。在一些實(shí)施例中，柵電極120包括多晶硅或金屬，并且側(cè)壁間隔件124包括氮化硅。

圖8示出了與圖2的動(dòng)作214相對(duì)應(yīng)的半導(dǎo)體結(jié)構(gòu)的一些實(shí)施例的截面圖800。

如圖8所示，諸如RF傳輸線或電阻器的RF區(qū)器件130形成在SOI襯底102的第二區(qū)102b上方。第二區(qū)102b還包括諸如電阻器114和電容器132的無源器件。RF區(qū)器件130和電容器132設(shè)置在第二介電層136內(nèi)，第二介電層136設(shè)置在第一介電層134上方。在一些實(shí)施例中，第一介電層134和第二介電層136分別包括氧化物或氮化物。

圖9示出了與圖2的動(dòng)作214相對(duì)應(yīng)的半導(dǎo)體結(jié)構(gòu)的一些實(shí)施例的截面圖900。

如圖9所示，形成延伸進(jìn)源極/漏極區(qū)122內(nèi)且位于柵電極120上方的金屬通孔126。金屬通孔126從形成在第二介電層136內(nèi)的金屬堆疊件128開始延伸。金屬通孔126和金屬堆疊件128可例如由具有金屬組件(例如，鋁、銅、鉭、鈦和/或鎢)的材料(諸如，氮化鈦)形成。在一些實(shí)施例中，通過下列步驟形成金屬通孔126和金屬堆疊件128：首先由一種或多種光刻工藝形成通孔開口和溝槽(未示出)，然后用金屬組件填充通孔開口和溝槽。

有利地，突起部和凹陷部區(qū)402能夠使電荷捕獲層在隨機(jī)方向上生長(zhǎng)并且由此具有更小的晶粒尺寸。更小的晶粒尺寸導(dǎo)致晶界的數(shù)量的增加。增加的晶界的數(shù)量吸收形成在硅襯底104’和電荷捕獲層106之間的界面處的更多表面載流子。這樣進(jìn)而抑制了渦流并且減少了RF信號(hào)丟失，從而降低非線性失真和器件串?dāng)_。因此，多相處理襯底可富集SOI襯底中的電荷捕獲層。

因此，通過上述內(nèi)容能夠意識(shí)到，本公開涉及一種半導(dǎo)體襯底，其包括第一硅層，該第一硅層包括上表面，該上表面具有相對(duì)于該上表面垂直延伸的突起部。隔離層布置在上表面的上方并且在界面處與第一硅層交集，并且第二硅層布置在隔離層上方。

在其他實(shí)施例中，本公開涉及一種集成電路，其包括第一硅層和布置在第一硅層上方的電荷捕獲層。電荷捕獲層被配置成捕獲載流子，并且第一硅層和電荷捕獲層之間的界面包括鋸齒狀輪廓。氧化層布置在電荷捕獲層上方，并且第二硅層布置在氧化層上方。

在其他實(shí)施例中，本公開涉及一種形成絕緣體上硅(SOI)襯底的方法。該方法包括：提供電阻率大于1kΩ/cm的硅襯底。硅襯底的頂面被粗糙化以在頂面內(nèi)形成突起部和凹陷部區(qū)。電荷捕獲層形成在突起部和凹陷部區(qū)上方，其中，電荷捕獲層被配置成捕獲載流子。氧化層形成在電荷捕獲層上方，并且有源硅層形成在氧化層上方。

上面論述了若干實(shí)施例的部件，使得本領(lǐng)域的技術(shù)人員可以更好地理解本發(fā)明的各個(gè)方面。本領(lǐng)域的技術(shù)人員應(yīng)該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計(jì)或更改其他用于達(dá)到與這里所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的工藝和結(jié)構(gòu)。本領(lǐng)域的技術(shù)人員也應(yīng)該意識(shí)到，這種等效構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、更換以及改變。