本發(fā)明屬于半導體工藝領(lǐng)域，特別是涉及一種局部互連結(jié)構(gòu)的制作方法。

背景技術(shù)：

隨著半導體工藝的發(fā)展，半導體器件的關(guān)鍵尺寸逐步減小，已增加單位面積內(nèi)器件的密度，進而降低生產(chǎn)成本。然而，當半導體器件的關(guān)鍵尺寸減小到一定的程度，有源區(qū)的關(guān)鍵尺寸、多晶硅的關(guān)鍵尺寸、連接通孔的關(guān)鍵尺寸、以及連接通孔與多晶硅的距離很難使用常規(guī)工藝進一步縮小，成為制約半導體器件進一步縮小的關(guān)鍵因素。

現(xiàn)有工藝中，一般通過增加側(cè)墻刻蝕工藝以打開柵極多晶硅層兩側(cè)的側(cè)墻，而后沉積另一多晶硅層，以實現(xiàn)柵極與柵極、柵極與源/漏極的局部互連。該工藝可以減少互連結(jié)構(gòu)的數(shù)量，并可以減小半導體器件的尺寸，進而實現(xiàn)半導體芯片尺寸的減小。

然而，隨著半導體器件關(guān)鍵尺寸的進一步縮小，上述工藝仍然面臨許多挑戰(zhàn)，譬如，打開柵極多晶硅層兩側(cè)的側(cè)墻后形成的所述另一多晶硅層之間的間隙非常小，只有30nm，使得傳統(tǒng)的光刻工藝無法實現(xiàn)對其進行覆蓋光刻，使得連接通孔難以形成。通過自對準側(cè)墻工藝可以擴大關(guān)鍵尺寸窗口，然而，自對準側(cè)墻工藝中包括多步濕法清洗的步驟，濕法清晰會對柵極側(cè)墻表面及隔離區(qū)域表面形成凸臺，進而影響后續(xù)連接通孔及層間介質(zhì)層的形成。

技術(shù)實現(xiàn)要素：

鑒于以上所述現(xiàn)有技術(shù)的缺點，本發(fā)明的目的在于提供一種局部互連結(jié)構(gòu)的制作方法，用于解決現(xiàn)有技術(shù)中有源區(qū)的關(guān)鍵尺寸、多晶硅的關(guān)鍵尺寸、連接通孔的關(guān)鍵尺寸、以及連接通孔與多晶硅的距離難以進一步減小的問題。

為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種局部互連結(jié)構(gòu)的制作方法，所述局部互連結(jié)構(gòu)的制作方法包括：

提供半導體襯底，所述半導體襯底內(nèi)形成有隔離區(qū)域；

在所述隔離區(qū)域之外的所述半導體襯底上形成柵極堆棧結(jié)構(gòu)，并在所述柵極堆棧結(jié)構(gòu)頂部形成第一硬掩膜層；所述柵極堆棧結(jié)構(gòu)由下至上依次包括隧穿氧化層、第一多晶硅層及柵間介電層；

在所述柵極堆棧結(jié)構(gòu)及所述第一硬掩膜層兩側(cè)形成第一側(cè)墻結(jié)構(gòu)；

去除需要與相鄰柵極堆棧結(jié)構(gòu)形成局部互連的所述柵極堆棧結(jié)構(gòu)兩側(cè)的所述第一側(cè)墻結(jié)構(gòu)；

形成第二多晶硅層，所述第二多晶硅層覆蓋由所述柵極堆棧結(jié)構(gòu)、所述第一硬掩膜層及所述第一側(cè)墻結(jié)構(gòu)構(gòu)成的柵極結(jié)構(gòu)，并填滿相鄰所述柵極結(jié)構(gòu)之間的間隙；

在所述第二多晶硅層上形成第二硬掩膜層；圖形化所述第二硬掩膜層，以在所述第二硬掩膜層內(nèi)形成開口，所述開口暴露出位于所述第一硬掩膜層及所述隔離區(qū)域上方的所述第二多晶硅層；

去除位于所述第一硬掩膜層及所述隔離區(qū)域上方的所述第二多晶硅層；

去除所述第一硬掩膜層及所述第二硬掩膜層。

作為本發(fā)明的局部互連結(jié)構(gòu)的制作方法的一種優(yōu)選方案，形成所述第二多晶硅層之后，在所述第二多晶硅層上形成所述第二硬掩膜層之前，還包括將所述第二多晶硅層進行平坦化處理的步驟。

作為本發(fā)明的局部互連結(jié)構(gòu)的制作方法的一種優(yōu)選方案，平坦化處理后，所述第二多晶硅層的上表面與所述第一硬掩膜層的上表面相平齊。

作為本發(fā)明的局部互連結(jié)構(gòu)的制作方法的一種優(yōu)選方案，平坦化處理后，還包括在所述第二多晶硅層上再次形成第二多晶硅層的步驟，以使得最終形成的所述第二多晶硅層的上表面高于所述第一硬掩膜層的上表面。

作為本發(fā)明的局部互連結(jié)構(gòu)的制作方法的一種優(yōu)選方案，平坦化處理后，所述第二多晶硅層的上表面高于所述第一硬掩膜層的上表面。

作為本發(fā)明的局部互連結(jié)構(gòu)的制作方法的一種優(yōu)選方案，所述第二多晶硅層的上表面高出所述第一硬掩膜層的上表面150?！?50埃。

作為本發(fā)明的局部互連結(jié)構(gòu)的制作方法的一種優(yōu)選方案，平坦化處理過程中，所述第一硬掩膜層被去除的厚度小于300埃。

作為本發(fā)明的局部互連結(jié)構(gòu)的制作方法的一種優(yōu)選方案，在所述第二硬掩膜層內(nèi)形成所述開口后，還包括在所述開口兩側(cè)形成第二側(cè)墻結(jié)構(gòu)的步驟。

作為本發(fā)明的局部互連結(jié)構(gòu)的制作方法的一種優(yōu)選方案，形成的所述第一硬掩膜層的厚度為300?！?00埃，形成的所述第二多晶硅層的厚度為1500?！?000埃，形成的所述第二硬掩膜層的厚度為300埃～500埃，形成的所述第二側(cè)墻結(jié)構(gòu)的高度為300?！?00埃。

作為本發(fā)明的局部互連結(jié)構(gòu)的制作方法的一種優(yōu)選方案，去除位于所述第一硬掩膜層及所述隔離區(qū)域上方的所述第二多晶硅層之后，所述第二側(cè)墻結(jié)構(gòu)的寬度為10nm～30nm。

作為本發(fā)明的局部互連結(jié)構(gòu)的制作方法的一種優(yōu)選方案，所述第一側(cè)墻結(jié)構(gòu)及所述第二側(cè)墻結(jié)構(gòu)均包括主側(cè)墻及位于所述主側(cè)墻外圍的次側(cè)墻。

作為本發(fā)明的局部互連結(jié)構(gòu)的制作方法的一種優(yōu)選方案，去除所述第一硬掩膜層及所述 第二硬掩膜層的同時，去除所述第二側(cè)墻結(jié)構(gòu)。

作為本發(fā)明的局部互連結(jié)構(gòu)的制作方法的一種優(yōu)選方案，所述開口的寬度大于60nm。

作為本發(fā)明的局部互連結(jié)構(gòu)的制作方法的一種優(yōu)選方案，去除所述第一硬掩膜層、所述第二硬掩膜層及所述第二側(cè)墻結(jié)構(gòu)后還包括在所述柵極堆棧結(jié)構(gòu)頂部及所述第二多晶硅層表面形成金屬硅化物的步驟。

如上所述，本發(fā)明的局部互連結(jié)構(gòu)的制作方法，具有以下有益效果：通過本發(fā)明的局部互連結(jié)構(gòu)的制作方法，可以使得連接通孔的刻蝕得到精準的控制，不會在柵極或其他區(qū)域形成凸臺，進而不會對后續(xù)層間介質(zhì)層的形成造成影響；同時，通過該方法，可以減少所需形成的連接通孔的數(shù)量，進而簡化了工藝，節(jié)約了生產(chǎn)成本。

附圖說明

圖1顯示為本發(fā)明局部互連結(jié)構(gòu)的制作方法的流程圖。

圖2顯示為本發(fā)明局部互連結(jié)構(gòu)的制作方法中s1步驟呈現(xiàn)的結(jié)構(gòu)示意圖。

圖3顯示為本發(fā)明局部互連結(jié)構(gòu)的制作方法中s2步驟呈現(xiàn)的結(jié)構(gòu)示意圖。

圖4顯示為本發(fā)明局部互連結(jié)構(gòu)的制作方法中s3步驟呈現(xiàn)的結(jié)構(gòu)示意圖。

圖5顯示為本發(fā)明局部互連結(jié)構(gòu)的制作方法中s4步驟呈現(xiàn)的結(jié)構(gòu)示意圖。

圖6至圖7顯示為本發(fā)明局部互連結(jié)構(gòu)的制作方法中s5步驟呈現(xiàn)的結(jié)構(gòu)示意圖。

圖8至圖9顯示為本發(fā)明局部互連結(jié)構(gòu)的制作方法中s6步驟呈現(xiàn)的結(jié)構(gòu)示意圖。

圖10顯示為本發(fā)明局部互連結(jié)構(gòu)的制作方法中s7步驟呈現(xiàn)的結(jié)構(gòu)示意圖。

圖11顯示為本發(fā)明局部互連結(jié)構(gòu)的制作方法中s8步驟呈現(xiàn)的結(jié)構(gòu)示意圖。

圖12顯示為本發(fā)明局部互連結(jié)構(gòu)的制作方法中s9步驟呈現(xiàn)的結(jié)構(gòu)示意圖。

元件標號說明

20半導體襯底

21隔離區(qū)域

22柵極堆棧結(jié)構(gòu)

221隧穿氧化層

222第一多晶硅層

223柵間介電層

23第一硬掩膜層

24第一側(cè)墻結(jié)構(gòu)

25第二多晶硅層

26第二硬掩膜層

27開口

28第二側(cè)墻結(jié)構(gòu)

29金屬硅化物

具體實施方式

以下通過特定的具體實例說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節(jié)也可以基于不同觀點與應用，在沒有背離本發(fā)明的精神下進行各種修飾或改變。

請參閱圖1至圖12。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，雖圖示中僅顯示與本發(fā)明中有關(guān)的組件而非按照實際實施時的組件數(shù)目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復雜。

請參閱圖1，本發(fā)明提供一種局部互連結(jié)構(gòu)的制作方法，所述局部互連結(jié)構(gòu)的制作方法包括以下步驟：

s1：提供半導體襯底，所述半導體襯底內(nèi)形成有隔離區(qū)域；

s2：在所述隔離區(qū)域之外的所述半導體襯底上形成柵極堆棧結(jié)構(gòu)，并在所述柵極堆棧結(jié)構(gòu)頂部形成第一硬掩膜層；所述柵極堆棧結(jié)構(gòu)由下至上依次包括隧穿氧化層、第一多晶硅層及柵間介電層；

s3：在所述柵極堆棧結(jié)構(gòu)及所述第一硬掩膜層兩側(cè)形成第一側(cè)墻結(jié)構(gòu)；

s4：去除需要與相鄰柵極堆棧結(jié)構(gòu)形成局部互連的所述柵極堆棧結(jié)構(gòu)兩側(cè)的所述第一側(cè)墻結(jié)構(gòu)；

s5：形成第二多晶硅層，所述第二多晶硅層覆蓋由所述柵極堆棧結(jié)構(gòu)、所述第一硬掩膜層及所述第一側(cè)墻結(jié)構(gòu)構(gòu)成的柵極結(jié)構(gòu)，并填滿相鄰所述柵極結(jié)構(gòu)之間的間隙；

s6：在所述第二多晶硅層上形成第二硬掩膜層；圖形化所述第二硬掩膜層，以在所述第二硬掩膜層內(nèi)形成開口，所述開口暴露出位于所述第一硬掩膜層及所述隔離區(qū)域上方的所述第二多晶硅層；

s7：去除位于所述第一硬掩膜層及所述隔離區(qū)域上方的所述第二多晶硅層；

s8：去除所述第一硬掩膜層及所述第二硬掩膜層。

在步驟s1中，請參閱圖1中的s1步驟及圖2，提供半導體襯底20，所述半導體襯底20內(nèi)形成有隔離區(qū)域21。

作為示例，所述半導體襯底20的材料可以為硅、鍺化硅、絕緣體上硅(silicononinsulator，soi)、絕緣體上鍺化硅(silicongermaniumoninsulator，sgoi)或絕緣體上鍺(germaniumoninsulator，goi)。

作為示例，半導體襯底20內(nèi)形成的隔離區(qū)域21可以為淺溝槽隔離(sti，shallowtrenchisolation)區(qū)域或者局部氧化硅(locos，locallyoxidizedsilicon)區(qū)域，在本實施例中，所述隔離區(qū)域21為淺溝槽隔離區(qū)域，其材料至少包括氧化硅。

需要說明的是，淺溝槽隔離區(qū)域的形成工藝可以是本領(lǐng)域技術(shù)人員了解的任意一種工藝方法，例如：在形成有硬掩膜的半導體襯底上刻蝕平行排列的隔離槽，而后對所述隔離槽通過氧化物填充以及平坦化處理以形成淺溝槽隔離，其中，所述淺溝槽隔離表面與所述半導體襯底上的硬掩膜表面在同一平面上，所述硬掩膜包括依次形成于所述有源區(qū)22上的氧化硅及氮化硅。

在步驟s2中，請參閱圖1中的s2步驟及圖3，在所述隔離區(qū)域21之外的所述半導體襯底20上形成柵極堆棧結(jié)構(gòu)22，并在所述柵極堆棧結(jié)構(gòu)22頂部形成第一硬掩膜層23；所述柵極堆棧結(jié)構(gòu)22由下至上依次包括隧穿氧化層221、第一多晶硅層222及柵間介電層223。

作為示例，所述隧穿氧化層221的材料可以為氧化硅或氧化硅/氮化硅/氧化硅，還可以是氧化鉿、氧化鉿硅、氮氧化鉿硅、氧化鑭、氧化鋯、氧化鋯硅、氧化鈦、氧化鉭、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋁等高介電常數(shù)(高k)材料。

傳統(tǒng)形成所述隧穿氧化層221的工藝為熱氧化法，在高溫環(huán)境下，將所述半導體襯底20暴露在含氧環(huán)境中，所述工藝通常在爐管(未示出)中實現(xiàn)，通常形成的所述隧穿氧化層22的厚度都在幾十埃左右。優(yōu)選地，本實施了中，在提供的所述半導體襯底20上用原位蒸汽產(chǎn)生氧化法或爐管氧化法形成所述隧穿氧化層221。

作為示例，可以采用但不僅限于低壓化學氣相沉積法(lpcvd，lowpressurechemicalvapordepostion)在所述隧穿氧化層221上形成所述第一多晶硅層222。

作為示例，所述柵間介電層223的材料可為氧化硅、氧化硅/氮化硅或氧化硅/氮化硅/氧化硅(ono)。優(yōu)選地，本實施例中，所述柵間介電層223的材料優(yōu)選為氧化硅/氮化硅/氧化硅(ono)。

作為示例，所述柵間介電層223的具體形成工藝如下：首先以低壓化學氣相沉積法形成一層均勻的氧化硅層(未示出)，接著以低壓化學氣相沉積法在該氧化硅層(未示出)上形成氮化硅層(未示出)，然后再以低壓化學氣相沉積法在氮化硅層(未示出)上形成另一層氧化 硅層(未示出)。其中第一層氧化硅(未示出)的厚度為40埃～60埃，優(yōu)選50埃；氮化硅(未示出)的厚度為80?！?00埃，優(yōu)選90埃；第二層氧化硅(未示出)的厚度為30?！?0埃，優(yōu)選40埃。

作為示例，所述第一硬掩膜層23的材料可以為但不僅限于氧化硅或氮化硅?？梢圆捎玫蛪夯瘜W氣相沉積工藝(lpcvd)、等離子體增強化學氣相沉積工藝(pecvd)或次常亞化學氣相沉積工藝(sacvd)在所述柵極堆棧結(jié)構(gòu)22頂部形成所述第一硬掩膜層23。

作為示例，所述第一硬掩膜層23的厚度可以為300?！?00埃。

在步驟s3中，請參閱圖1中的s3步驟及圖4，在所述柵極堆棧結(jié)構(gòu)22及所述第一硬掩膜層23兩側(cè)形成第一側(cè)墻結(jié)構(gòu)24。

作為示例，所述第一側(cè)墻結(jié)構(gòu)24包括主側(cè)墻(未示出)及次側(cè)墻(未示出)，所述主側(cè)墻貼置于所述柵極堆棧結(jié)構(gòu)22及所述第一硬掩膜層23，所述次側(cè)墻位于所述主側(cè)墻的外圍。

作為示例，所述第一側(cè)墻結(jié)構(gòu)24的材料可以為氧化硅、氧化硅/氮化硅或氧化硅/氮化硅/氧化硅(ono)?？梢圆捎冒雽w領(lǐng)域現(xiàn)有側(cè)墻形成工藝形成所述第一側(cè)墻結(jié)構(gòu)24，此處不再類似。

在步驟s4中，請參閱圖1中的s4步驟及圖5，去除需要與相鄰柵極堆棧結(jié)構(gòu)22形成局部互連的所述柵極堆棧結(jié)構(gòu)22兩側(cè)的所述第一側(cè)墻結(jié)構(gòu)24。

作為示例，可以采用干法刻蝕工藝、濕法刻蝕工藝或干法刻蝕與濕法刻蝕相結(jié)合的工藝去除需要與相鄰柵極堆棧結(jié)構(gòu)22形成局部互連的所述柵極堆棧結(jié)構(gòu)22兩側(cè)的所述第一側(cè)墻結(jié)構(gòu)24。

在步驟s5中，請參閱圖1中的s5步驟及圖6至圖7，形成第二多晶硅層25，所述第二多晶硅層25覆蓋由所述柵極堆棧結(jié)構(gòu)22、所述第一硬掩膜層23及所述第一側(cè)墻結(jié)構(gòu)24構(gòu)成的柵極結(jié)構(gòu)，并填滿相鄰所述柵極結(jié)構(gòu)之間的間隙。

作為示例，可以采用但不僅限于低壓化學氣相沉積法沉積所述第二多晶硅層25。

作為示例，形成的所述第二多晶硅層25的厚度可以根據(jù)實際需要進行設(shè)定，優(yōu)選地，本實施了中，形成的所述第二多晶硅層25的厚度為1500?！?000埃。

作為示例，形成所述第二多晶硅層25之后，還包括將所述第二多晶硅層25進行平坦化處理的步驟。優(yōu)選地，本實施例中，采用化學機械拋光工藝(cmp)對所述第二多晶硅層25進行平坦化處理。

作為示例，將所述第二多晶硅層25進行平坦化處理之后，所述第二多晶硅層25的上表面與所述第一硬掩膜層23的上表面相平齊，即所述平坦化處理工藝以所述第一掩膜層23作為停止層。優(yōu)選地，在將所述第二多晶硅層25進行平坦化處理之后，還包括在所述第二多晶 硅層25上再次沉積一定厚度的所述第二多晶硅層25的步驟，以使得最終形成的所述第二多晶硅層25的上表面高于所述第一硬掩膜層23的上表面。更為優(yōu)選地，所述第二多晶硅層25的上表面高出所述第一硬掩膜層23的上表面150埃～250埃。

作為示例，在以所述第一硬掩膜層23作為平坦化處理停止層時，由于現(xiàn)實中平坦化工藝的限制，很難在將位于所述第一硬掩膜層23上方的所述第二多晶硅層25剛好去除完全時即停止，平坦化處理工藝會對去除部分所述第一硬掩膜層23。在所述平坦化處理過程中，去除的所述第一硬掩膜層23厚度應小于300埃，即平坦化處理后，至少仍確保有部分所述第一硬掩膜層23保留。

作為示例，將所述第二多晶硅層25進行平坦化處理之后，所述第二多晶硅層25的上表面高于所述第一硬掩膜層23的上表面，即所述平坦化處理工藝的停止層位于所述第一硬掩膜層23的上方。優(yōu)選地，，所述第二多晶硅層25的上表面高出所述第一硬掩膜層23的上表面150?！?50埃。

在步驟s6中，請參閱圖1中的s6步驟及圖8，在所述第二多晶硅層25上形成第二硬掩膜層26；圖形化所述第二硬掩膜層26，以在所述第二硬掩膜層26內(nèi)形成開口27，所述開口27暴露出位于所述第一硬掩膜層23及所述隔離區(qū)域21上方的所述第二多晶硅層25。

作為示例，所述第二硬掩膜層26的材料可以為但不僅限于氧化硅、當氧化硅或氮化硅?？梢圆捎玫蛪夯瘜W氣相沉積工藝(lpcvd)、等離子體增強化學氣相沉積工藝(pecvd)或次常亞化學氣相沉積工藝(sacvd)在所述第二多晶硅層25的頂部形成所述第二硬掩膜層26。

作為示例，形成的所述第二多晶硅層25的厚度為300?！?00埃。

作為示例，請參閱圖9，在所述第二硬掩膜層26內(nèi)形成所述開口27之后，還包括在所述開口27兩側(cè)形成第二側(cè)墻結(jié)構(gòu)28的步驟。

作為示例，所述第二側(cè)墻結(jié)構(gòu)28包括主側(cè)墻(未示出)及次側(cè)墻(未示出)，所述主側(cè)墻貼置于所述柵極堆棧結(jié)構(gòu)22及所述第一硬掩膜層23，所述次側(cè)墻位于所述主側(cè)墻的外圍。

作為示例，所述第二側(cè)墻結(jié)構(gòu)28的材料可以為但不僅限于氧化硅、當氧化硅或氮化硅?？梢圆捎玫粌H限于低壓化學氣相沉積工藝在所述開口27兩側(cè)形成所述第二側(cè)墻結(jié)構(gòu)28。

作為示例，形成的所述第二側(cè)墻結(jié)構(gòu)28的高度與所述第二硬掩膜層26的厚度相同，均為300?！?00埃。

需要說明的是，所述第二側(cè)墻結(jié)構(gòu)28的寬度應遠小于所述開口27的寬度的一半，以確保在所述開口27的兩側(cè)形成所述第二側(cè)墻結(jié)構(gòu)28之后不會填滿所述開口27。優(yōu)選地，本實施了中，在所述開口27中形成所述第二側(cè)墻結(jié)構(gòu)28之后，位于所述第一硬掩膜層23上方的 所述開口27內(nèi)的兩所述第二側(cè)墻結(jié)構(gòu)28的間距應等于所述第一硬掩膜層23的寬度，位于所述隔離區(qū)域21上方的所述開口27內(nèi)的兩所述第二側(cè)墻結(jié)構(gòu)28的間距應等于所述隔離區(qū)域21的寬度。

作為示例，所述開口27的寬度應大于60nm。

在步驟s7中，請參閱圖1中的s7步驟及圖10，去除位于所述第一硬掩膜層23及所述隔離區(qū)域21上方的所述第二多晶硅層25。

作為示例，可以采用干法刻蝕工藝、濕法刻蝕工藝或干法刻蝕與濕法刻蝕相結(jié)合的工藝去除位于所述第一硬掩膜層23及所述隔離區(qū)域21上方的所述第二多晶硅層25。

作為示例，去除位于所述第一硬掩膜層23及所述隔離區(qū)域21上方的所述第二多晶硅層25之后，剩余的所述第二側(cè)墻結(jié)構(gòu)28的寬度為10nm～30nm。

在步驟s8中，請參閱圖1中的s8步驟及圖11，去除所述第一硬掩膜23層、所述第二硬掩膜層26及所述第二側(cè)墻結(jié)構(gòu)28。

作為示例，可以采用干法刻蝕工藝、濕法刻蝕工藝或干法刻蝕與濕法刻蝕相結(jié)合的工藝去除所述第一硬掩膜23層、所述第二硬掩膜層26及所述第二側(cè)墻結(jié)構(gòu)28，優(yōu)選地，本實施例中，采用濕法刻蝕工藝去除所述第一硬掩膜23層、所述第二硬掩膜層26及所述第二側(cè)墻結(jié)構(gòu)28。

作為示例，請參閱圖12，去除所述第一硬掩膜層23、所述第二硬掩膜層26及所述第二側(cè)墻結(jié)構(gòu)28后還包括在所述柵極堆棧結(jié)構(gòu)22頂部及所述第二多晶硅層25表面形成金屬硅化物29的s9步驟。在所述柵極堆棧結(jié)構(gòu)22頂部及所述第二多晶硅層25表面形成金屬硅化物29的工藝為本領(lǐng)域人員所熟知，此處不再累述。

綜上所述，本發(fā)明提供一種局部互連結(jié)構(gòu)的制作方法，所述局部互連結(jié)構(gòu)的制作方法包括以下步驟：提供半導體襯底，所述半導體襯底內(nèi)形成有隔離區(qū)域；在所述隔離區(qū)域之外的所述半導體襯底上形成柵極堆棧結(jié)構(gòu)，并在所述柵極堆棧結(jié)構(gòu)頂部形成第一硬掩膜層；所述柵極堆棧結(jié)構(gòu)由下至上依次包括隧穿氧化層、第一多晶硅層及柵間介電層；在所述柵極堆棧結(jié)構(gòu)及所述第一硬掩膜層兩側(cè)形成第一側(cè)墻結(jié)構(gòu)；去除需要與相鄰柵極堆棧結(jié)構(gòu)形成局部互連的所述柵極堆棧結(jié)構(gòu)兩側(cè)的所述第一側(cè)墻結(jié)構(gòu)；形成第二多晶硅層，所述第二多晶硅層覆蓋由所述柵極堆棧結(jié)構(gòu)、所述第一硬掩膜層及所述第一側(cè)墻結(jié)構(gòu)構(gòu)成的柵極結(jié)構(gòu)，并填滿相鄰所述柵極結(jié)構(gòu)之間的間隙；在所述第二多晶硅層上形成第二硬掩膜層；圖形化所述第二硬掩膜層，以在所述第二硬掩膜層內(nèi)形成開口，所述開口暴露出位于所述第一硬掩膜層及所述隔離區(qū)域上方的所述第二多晶硅層；去除位于所述第一硬掩膜層及所述隔離區(qū)域上方的所述第二多晶硅層；去除所述第一硬掩膜層、所述第二硬掩膜層及所述第二側(cè)墻結(jié)構(gòu)。通過本發(fā) 明的局部互連結(jié)構(gòu)的制作方法，可以使得連接通孔的刻蝕得到精準的控制，不會在柵極或其他區(qū)域形成凸臺，進而不會對后續(xù)層間介質(zhì)層的形成造成影響；同時，通過該方法，可以減少所需形成的連接通孔的數(shù)量，進而簡化了工藝，節(jié)約了生產(chǎn)成本。

上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應由本發(fā)明的權(quán)利要求所涵蓋。