用于集成電路產(chǎn)品的密集封裝的標(biāo)準(zhǔn)單元及其制法
用于集成電路產(chǎn)品的密集封裝的標(biāo)準(zhǔn)單元及其制法
【專利摘要】本發(fā)明涉及用于集成電路產(chǎn)品的密集封裝的標(biāo)準(zhǔn)單元及其制法，揭露一種方法，包括：在由隔離區(qū)隔開的相鄰有源區(qū)中及上方形成第一及第二晶體管裝置，其中，所述晶體管包括源/漏區(qū)以及共享柵極結(jié)構(gòu)，形成跨越該隔離區(qū)并接觸所述晶體管的所述源/漏區(qū)的連續(xù)導(dǎo)電線，以及蝕刻該連續(xù)導(dǎo)電線以形成分離的第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)，該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)分別接觸該第一及第二晶體管的所述源/漏區(qū)。本發(fā)明揭露一種裝置，包括：柵極結(jié)構(gòu)，多個源/漏區(qū)，第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)，各該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)分別接觸所述源/漏區(qū)的其中一個，以及第一及第二通孔，分別接觸該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)。
【專利說明】用于集成電路產(chǎn)品的密集封裝的標(biāo)準(zhǔn)單元及其制法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體裝置的制造，且尤其涉及用于集成電路產(chǎn)品的密集封裝的標(biāo)準(zhǔn) 單元及制造這樣產(chǎn)品的方法。
【背景技術(shù)】
[0002] 目前，在例如微處理器、存儲裝置等集成電路中，在有限的芯片面積上設(shè)置并運行 有大量的電路組件，尤其是晶體管。近十年來已在增加電路組件（例如晶體管）的性能以 及縮小其特征尺寸方面取得了極大的進(jìn)步。不過，增強電子裝置的功能性的持續(xù)需求迫使 半導(dǎo)體廠商不斷縮小電路組件的尺寸并提高電路組件的操作速度。但是，特征尺寸的持續(xù) 縮小要求在重新設(shè)計制程技術(shù)、開發(fā)新的制程策略及工具方面做出巨大努力，以符合新的 設(shè)計規(guī)則。一般來說，在包括復(fù)雜邏輯部分的復(fù)雜電路中，考慮裝置性能和/或功耗和/或 成本效益，M0S技術(shù)是目前優(yōu)選的制造技術(shù)。在通過M0S技術(shù)制造的包括邏輯部分的集成 電路中設(shè)置場效應(yīng)晶體管（field effect transistor ;FET)，這些場效應(yīng)晶體管通常以開 關(guān)模式工作，也就是說，這些裝置呈現(xiàn)高導(dǎo)通狀態(tài)（開狀態(tài)；on-state)和高阻抗?fàn)顟B(tài)（關(guān) 狀態(tài)；off-state)。場效應(yīng)晶體管的狀態(tài)由柵極電極控制。在施加適當(dāng)?shù)目刂齐妷簳r，該柵 極電極控制在漏區(qū)與源區(qū)之間形成的溝道區(qū)的電導(dǎo)率。
[0003] 為提升場效應(yīng)晶體管的操作速度以及增加集成電路裝置上的場效應(yīng)晶體管的密 度，多年來，裝置設(shè)計人員已大幅降低了場效應(yīng)晶體管的物理尺寸。更具體地說，場效應(yīng)晶 體管的溝道長度已顯著縮小，從而提升了場效應(yīng)晶體管的開關(guān)速度。不過，縮小場效應(yīng)晶體 管的溝道長度也降低了源區(qū)與漏區(qū)之間的距離。在一些情況下，源區(qū)與漏區(qū)之間的隔離的 縮小使有效抑制源區(qū)與溝道的電位不受漏區(qū)的電位的不利影響變得困難。這有時被稱作短 溝道效應(yīng)。其中，作為有源開關(guān)的場效應(yīng)晶體管的特性劣化。
[0004] 與具有平面結(jié)構(gòu)的場效應(yīng)晶體管相比，所謂的FinFET裝置具有三維（3D)結(jié)構(gòu)。更 具體地說，在FinFET中，形成大體垂直設(shè)置的鰭形有源區(qū)且柵極電極包圍該鰭形有源區(qū)的 兩側(cè)及上表面以形成三柵極結(jié)構(gòu)，從而使用具有三維結(jié)構(gòu)而非平面結(jié)構(gòu)的溝道。在一些情 況下，在鰭片的頂部設(shè)置絕緣覆蓋層，例如氮化硅，該FinFET裝置僅有雙柵極結(jié)構(gòu)。與平面 FET不同，在FinFET裝置中，溝道垂直于半導(dǎo)體襯底的表面形成，以便縮小該半導(dǎo)體裝置的 物理尺寸。另外，在FinFET中，裝置的漏區(qū)的結(jié)電容大大降低，這往往至少降低一些短溝道 效應(yīng)。當(dāng)在FinFET裝置的柵極電極上施加適當(dāng)?shù)碾妷簳r，鰭片的表面（以及靠近該表面的 內(nèi)部部分），也就是鰭片中處于大體垂直方向的側(cè)壁以及頂部上表面具有反轉(zhuǎn)載流子，有助 于電流導(dǎo)通。在FinFET裝置中，"溝道-寬度"大約是兩倍的垂直的鰭片高度加上鰭片的 頂部表面的寬度，也就是鰭片寬度。在與平面晶體管裝置的占用面積（footprint)相同的 占用面積中可形成多個鰭片。因此，對于給定的制圖空間（或占用面積），與平面晶體管裝 置相比，F(xiàn)inFET裝置往往能夠產(chǎn)生明顯較強的驅(qū)動電流。另外，由于FinFET裝置上"鰭形" 溝道的優(yōu)越的柵極靜電控制，在裝置"關(guān)閉"以后，F(xiàn)inFET裝置的漏電流與平面場效應(yīng)晶體 管的漏電流相比顯著降低?？傊?，與平面場效應(yīng)晶體管的結(jié)構(gòu)相比，F(xiàn)inFET裝置的三維結(jié) 構(gòu)是優(yōu)越的MOSFET結(jié)構(gòu)，尤其是在20納米及20納米以下的CMOS技術(shù)節(jié)點中。
[0005] 通過使用此類場效應(yīng)晶體管，可組成更復(fù)雜的電路組件，例如反相器等，從而形成 復(fù)雜邏輯電路、嵌入式存儲器等。近年來，由于晶體管裝置的尺寸不斷縮小，因此隨著裝置 的更新?lián)Q代增加了電路組件的操作速度，并且近年來增加了此類產(chǎn)品中的"封裝密度"。也 就是說，單位面積上的裝置數(shù)量增加。對于晶體管裝置的性能的此類改進(jìn)已經(jīng)達(dá)到這樣的 程度：復(fù)雜集成電路產(chǎn)品的最終操作速度的限制因素不再是獨立晶體管組件而是在基于半 導(dǎo)體電路組件上方形成的復(fù)雜線路系統(tǒng)的電性性能。通常，由于當(dāng)前集成電路中的大量電 路組件以及所需的復(fù)雜布局，因此無法在制造電路組件的同一裝置層（level)內(nèi)建立各電 路組件的電性連接，而是需要使用一個或多個額外的金屬化層，這些金屬化層通常包括用 以提供層內(nèi)電性連接的含金屬線，并且還包括多個層間連接或垂直連接，通常將這些層間 連接或垂直連接稱作通孔。這些垂直互連結(jié)構(gòu)包括適當(dāng)?shù)慕饘俨⑻峁└鞣N堆棧金屬化層的 電性連接。
[0006] 而且，為將半導(dǎo)體材料中形成的電路組件與金屬化層實際連接，設(shè)置適當(dāng)?shù)拇怪?接觸結(jié)構(gòu)，該垂直接觸結(jié)構(gòu)的第一端與電路組件的各自接觸區(qū)連接，例如晶體管的柵極電 極和/或源漏區(qū)，且第二端與金屬化層中的各自金屬線連接。在一些應(yīng)用中，該接觸結(jié)構(gòu)的 第二端可與另一基于半導(dǎo)體電路組件的接觸區(qū)連接，在這種情況下，也將該接觸層中的該 互連結(jié)構(gòu)稱作局部互連。該接觸結(jié)構(gòu)可包括接觸組件或接觸塞（contact plug)。該接觸組 件或接觸塞通常呈方形或圓形，形成于層間介電材料中，該層間介電材料相應(yīng)地包覆且鈍 化電路組件。隨著裝置層中電路組件的關(guān)鍵尺寸縮小，也縮小了金屬線、通孔以及接觸組件 的尺寸。在一些情況下，增加的封裝密度要求使用精致的含金屬材料以及介電材料，以降低 金屬化層中的寄生電容并使各金屬線及通孔具有足夠高的電導(dǎo)率。例如，在復(fù)雜金屬化系 統(tǒng)中，通常將銅與低k介電材料（通常理解為介電常數(shù)約為3.0或更低的介電材料）結(jié)合 使用，以獲得所需的電性性能以及針對集成電路的可靠性所需的電子遷移行為。因此，在下 方的金屬化層中，必須設(shè)置關(guān)鍵尺寸約100納米以及明顯更小的金屬線及通孔，以便依據(jù) 裝置層中電路組件的密度獲得所需的"封裝密度"。
[0007] 隨著裝置尺寸降低，例如晶體管的柵極長度為50納米以及更小，接觸層中的接觸 組件必須具有相同量級的關(guān)鍵尺寸。通常，接觸組件代表接觸塞，由適當(dāng)?shù)慕饘倩蚪饘購?fù)合 物形成，其中，在精致的半導(dǎo)體裝置中，與適當(dāng)?shù)淖钃醪牧辖Y(jié)合使用的鎢已被證明是可行的 接觸金屬。當(dāng)形成基于鎢接觸組件時，通常先形成層間介電材料并圖案化以得到接觸開口， 該些開口穿過該層間介電材料延伸至電路組件的相應(yīng)接觸區(qū)域（contact area)。尤其，在 密集封裝的裝置區(qū)中，源漏區(qū)的橫向尺寸以及接觸區(qū)的可用面積為100納米甚至更小，因 而需要極復(fù)雜的光刻及蝕刻技術(shù)以便形成具有定義良好的橫向尺寸以及高度對準(zhǔn)精度的 接觸開口。
[0008] 近年來，隨著裝置尺寸不斷縮小，準(zhǔn)確且重復(fù)地制造集成電路產(chǎn)品使其符合此類 集成電路產(chǎn)品的性能標(biāo)準(zhǔn)正變得更具挑戰(zhàn)性。通常，半導(dǎo)體裝置形成于半導(dǎo)體襯底中分立 的島（discrete island)上，也就是由隔離結(jié)構(gòu)在襯底中定義的有源區(qū)。例如，圖1A至1B 顯示用以與源/漏區(qū)建立電性接觸的例示現(xiàn)有技術(shù)標(biāo)準(zhǔn)單元對10以及各種導(dǎo)電結(jié)構(gòu)。該 例示現(xiàn)有技術(shù)裝置通常由所謂的"頂部單元"及"底部單元"組成。本質(zhì)上，該標(biāo)準(zhǔn)單元對 10為代表性質(zhì)。例如，在一示例中，該頂部單元可為組合電路或時序電路的一部分，該底部 單元也可為組合電路或時序電路的一部分等。此類組合電路的例子包括NAND、NOR以及反 相器電路等，而時序電路的例子包括Scan Flop、MUX等。
[0009] 請繼續(xù)參照圖1A，標(biāo)準(zhǔn)單元10由多個相互隔開的有源區(qū)12A、12B、12C及12D組 成，這些有源區(qū)由一個或多個隔離結(jié)構(gòu)在半導(dǎo)體襯底中定義，該些隔離結(jié)構(gòu)由有源區(qū)12A 至12D之間的間隔表示?？稍诟饔性磪^(qū)12A至12D上方形成具有不同導(dǎo)電類型的半導(dǎo)體裝 置。例如，可在有源區(qū)12A、12D中形成P型裝置，而在有源區(qū)12B、12C中形成N型裝置。在 所示例子中，晶體管裝置為由多個鰭片16組成的FinFET型裝置。當(dāng)然，鰭片的數(shù)目可依據(jù) 特定的應(yīng)用而變化。在該示例中，形成于有源區(qū)12A至12B上方的裝置共享一個共同柵極 結(jié)構(gòu)14A (柵極電極及柵極絕緣層），而形成于有源區(qū)12C至12D上方的裝置共享一個共同 柵極結(jié)構(gòu)14B。附圖中未顯示通常鄰近柵極結(jié)構(gòu)14A、14B形成的側(cè)壁間隔。所有的裝置都 具有在鰭片16中形成的示例源/漏區(qū)18。在形成柵極結(jié)構(gòu)14A、14B以后，通過在鰭片16 上執(zhí)行一個或多個離子注入制程形成源/漏區(qū)18。在該示例中，鰭片16為未經(jīng)所謂的鰭片 合并制程的鰭片，該鰭片合并制程用于在形成柵極結(jié)構(gòu)14A、14B以后在鰭片16上形成額外 的半導(dǎo)體材料，以希望提供更大的表面來制造與源/漏區(qū)18的電性接觸。
[0010] 圖1A至1B中還顯示用以與源/漏區(qū)18建立電性接觸的多個導(dǎo)電結(jié)構(gòu)20A至20D 以及22A至22D。附圖標(biāo)記20、22可用于分別通指導(dǎo)電結(jié)構(gòu)20A至20D以及22A至22D。附 圖1B顯示沿圖1A中所示之處所作的導(dǎo)電結(jié)構(gòu)20A、22A的一個示例實施例的剖視圖。在所 有的裝置上，導(dǎo)電結(jié)構(gòu)20、22都具有相同的配置。圖1B還顯示形成于有源區(qū)12A上方的示 例隔離結(jié)構(gòu)24以及多個絕緣材料層26、28、30。為方便說明裝置10,圖1A所示的平面視圖 中未顯示絕緣材料26、28、30。一般來說，請參照圖川，在鰭片16中形成源/漏區(qū)18以后， 沉積絕緣材料層26,接著，可在絕緣材料層26上執(zhí)行平坦化制程。隨后，通過沉積導(dǎo)電材料 層，例如鎢，并接著對該沉積的導(dǎo)電材料層進(jìn)行圖案化來定義圖1A所示的導(dǎo)電結(jié)構(gòu)20A至 20D，從而可形成導(dǎo)電結(jié)構(gòu)20A至20D。接著，可在該裝置上沉積絕緣材料層28并平坦化。 在一些情況下，業(yè)界也將導(dǎo)電結(jié)構(gòu)20稱作為所謂的"溝槽硅化物"結(jié)構(gòu)。在平坦化絕緣材 料層28以后，通過沉積導(dǎo)電材料層，例如鎢，并接著對該沉積的導(dǎo)電材料層進(jìn)行圖案化來 定義圖1A所示的導(dǎo)電結(jié)構(gòu)22A至22D，從而可形成導(dǎo)電結(jié)構(gòu)22A至22D。接著，可在該裝置 上沉積絕緣材料層30并平坦化。在一些情況下，業(yè)界也將導(dǎo)電結(jié)構(gòu)22稱作為"CA接觸"。
[0011] 圖1C顯示沿圖1A所示的中部鰭片16及有源區(qū)12A的剖視圖。圖1C的目的是表 示用以與該FinFET裝置，尤其是與至該裝置的源/漏區(qū)18建立電性接觸的各種導(dǎo)電結(jié)構(gòu) 的堆棧布置。圖1C未顯示用以電性絕緣所述各種導(dǎo)電結(jié)構(gòu)的各種絕緣材料層。所示柵極 結(jié)構(gòu)14A具有示例柵極絕緣層14X及柵極電極14Y。圖1C還顯示與柵極結(jié)構(gòu)14A導(dǎo)電耦接 的示例柵極接觸23。業(yè)界有時將柵極接觸23稱作為"CB"接觸。通常，使用已知的制程技 術(shù)，在形成導(dǎo)電結(jié)構(gòu)22以后形成柵極接觸23。
[0012] 為與襯底上形成的FinFET裝置建立電性連接，在襯底上方形成多個堆棧的金屬 化層。本質(zhì)上，這些金屬化層構(gòu)成電性"線路"，該電性"線路"用以將襯底上形成的電路及 裝置彼此電性耦接，以形成功能集成電路產(chǎn)品。例如，當(dāng)前的集成電路產(chǎn)品可包含7至10 個或更多的金屬化層。這些金屬化層通常由按需布置的多條導(dǎo)電線組成，以提供層里或?qū)?內(nèi)的導(dǎo)電性。通過多個導(dǎo)電結(jié)構(gòu)將這些金屬化層相互耦接，這些導(dǎo)電結(jié)構(gòu)稱作通孔，通常形 成于不同的絕緣材料層中，以提供金屬化層之間的導(dǎo)電性。業(yè)界通常將集成電路產(chǎn)品上的 第一常規(guī)金屬化層稱作"金屬1"或"Ml"層。業(yè)界通常將正好是第一通孔層稱作"通孔Ο" 或"VO"層。該VO層包含多個導(dǎo)電通孔結(jié)構(gòu)。這些導(dǎo)電通孔結(jié)構(gòu)用以在襯底中所形成的半 導(dǎo)體裝置/電路與該Ml層之間建立電性接觸。這些導(dǎo)電通孔結(jié)構(gòu)可形成于各種不同的配 置、圓柱形或方形塞、短的線型片段等中。圖1C顯示V0及Ml層，為簡化本文的討論，該V0 及Ml層并未顯示于圖1A及1B中。如圖1C所示，V0層中的導(dǎo)電通孔與導(dǎo)電結(jié)構(gòu)22及柵 極接觸23導(dǎo)電耦接。導(dǎo)電線及通孔的形成方式為本領(lǐng)域技術(shù)人員所熟知。
[0013] 請繼續(xù)參照圖1C，要注意有兩個獨立的導(dǎo)電結(jié)構(gòu)-位于V0層與源漏區(qū)18之間的 導(dǎo)電結(jié)構(gòu)20A及22A。也就是說，現(xiàn)有技術(shù)需要形成兩個獨立的導(dǎo)電結(jié)構(gòu)以在V0層與源/ 漏區(qū)18之間建立電性接觸。這兩個導(dǎo)電結(jié)構(gòu)（20A及22A)的組合高度50可依據(jù)特定的應(yīng) 用而變化。在一示例實施例中，通過使用當(dāng)前的技術(shù)，該組合厚度可在約50至60納米級。
[0014] 圖2A至2H顯示形成圖1A至1C所示的現(xiàn)有技術(shù)標(biāo)準(zhǔn)單元10的一種示例現(xiàn)有技 術(shù)方法。在圖2A至2H中，各種絕緣材料層不顯示于平面附圖中，以方便解釋形成裝置10 的一種示例方式。
[0015] 圖2A顯示裝置10處于已在襯底中形成隔離區(qū)24 (見圖2B)以定義有源區(qū)12A至 12D的制造點。在流程的該制造點也已形成示意鰭片16及柵極結(jié)構(gòu)14A、14B。通常，為形 成鰭片16,執(zhí)行一個或多個蝕刻制程以在該襯底中形成多個鰭片形成溝槽（未圖示），從而 定義鰭片16。接著，沉積絕緣材料以過填充該鰭片形成溝槽，并在該絕緣材料上執(zhí)行一凹槽 蝕刻制程以降低其厚度，從而在該鰭片形成溝槽的底部形成隔離區(qū)（未圖示）。該凹槽制 程通常將鰭片16暴露于最后想要的鰭片高度。在形成鰭片16以后，形成示意的柵極結(jié)構(gòu) 14A、14B。柵極結(jié)構(gòu)14A、14B通常由柵極絕緣材料以及一種或多種柵極電極材料組成?？?通過使用"先柵極（gate-first) "或"替代柵極（replacement-gate) "技術(shù)形成柵極結(jié)構(gòu) 14A、14B。在一特定例子中，為初始形成柵極結(jié)構(gòu)14A、14B，沉積適當(dāng)?shù)牟牧蠈右允蛊涓采w 所有的有源區(qū)12A至12D以及這些有源區(qū)之間的隔離材料，接著通過使用第一柵極蝕刻掩 膜層（未圖示）圖案化這些材料層以定義跨越所有的有源區(qū)12A至12D的單條柵極電極材 料（single line of gate electrode material)。隨后，移除該第一柵極蝕刻掩膜層，并使 用第二柵極蝕刻掩膜層（未圖示）切割虛線15所表示的區(qū)域中的該單條柵極電極材料，從 而形成所示的柵極結(jié)構(gòu)14A、14B。有時將該第二柵極蝕刻掩膜稱作"柵極-切割"掩膜。接 著，在形成柵極結(jié)構(gòu)14A、14B以后，通過在鰭片16上執(zhí)行一個或多個離子注入制程形成源/ 漏區(qū)18。還可鄰近柵極結(jié)構(gòu)14A、14B形成側(cè)壁間隔（未圖示）作為形成源/漏區(qū)18的制 程的部分。當(dāng)然，在該離子注入制程期間將使用各種掩膜層，以暴露將要注入離子的鰭片， 同時覆蓋不同裝置類型上的其它鰭片。一般來說，參照圖2B，在鰭片16中形成源/漏區(qū)18 以后，沉積絕緣材料層26以過填充鰭片形成溝槽，接著可在絕緣材料層26上執(zhí)行平坦化制 程。
[0016] 請參照圖1A，導(dǎo)電特征20之間的端到端間隔31非常小，通常超過利用現(xiàn)有的光刻 設(shè)備通過單個圖案化蝕刻掩膜層可直接圖案化的距離。因此，通過使用包括兩個獨立的掩 膜-圖案化操作的雙圖案化技術(shù)形成四個示例導(dǎo)電結(jié)構(gòu)20A至20D。例如，如圖2C所示，通 過執(zhí)行第一沉積/掩膜/蝕刻制程在有源區(qū)12A、12C上方形成相互隔開的導(dǎo)電結(jié)構(gòu)20A、 20C。相互隔開的導(dǎo)電結(jié)構(gòu)20A與20C之間的端到端間隔33足夠大，從而能夠通過使用單 個蝕刻掩膜層方便地圖案化導(dǎo)電結(jié)構(gòu)20A、20C。圖2D顯示在該流程的該制造點在有源區(qū) 12A上方形成示例導(dǎo)電結(jié)構(gòu)20A的剖視圖。此時也可在有源區(qū)12C上方形成類似的導(dǎo)電結(jié) 構(gòu)20C。圖2E顯示在該流程的該制造點不具有最終將形成于有源區(qū)12D上方的導(dǎo)電結(jié)構(gòu) 20D的剖視圖。要注意的是，在該流程的該制造點，也不具有導(dǎo)電結(jié)構(gòu)20B (其將最終形成于 有源區(qū)12B上方）。
[0017] 如圖2F所示，執(zhí)行第二沉積/掩膜/蝕刻制程序列以在有源區(qū)12B、12D上方形成 相互隔開的導(dǎo)電結(jié)構(gòu)20B、20D。相互隔開的導(dǎo)電結(jié)構(gòu)20B與20D之間的端到端間隔35足夠 大，從而能夠通過使用單個蝕刻掩膜層方便地圖案化結(jié)構(gòu)20B、20D。圖2G顯示在該流程的 該制造點在有源區(qū)12D上方形成示例導(dǎo)電結(jié)構(gòu)20D的剖視圖。此時也可在有源區(qū)12B上方 形成類似的導(dǎo)電結(jié)構(gòu)20B。這樣，在該流程的該制造點，由于結(jié)構(gòu)20A至20D之間具有緊密 的端到端間隔，因此需要兩個獨立的蝕刻掩膜層以形成導(dǎo)電結(jié)構(gòu)20A至20D。在該制造點， 可在裝置10上沉積絕緣材料層28 (見圖1B)并平坦化。
[0018] 如圖2H所示，下一制程操作涉及在裝置10上形成導(dǎo)電結(jié)構(gòu)22。導(dǎo)電結(jié)構(gòu)22之間 的端到端間隔32盡管小，但足以允許利用單個掩膜層通過執(zhí)行單個沉積/掩膜/蝕刻制程 序列形成圖2H中所示的全部8個示例導(dǎo)電結(jié)構(gòu)22。在該制造點，可在裝置10上沉積絕緣 材料層30 (見圖1B)并平坦化。
[0019] 因此，通過使用上述現(xiàn)有技術(shù)，在該階段，需要三個獨立的掩膜層以在產(chǎn)品10上 形成導(dǎo)電結(jié)構(gòu)20、22 :在形成導(dǎo)電結(jié)構(gòu)20A至20D中使用的所述兩個掩膜層以及在形成導(dǎo) 電結(jié)構(gòu)22A至22D中使用的所述單個掩膜層。
[0020] 本發(fā)明涉及用于集成電路產(chǎn)品的密集封裝的標(biāo)準(zhǔn)單元及制造這樣產(chǎn)品的方法，以 避免或至少減輕上述一個或多個問題的影響。
【發(fā)明內(nèi)容】
[0021] 下面提供本發(fā)明的簡要總結(jié)，以提供本發(fā)明的一些實施態(tài)樣的基本理解。本發(fā)明 內(nèi)容并非詳盡概述本發(fā)明。其并非意圖識別本發(fā)明的關(guān)鍵或重要組件或劃定本發(fā)明的范 圍。其唯一目的在于提供一些簡化的概念，作為后面所討論的更詳細(xì)說明的前序。
[0022] -般而言，本發(fā)明涉及用于集成電路產(chǎn)品的密集封裝的標(biāo)準(zhǔn)單元及制造這樣產(chǎn)品 的方法。本發(fā)明揭露的一種示例裝置包括：柵極結(jié)構(gòu)；多個源/漏區(qū)；第一及第二單元導(dǎo)電 源/漏接觸結(jié)構(gòu)，各該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)接觸該多個源/漏區(qū)的其中一 個；以及通孔層，由分別接觸該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)的第一及第二導(dǎo)電通 孔組成。
[0023] 本發(fā)明揭露的一種示例方法包括：在由半導(dǎo)體襯底中形成的隔離區(qū)隔開的相鄰第 一及第二有源區(qū)中及上方形成第一及第二晶體管裝置，其中，該第一及第二晶體管包括至 少一個源/漏區(qū)以及共享柵極結(jié)構(gòu)；形成跨越該隔離區(qū)的連續(xù)導(dǎo)電線，其中，該連續(xù)導(dǎo)電線 接觸各該第一及第二晶體管的該至少一個源/漏區(qū)；以及在該至少一條連續(xù)導(dǎo)電線上通過 圖案化掩膜層執(zhí)行蝕刻制程，以形成分離的第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)，其中，該 第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)分別接觸該第一及第二晶體管的該至少一個源/漏 區(qū)。
[0024] 本發(fā)明揭露的另一種示例方法包括：在由半導(dǎo)體襯底中形成的隔離區(qū)隔開的相鄰 第一及第二有源區(qū)中及上方形成第一及第二晶體管裝置，其中，該第一及第二晶體管包括 至少一個源/漏區(qū)以及共享柵極結(jié)構(gòu)；通過第一圖案化掩膜層執(zhí)行第一蝕刻制程，以形成 跨越該隔離區(qū)的連續(xù)導(dǎo)電線，其中，該連續(xù)導(dǎo)電線接觸各該第一及第二晶體管的該至少一 個源/漏區(qū)；移除該第一圖案化掩膜層；以及在該至少一條連續(xù)導(dǎo)電線上通過第二圖案化 掩膜層執(zhí)行至少一個第二蝕刻制程，以形成分離的第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)， 其中，該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)分別接觸該第一及第二晶體管的該至少一個 源/漏區(qū)。
[0025] 本發(fā)明揭露的又一種示例方法包括：在半導(dǎo)體襯底中形成相互隔開的第一、第二、 第三以及第四有源區(qū)；分別在該第一、第二、第三以及第四有源區(qū)中及上方形成第一、第二、 第三以及第四晶體管裝置，其中，各該晶體管包括至少一個源/漏區(qū)；針對位于該第一及第 二有源區(qū)上方的該第一及第二晶體管形成第一共享柵極結(jié)構(gòu)；針對位于該第三及第四有源 區(qū)上方的該第三及第四晶體管形成第二共享柵極結(jié)構(gòu)；通過第一圖案化掩膜層執(zhí)行第一蝕 刻制程，以形成跨越該第一、第二、第三以及第四有源區(qū)的連續(xù)導(dǎo)電線，其中，該連續(xù)導(dǎo)電線 接觸各該第一、第二、第三以及第四晶體管的該至少一個源/漏區(qū)；移除該第一圖案化掩膜 層；在該至少一條連續(xù)導(dǎo)電線上通過第二圖案化掩膜層執(zhí)行至少一個第二蝕刻制程，以分 別形成第一組多個分離的單元導(dǎo)電源/漏接觸結(jié)構(gòu)；移除該第二圖案化掩膜層；在該至少 一條連續(xù)導(dǎo)電線的剩余部分上通過第三圖案化掩膜層執(zhí)行至少一個第三蝕刻制程，以形成 第二組多個單元導(dǎo)電源/漏接觸結(jié)構(gòu)；以及形成通孔層，該通孔層由接觸該第一組及第二 組多個單元導(dǎo)電源/漏接觸結(jié)構(gòu)的多個導(dǎo)電通孔組成。
【專利附圖】
【附圖說明】
[0026] 結(jié)合附圖參照下面的說明可理解本發(fā)明，這些附圖中類似的附圖標(biāo)記代表類似的 組件，其中：
[0027] 圖1A至1C示例現(xiàn)有技術(shù)標(biāo)準(zhǔn)單元以及用以與源/漏區(qū)建立電性接觸的導(dǎo)電結(jié) 構(gòu)；
[0028] 圖2A至2H顯示用以形成圖1A至1C所示的現(xiàn)有技術(shù)標(biāo)準(zhǔn)單元的一種示例現(xiàn)有技 術(shù)方法；
[0029] 圖3A至3C顯示依據(jù)本發(fā)明一示例實施例的新穎標(biāo)準(zhǔn)單元以及用以與裝置的源/ 漏區(qū)建立電性接觸的導(dǎo)電結(jié)構(gòu)的新穎配置；
[0030] 圖4A至4G顯示本發(fā)明用以形成圖3A至3C所示的新穎標(biāo)準(zhǔn)單元的一種示例方法； 以及
[0031] 圖5顯示本發(fā)明的新穎裝置的單元高度與本申請的背景部分所述的現(xiàn)有技術(shù)裝 置10的單元高度的比較。
[0032] 盡管這里揭露的發(fā)明主題容許各種修改及替代形式，但附圖中以示例形式顯示本 發(fā)明主題的特定實施例，并在此進(jìn)行詳細(xì)描述。不過，應(yīng)當(dāng)理解，這里對特定實施例的說明 并非意圖將本發(fā)明限于所揭露的特定形式，相反，意圖涵蓋落入由所附權(quán)利要求書定義的 精神及范圍內(nèi)的所有修改、等同及替代。
【具體實施方式】
[0033] 下面說明本發(fā)明的各種示例實施例。出于清楚目的，不是實際實施中的全部特征 都在本說明書中進(jìn)行說明。當(dāng)然，應(yīng)當(dāng)了解，在任意此類實際實施例的開發(fā)中，必須作大量 的特定實施決定以滿足開發(fā)者的特定目標(biāo)，例如符合與系統(tǒng)相關(guān)及與商業(yè)相關(guān)的約束條 件，該些約束條件因不同實施而異。而且，應(yīng)當(dāng)了解，此類開發(fā)努力可能復(fù)雜而耗時，但其仍 然是本領(lǐng)域技術(shù)人員借助本說明書所執(zhí)行的常規(guī)程序。
[0034] 下面參照【專利附圖】
【附圖說明】本發(fā)明主題。附圖中示意各種結(jié)構(gòu)、系統(tǒng)及裝置是出于解釋目 的以及避免使本發(fā)明與本領(lǐng)域技術(shù)人員已知的細(xì)節(jié)混淆。然而，本發(fā)明仍包括該些附圖以 說明并解釋本發(fā)明的示例。這里所使用的詞語和詞組的意思應(yīng)當(dāng)被理解并解釋為與相關(guān)領(lǐng) 域技術(shù)人員對這些詞語及詞組的理解一致。這里的術(shù)語或詞組的連貫使用并不意圖暗含特 別的定義，也就是與本領(lǐng)域技術(shù)人員所理解的通常慣用意思不同的定義。若術(shù)語或詞組意 圖具有特定意思，也就是不同于本領(lǐng)域技術(shù)人員所理解的意思，則此類特別定義會以直接 明確地提供該術(shù)語或詞組的特定定義的定義方式明確表示于說明書中。
[0035] 本發(fā)明涉及用于集成電路產(chǎn)品的密集封裝的標(biāo)準(zhǔn)單元及其制法。在完整閱讀本申 請以后，本領(lǐng)域的技術(shù)人員將很容易了解，當(dāng)前所揭露的主題適用于各種不同的裝置及技 術(shù)，例如NFET、PFET、CM0S等，并且很容易適用于各種集成電路產(chǎn)品，包括但不限于ASIC、邏 輯裝置、存儲器裝置等。下面參照附圖詳細(xì)說明本發(fā)明的裝置及方法的各種示例實施例。
[0036] 圖3A至3C顯示集成電路產(chǎn)品或裝置100的一個示例實施例的。該集成電路產(chǎn)品 或裝置100包括在半導(dǎo)體襯底中及上方形成的本發(fā)明的新穎標(biāo)準(zhǔn)單元100的示例。如圖3A 所示，本發(fā)明的新穎標(biāo)準(zhǔn)單元裝置1〇〇的一個示例實施例具有"頂部單元"及"底部單元"。 下面的附圖中所示的標(biāo)準(zhǔn)單元本質(zhì)上為代表性質(zhì)。該襯底可采用絕緣體上硅（SOI)襯底的 形式，其由塊狀襯底、絕緣埋層（所謂的BOX層）以及位于該box層上方的有源層組成。在 這樣一實施例中，有源區(qū)將形成于該有源層中。該襯底也可為塊狀形式。該襯底還可由硅 以外的其它材料制成。因此，應(yīng)當(dāng)將這里以及所附權(quán)利要求中所使用的術(shù)語"襯底"或"半 導(dǎo)體襯底"理解為涵蓋任意類型的半導(dǎo)體材料的所有形式。
[0037] 請繼續(xù)參照圖3A，該標(biāo)準(zhǔn)單元由多個獨立、相互隔開的有源區(qū)112A、112B、112C及 112D組成。這些有源區(qū)由一個或多個隔離結(jié)構(gòu)在半導(dǎo)體襯底中定義。這些隔離結(jié)構(gòu)由有 源區(qū)112A至112D之間的間隔表示?？稍诟饔性磪^(qū)112A至12D上方形成具有不同導(dǎo)電類 型的半導(dǎo)體裝置。例如，可在有源區(qū)112AU12D中形成N型裝置，而在有源區(qū)112BU12C中 形成P型裝置。在所示例子中，晶體管裝置為由多個示意鰭片116組成的FinFET型裝置。 形成于各有源區(qū)112A至112D上方的鰭片116的數(shù)目可依據(jù)特定的應(yīng)用而變化。在所示例 子中，形成于有源區(qū)112AU12B上方的裝置共享一個共同柵極結(jié)構(gòu)114A(由柵極電極及柵 極絕緣層組成），而形成于有源區(qū)112CU12D上方的裝置共享一個共同柵極結(jié)構(gòu)114B?？?通過使用與形成本申請的背景部分中所述柵極結(jié)構(gòu)14A、14B的所述技術(shù)相同的技術(shù)形成 柵極結(jié)構(gòu)114AU14B。附圖中未顯示通常鄰近柵極結(jié)構(gòu)114AU14B形成的側(cè)壁間隔。所有 的裝置都具有在鰭片116中形成的示例源/漏區(qū)118。在形成柵極結(jié)構(gòu)114AU14B以后， 通過在鰭片116上執(zhí)行一個或多個離子注入制程形成源/漏區(qū)118。在該示例中，鰭片116 為未經(jīng)所謂的鰭片合并制程的鰭片。該鰭片合并制程用于在形成柵極結(jié)構(gòu)114AU14B以后 在鰭片116上形成額外的半導(dǎo)體材料，以希望提供更大的表面來制造與源/漏區(qū)118的電 性接觸。
[0038] 圖3B顯示形成于有源區(qū)112A上方的示例隔離結(jié)構(gòu)124以及多個絕緣材料層126、 128。為方便說明裝置100,圖3A所示的平面視圖中未顯示絕緣材料126、128。一般來說， 請參照圖3B，在鰭片116中形成源/漏區(qū)118以后，沉積絕緣材料層126,接著可在絕緣材 料層126上執(zhí)行平坦化制程。隨后，通過使用后面將詳細(xì)說明的新穎技術(shù)可形成本發(fā)明的 新穎單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A。形成新穎單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A以后，沉積絕 緣材料層128,接著可在絕緣材料層128上執(zhí)行平坦化制程以達(dá)成圖3B所示的結(jié)構(gòu)。
[0039] 圖3C顯示沿圖3A所示的中部鰭片116及有源區(qū)112A的剖視圖。圖3C的目的是 顯示用以與該FinFET裝置，尤其是與該裝置的源/漏區(qū)118建立電性接觸的各種導(dǎo)電結(jié)構(gòu) 的堆棧布局。圖3C未顯示用以電性隔離所述各種導(dǎo)電結(jié)構(gòu)的各種絕緣材料層。所示柵極 結(jié)構(gòu)114A具有示例柵極絕緣層114X及示例柵極電極114Y。圖3C還顯示與柵極結(jié)構(gòu)114A 導(dǎo)電耦接的示例柵極接觸123。業(yè)界有時將柵極接觸123稱作"CB"接觸。通過使用已知 的制程技術(shù)，在形成本發(fā)明的單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A至120D以后將形成柵極接觸 123。圖3C顯示V0及Ml層。為避免模糊本發(fā)明，V0及Ml層未顯示于圖3A及3B中。如 圖3C所示，V0層中的導(dǎo)電通孔與單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A及柵極接觸123接觸。
[0040] 請繼續(xù)參照圖3C，要注意僅有單個導(dǎo)電源/漏結(jié)構(gòu)-位于V0層與源漏區(qū)118之間 的單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A。也就是說，通過使用本發(fā)明的新穎方法，僅需單個單元導(dǎo) 電源/漏接觸結(jié)構(gòu)120,也就是導(dǎo)電結(jié)構(gòu)120A，來建立V0層與源/漏區(qū)118之間的電性接 觸。單個單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A的總體高度150小于通過使用本申請的背景部分 所討論的現(xiàn)有技術(shù)形成的兩個獨立導(dǎo)電結(jié)構(gòu)20A、22A的組合高度50 (見圖1C)。高度150 可依據(jù)特定的應(yīng)用而變化。在一示例實施例中，通過使用當(dāng)前的技術(shù)，高度150可在約30 至40納米級。重要的是，通過使用本發(fā)明的新穎方法及單元源/漏接觸結(jié)構(gòu)120A至120D， 高度150通?？杀壬鲜霈F(xiàn)有技術(shù)裝置10的導(dǎo)電結(jié)構(gòu)20、22的組合厚度50約小30至40納 米。
[0041] 本領(lǐng)域的技術(shù)人員將意識到，在完整閱讀本申請以后，通過使用本發(fā)明的新穎方 法，在單個金屬化層（例如包含絕緣材料層128的金屬化層）中形成新穎單元導(dǎo)電源/漏 接觸結(jié)構(gòu)120A至120D以在V0層與源/漏區(qū)118之間建立電性接觸。如上所述，這與本申 請的【背景技術(shù)】部分中提到的方法及裝置10完全相反。在方法及裝置10中，需要在兩個獨 立的金屬化層（26及28)中形成兩個導(dǎo)電結(jié)構(gòu)20、22,以在V0層與源/漏區(qū)18之間建立 電性接觸。因此，通過使用本發(fā)明的新穎方法及裝置，本發(fā)明的裝置100的總體垂直高度 119 (見圖3B)將小于現(xiàn)有技術(shù)裝置10的總體垂直高度19 (見圖1B)。與現(xiàn)有技術(shù)裝置10 相比，本發(fā)明的新穎裝置100的垂直高度的降低將導(dǎo)致裝置100的總體電容降低。要注意 的是附圖并非按比例繪制。應(yīng)當(dāng)理解，當(dāng)說明書及權(quán)利要求書中提到導(dǎo)電源/漏接觸結(jié)構(gòu) 120A至120D "接觸"源/漏區(qū)118時，單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A至120D可能接觸導(dǎo) 電材料，例如金屬硅化物材料。類似地，當(dāng)本文提到單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A至120D 接觸V0層中的導(dǎo)電通孔時，應(yīng)當(dāng)將這樣的陳述理解為包括在單元導(dǎo)電源/漏接觸結(jié)構(gòu)與該 導(dǎo)電通孔之間設(shè)有導(dǎo)電襯里等的情況。
[0042] 圖4A至4G顯示本發(fā)明用以形成圖3A至3C所示的新穎標(biāo)準(zhǔn)單元100的一種示例 方法。在圖4A至4G中，各種絕緣材料層不顯示于平面附圖中，以方便解釋形成裝置100的 一種不例方式。
[0043] 圖4A顯示裝置100處于已在襯底中形成隔離區(qū)124 (見圖3B)以定義有源區(qū)112A 至112D的制造點。在流程中的該制造點也已形成示意鰭片116及柵極結(jié)構(gòu)114A、114B。 通常，為形成鰭片116,執(zhí)行一個或多個蝕刻制程以在該襯底中形成多個鰭片形成溝槽（未 圖示），從而定義鰭片116。接著，沉積絕緣材料（未圖示）以過填充該鰭片形成溝槽，并 在該絕緣材料上執(zhí)行一凹槽蝕刻制程以降低其厚度，從而在該鰭片形成溝槽的底部形成隔 離區(qū)（未圖示）。該凹槽制程通常將鰭片116暴露于最后想要的鰭片高度。在形成鰭片 116以后，形成示意的柵極結(jié)構(gòu)114A、114B。柵極結(jié)構(gòu)114AU14B通常由柵極絕緣材料以及 一種或多種柵極電極材料組成?？赏ㄟ^使用所謂的"先柵極（gate-first)"或"替代柵極 (replacement-gate) "技術(shù)形成柵極結(jié)構(gòu)114A、114B。在一特定例子中，在一特定例子中， 為初始形成柵極結(jié)構(gòu)114AU14B，沉積適當(dāng)?shù)牟牧蠈右允蛊涓采w所有的有源區(qū)12A至12D以 及這些有源區(qū)之間的隔離材料，接著通過使用第一柵極蝕刻掩膜層（未圖示）圖案化這些 材料層以定義跨越所有的有源區(qū)12A至12D的單條柵極電極材料。隨后，移除該第一柵極 蝕刻掩膜層，并使用第二柵極蝕刻掩膜層（未圖示）切割虛線115所表示的區(qū)域中的該單 條柵極電極材料，從而形成所示的柵極結(jié)構(gòu)114AU14B。有時將該第二柵極蝕刻掩膜稱作 "柵極-切割"掩膜。接著，在形成柵極結(jié)構(gòu)114AU14B以后，通過在鰭片116上執(zhí)行一個 或多個離子注入制程形成源/漏區(qū)118。還可鄰近柵極結(jié)構(gòu)114AU14B形成側(cè)壁間隔（未 圖示）作為形成源/漏區(qū)18的制程的部分。當(dāng)然，在該離子注入制程期間可使用各種掩膜 層，以暴露將要注入離子的鰭片116,同時覆蓋不同裝置類型上的其它鰭片116。一般來說， 參照圖4B，在鰭片116中形成源/漏區(qū)118以后，沉積絕緣材料層126以過填充該鰭片形成 溝槽，接著可在絕緣材料層126上執(zhí)行平坦化制程，以形成圖4B所示的結(jié)構(gòu)。
[0044] 圖4C至4D顯示已形成一條連續(xù)（a continuous line)的導(dǎo)電材料120 (例如金 屬鎢）以接觸源/漏區(qū)118以后的裝置100。如圖所示，在一實施例中，單條導(dǎo)電材料120 跨越所有的四個有源區(qū)112A。為形成該條導(dǎo)電材料120,可沉積適當(dāng)?shù)囊粋€或多個導(dǎo)電材 料層，接著通過第一圖案化蝕刻掩膜（未圖示），例如圖案化光阻材料層，圖案化該導(dǎo)電材 料層，以定義如圖4C所示的連續(xù)條的導(dǎo)電材料120。
[0045] 接著，如圖4E至4F所示，可將該單條導(dǎo)電材料120切割為獨立的單元導(dǎo)電源/漏 接觸結(jié)構(gòu)120A至120D。為形成所述結(jié)構(gòu)，可在裝置100上形成第二圖案化蝕刻掩膜（未圖 示），例如圖案化光阻層，接著，通過該第二圖案化蝕刻掩膜執(zhí)行蝕刻制程以切割虛線142 所示的區(qū)域中的該單條導(dǎo)電材料120?？蓪⒃摰诙D案化蝕刻掩膜稱作"接觸-切割"掩膜。 最佳如圖4F所示，在一示例實施例中，各最終單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A至120D (例如 導(dǎo)電結(jié)構(gòu)120A)基本跨越其相關(guān)有源區(qū)（例如有源區(qū)112A)的整個寬度112W。
[0046] 圖4G顯示裝置100處于已沉積絕緣材料層128且已在該絕緣材料層128上執(zhí)行 平坦化制程從而形成如圖4G所示的結(jié)構(gòu)的制造點。在該制造點，可形成柵極接觸123(見 圖3C)以與柵極結(jié)構(gòu)114AU14B建立電性接觸。隨后，可在該裝置上方形成V0層，以具有 可與單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A至120D及柵極接觸123接觸的多個導(dǎo)電通孔。接著， 在該裝置上形成金屬化層Ml。
[0047] 本領(lǐng)域的技術(shù)人員將了解，在完整閱讀本申請后，本發(fā)明與本申請的背景部分所 述的現(xiàn)有技術(shù)相比具有一些優(yōu)點。例如，在如圖4G所示的制程點，通過單元導(dǎo)電源/漏接 觸結(jié)構(gòu)120A至120D的接觸已與源/漏區(qū)118建立導(dǎo)電接觸。但是，與通過使用本申請的
【背景技術(shù)】部分所述的現(xiàn)有技術(shù)需要三個掩膜層形成導(dǎo)電結(jié)構(gòu)20、22來達(dá)到流程中相同的 制造點相比，通過使用本發(fā)明的新穎技術(shù)僅使用兩個掩膜層即可實現(xiàn)。更具體地說，在圖 4A至4G所示的新穎方法中，這兩個掩膜層是：用以圖案化未切割的長條導(dǎo)電材料120的第 一掩膜層以及用以切割長條導(dǎo)電材料120以形成獨立的單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A至 120D的第二掩膜層，也就是接觸-切割掩膜層。也就是說，通過使用本發(fā)明的新穎方法，制 造新穎裝置100較本申請的背景部分所述的現(xiàn)有技術(shù)少用一個掩膜層。在半導(dǎo)體制造中節(jié) 約掩膜層可顯著節(jié)約制程時間、復(fù)雜性及成本。例如，利用本發(fā)明的方法節(jié)約一個掩膜層可 導(dǎo)致總的芯片成本降低約1 %到2%。
[0048] 本發(fā)明的另一個優(yōu)點是：與本申請的【背景技術(shù)】部分所述的現(xiàn)有技術(shù)產(chǎn)品10相比， 本發(fā)明的產(chǎn)品100在襯底上占用的"固定空間"或"繪制空間"量降低。更具體地說，導(dǎo)電 結(jié)構(gòu)22之間的端到端間隔32(見圖1A)不利于降低裝置10的總體長度（有時稱作單元 "高度"）。通常，將間隔32設(shè)置為相鄰特征（例如特征22B與22C)之間的最小間隔，從而 可通過使用單個掩膜層形成所有的八個特征22。在一示例中，端到端間隔32為約74納米 級。如果端到端間隔32小于該最小值，則通過使用單個掩膜層無法形成所有的八個導(dǎo)電結(jié) 構(gòu)22。在此情況下，八個導(dǎo)電結(jié)構(gòu)22的形成將需要使用包括兩個獨立掩膜層的雙圖案化技 術(shù)。如上所述，制造半導(dǎo)體產(chǎn)品時使用額外的掩膜層導(dǎo)致制程時間、復(fù)雜度及成本增加。因 此，通過使用上述現(xiàn)有技術(shù)方法，半導(dǎo)體制造商簡單地將端到端間隔32設(shè)為可使用其現(xiàn)有 的光刻設(shè)備進(jìn)行圖案化的最小值，從而不得不接受現(xiàn)有技術(shù)產(chǎn)品10所消耗的半導(dǎo)體"固定 空間"量。因此，現(xiàn)有技術(shù)產(chǎn)品10被限于8T配置而無法進(jìn)一步縮小尺寸。
[0049] 圖5顯示本申請的【背景技術(shù)】部分中所述的現(xiàn)有技術(shù)裝置10 (包括有源鰭片16)與 本發(fā)明的新穎裝置1〇〇(包括有源鰭片116)的單元高度的差別的簡單示圖。通常，在形成 裝置10或裝置100時，形成若干"偽"鰭片17以形成更均勻的最終鰭片結(jié)構(gòu)16、116。一般 來說，這樣一裝置上的"軌道（track) "數(shù)由M2金屬化層中的M2間距定義。例如，現(xiàn)有技術(shù) 裝置10具有64納米的M2間距及48納米的鰭片間距。這樣，現(xiàn)有技術(shù)裝置10的總體單元 高度10H為512納米（8X64)。通過采用48納米間距，這導(dǎo)致兩個最里邊的鰭片16之間 的中心距過量（512納米/48納米=10個鰭片的間距+32納米）。因此，現(xiàn)有技術(shù)裝置10 的兩個最里邊的鰭片16的中心距19約為80納米（32納米+48納米）。與其它鰭片16相 t匕，與間距19最接近的鰭片16之間的不均勻的間距導(dǎo)致鰭片的形成呈現(xiàn)更多的差異，相應(yīng) 引起最終FinFET裝置的性能的差異。
[0050] 相反，通過使用本發(fā)明的獨特方法，借由形成上述單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A 至120D，省略了與圖1A中的結(jié)構(gòu)22A至22D對應(yīng)的獨立導(dǎo)電結(jié)構(gòu)。因此，由上述最小間距 要求32引起的限制因素不再出現(xiàn)于本發(fā)明的裝置100中。在裝置100中，與現(xiàn)有技術(shù)裝置 上的導(dǎo)電結(jié)構(gòu)22之間的74納米間距32相比，相鄰單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A至120D 之間的端到端間距121 (見圖3A)約為40納米。因此，與現(xiàn)有技術(shù)產(chǎn)品10的總體單元高度 10H相比，本發(fā)明可降低總體單元高度100H (見圖5)，也就是，7. 5T裝置對比現(xiàn)有技術(shù)8T裝 置。更具體地說，總體單元高度可降低32納米，導(dǎo)致降低后的單元高度100H為480納米， 從而能夠形成十個均勻間隔的鰭片116/偽鰭片17。鰭片116之間均勻的間距119導(dǎo)致形 成較均勻的鰭片116,相應(yīng)導(dǎo)致最終FinFET裝置的性能的差異較小。
[0051] 從8T至7. 5T的尺寸的縮小有效導(dǎo)致襯底上形成的邏輯裝置所占用的面積降低 約6 %，從而導(dǎo)致更加密集封裝的集成電路產(chǎn)品。由于邏輯裝置所占用的面積降低，與現(xiàn)有 技術(shù)設(shè)計相比，通過使用本發(fā)明的新穎裝置100可實現(xiàn)功耗降低約3%至5%量級，因為功 率大小大約是面積大小的平方根，也就是降低約2%至2. 5%。另外，與現(xiàn)有技術(shù)裝置相比， 因接觸的高度降低而導(dǎo)致的裝置電容降低將進(jìn)一步降低裝置的功耗。在完整閱讀本申請以 后，本領(lǐng)域的技術(shù)人員將容易了解其它優(yōu)點。
[0052] 由于本領(lǐng)域的技術(shù)人員可借助這里的教導(dǎo)很容易地以不同但等同的方式修改并 實施本發(fā)明，因此上述特定的實施例僅為示例性質(zhì)。例如，可以不同的順序執(zhí)行上述制程步 驟。而且，本發(fā)明并不限于這里所示架構(gòu)或設(shè)計的細(xì)節(jié)，而是如權(quán)利要求書所述。因此，顯 然，可對上面揭露的特定實施例進(jìn)行修改或變更，所有此類變更落入本發(fā)明的范圍及精神 內(nèi)。因此，所附的權(quán)利要求書規(guī)定本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1. 一種方法，包括： 在由半導(dǎo)體襯底中形成的隔離區(qū)隔開的相鄰第一及第二有源區(qū)中及上方形成第一及 第二晶體管裝置，該第一及第二晶體管包括至少一個源/漏區(qū)以及共享柵極結(jié)構(gòu)； 形成跨越該隔離區(qū)的連續(xù)導(dǎo)電線，其中，該連續(xù)導(dǎo)電線接觸各該第一及第二晶體管的 該至少一個源/漏區(qū)；以及 在該至少一條連續(xù)導(dǎo)電線上通過圖案化掩膜層執(zhí)行蝕刻制程，以形成分離的第一及第 二單元導(dǎo)電源/漏接觸結(jié)構(gòu)，其中，該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)分別接觸該第一 及第二晶體管的該至少一個源/漏區(qū)。
2. 如權(quán)利要求1所述的方法，還包括形成通孔層，該通孔層由分別接觸該第一及第二 單元導(dǎo)電源/漏接觸結(jié)構(gòu)的第一及第二導(dǎo)電通孔組成。
3. 如權(quán)利要求1所述的方法，其中，該第一晶體管為NFET晶體管，以及該第二晶體管為 PFET晶體管。
4. 如權(quán)利要求1所述的方法，其中，該第一及第二晶體管為FinFET晶體管。
5. 如權(quán)利要求1所述的方法，還包括形成與該共同柵極結(jié)構(gòu)導(dǎo)電耦接的柵極接觸結(jié) 構(gòu)。
6. 如權(quán)利要求5所述的方法，其中，在形成該柵極接觸結(jié)構(gòu)以后，該方法還包括形成通 孔層，該通孔層由分別接觸該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)以及該柵極接觸結(jié)構(gòu)的 第一、第二以及第三導(dǎo)電通孔組成。
7. 如權(quán)利要求1所述的方法，其中，該單元導(dǎo)電源/漏接觸結(jié)構(gòu)位于單層絕緣材料中。
8. -種方法，包括： 在由半導(dǎo)體襯底中形成的隔離區(qū)隔開的相鄰第一及第二有源區(qū)中及上方形成第一及 第二晶體管裝置，該第一及第二晶體管包括至少一個源/漏區(qū)以及共享柵極結(jié)構(gòu)； 通過第一圖案化掩膜層執(zhí)行第一蝕刻制程，以形成跨越該隔離區(qū)的連續(xù)導(dǎo)電線，其中， 該連續(xù)導(dǎo)電線接觸各該第一及第二晶體管的該至少一個源/漏區(qū)； 移除該第一圖案化掩膜層；以及 在該至少一條連續(xù)導(dǎo)電線上通過第二圖案化掩膜層執(zhí)行至少一個第二蝕刻制程，以形 成分離的第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)，其中，該第一及第二單元導(dǎo)電源/漏接觸結(jié) 構(gòu)分別接觸該第一及第二晶體管的該至少一個源/漏區(qū)。
9. 如權(quán)利要求8所述的方法，還包括形成通孔層，該通孔層由分別接觸該第一及第二 單元導(dǎo)電源/漏接觸結(jié)構(gòu)的第一及第二導(dǎo)電通孔組成。
10. 如權(quán)利要求8所述的方法，還包括形成與該共同柵極結(jié)構(gòu)導(dǎo)電耦接的柵極接觸結(jié) 構(gòu)。
11. 如權(quán)利要求10所述的方法，其中，在形成該柵極接觸結(jié)構(gòu)以后，該方法還包括形成 通孔層，該通孔層由分別接觸該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)以及該柵極接觸結(jié)構(gòu) 的第一、第二以及第三導(dǎo)電通孔組成。
12. 如權(quán)利要求8所述的方法，其中，該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)位于單層 絕緣材料中。
13. -種方法，包括： 在半導(dǎo)體襯底中形成相互隔開的第一、第二、第三以及第四有源區(qū)； 分別在該第一、第二、第三以及第四有源區(qū)中及上方形成第一、第二、第三以及第四晶 體管裝置，其中，各該晶體管包括至少一個源/漏區(qū)； 針對位于該第一及第二有源區(qū)上方的該第一及第二晶體管形成第一共享柵極結(jié)構(gòu)； 針對位于該第三及第四有源區(qū)上方的該第三及第四晶體管形成第二共享柵極結(jié)構(gòu)； 通過第一圖案化掩膜層執(zhí)行第一蝕刻制程，以形成跨越該第一、第二、第三以及第四有 源區(qū)的連續(xù)導(dǎo)電線，其中，該連續(xù)導(dǎo)電線接觸各該第一、第二、第三以及第四晶體管的該至 少一個源/漏區(qū)； 移除該第一圖案化掩膜層； 在該至少一條連續(xù)導(dǎo)電線上通過第二圖案化掩膜層執(zhí)行至少一個第二蝕刻制程，以分 別形成第一組多個分離的單元導(dǎo)電源/漏接觸結(jié)構(gòu)； 移除該第二圖案化掩膜層； 在該至少一條連續(xù)導(dǎo)電線的剩余部分上通過第三圖案化掩膜層執(zhí)行至少一個第三蝕 刻制程，以形成第二組多個單元導(dǎo)電源/漏接觸結(jié)構(gòu)；以及 形成通孔層，該通孔層由接觸該第一組及第二組多個單元導(dǎo)電源/漏接觸結(jié)構(gòu)的多個 導(dǎo)電通孔組成。
14. 如權(quán)利要求13所述的方法，還包括：在形成該通孔層以前，形成與該第一共享柵極 結(jié)構(gòu)導(dǎo)電耦接的第一柵極接觸結(jié)構(gòu)以及形成與該第二共享柵極結(jié)構(gòu)導(dǎo)電耦接的第二柵極 接觸結(jié)構(gòu)。
15. 如權(quán)利要求13所述的方法，其中，該第一組及第二組多個單元導(dǎo)電源/漏接觸結(jié)構(gòu) 位于單層絕緣材料中。
16. -種晶體管裝置，包括： 柵極結(jié)構(gòu)； 多個源/漏區(qū)； 第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)，各該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)接觸 該多個源/漏區(qū)的其中一個；以及 通孔層，由分別接觸該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)的第一及第二導(dǎo)電通孔組 成。
17. 如權(quán)利要求16所述的裝置，其中，該晶體管為FinFET晶體管。
18. 如權(quán)利要求16所述的裝置，還包括與該柵極結(jié)構(gòu)導(dǎo)電耦接的柵極接觸結(jié)構(gòu)。
19. 如權(quán)利要求16所述的裝置，其中，該通孔層還包括與該柵極接觸結(jié)構(gòu)導(dǎo)電耦接的 第三導(dǎo)電通孔。
20. 如權(quán)利要求16所述的裝置，其中，該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)位于單層 絕緣材料中。
【文檔編號】H01L27/088GK104157604SQ201410203130
【公開日】2014年11月19日 申請日期:2014年5月14日 優(yōu)先權(quán)日:2013年5月14日
【發(fā)明者】M·拉希德, J·金, 鄧云飛, S·文卡特桑 申請人:格羅方德半導(dǎo)體公司
【專利摘要】本發(fā)明涉及用于集成電路產(chǎn)品的密集封裝的標(biāo)準(zhǔn)單元及其制法，揭露一種方法，包括：在由隔離區(qū)隔開的相鄰有源區(qū)中及上方形成第一及第二晶體管裝置，其中，所述晶體管包括源/漏區(qū)以及共享柵極結(jié)構(gòu)，形成跨越該隔離區(qū)并接觸所述晶體管的所述源/漏區(qū)的連續(xù)導(dǎo)電線，以及蝕刻該連續(xù)導(dǎo)電線以形成分離的第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)，該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)分別接觸該第一及第二晶體管的所述源/漏區(qū)。本發(fā)明揭露一種裝置，包括：柵極結(jié)構(gòu)，多個源/漏區(qū)，第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)，各該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)分別接觸所述源/漏區(qū)的其中一個，以及第一及第二通孔，分別接觸該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)。
【專利說明】用于集成電路產(chǎn)品的密集封裝的標(biāo)準(zhǔn)單元及其制法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體裝置的制造，且尤其涉及用于集成電路產(chǎn)品的密集封裝的標(biāo)準(zhǔn) 單元及制造這樣產(chǎn)品的方法。
【背景技術(shù)】
[0002] 目前，在例如微處理器、存儲裝置等集成電路中，在有限的芯片面積上設(shè)置并運行 有大量的電路組件，尤其是晶體管。近十年來已在增加電路組件（例如晶體管）的性能以 及縮小其特征尺寸方面取得了極大的進(jìn)步。不過，增強電子裝置的功能性的持續(xù)需求迫使 半導(dǎo)體廠商不斷縮小電路組件的尺寸并提高電路組件的操作速度。但是，特征尺寸的持續(xù) 縮小要求在重新設(shè)計制程技術(shù)、開發(fā)新的制程策略及工具方面做出巨大努力，以符合新的 設(shè)計規(guī)則。一般來說，在包括復(fù)雜邏輯部分的復(fù)雜電路中，考慮裝置性能和/或功耗和/或 成本效益，M0S技術(shù)是目前優(yōu)選的制造技術(shù)。在通過M0S技術(shù)制造的包括邏輯部分的集成 電路中設(shè)置場效應(yīng)晶體管（field effect transistor ;FET)，這些場效應(yīng)晶體管通常以開 關(guān)模式工作，也就是說，這些裝置呈現(xiàn)高導(dǎo)通狀態(tài)（開狀態(tài)；on-state)和高阻抗?fàn)顟B(tài)（關(guān) 狀態(tài)；off-state)。場效應(yīng)晶體管的狀態(tài)由柵極電極控制。在施加適當(dāng)?shù)目刂齐妷簳r，該柵 極電極控制在漏區(qū)與源區(qū)之間形成的溝道區(qū)的電導(dǎo)率。
[0003] 為提升場效應(yīng)晶體管的操作速度以及增加集成電路裝置上的場效應(yīng)晶體管的密 度，多年來，裝置設(shè)計人員已大幅降低了場效應(yīng)晶體管的物理尺寸。更具體地說，場效應(yīng)晶 體管的溝道長度已顯著縮小，從而提升了場效應(yīng)晶體管的開關(guān)速度。不過，縮小場效應(yīng)晶體 管的溝道長度也降低了源區(qū)與漏區(qū)之間的距離。在一些情況下，源區(qū)與漏區(qū)之間的隔離的 縮小使有效抑制源區(qū)與溝道的電位不受漏區(qū)的電位的不利影響變得困難。這有時被稱作短 溝道效應(yīng)。其中，作為有源開關(guān)的場效應(yīng)晶體管的特性劣化。
[0004] 與具有平面結(jié)構(gòu)的場效應(yīng)晶體管相比，所謂的FinFET裝置具有三維（3D)結(jié)構(gòu)。更 具體地說，在FinFET中，形成大體垂直設(shè)置的鰭形有源區(qū)且柵極電極包圍該鰭形有源區(qū)的 兩側(cè)及上表面以形成三柵極結(jié)構(gòu)，從而使用具有三維結(jié)構(gòu)而非平面結(jié)構(gòu)的溝道。在一些情 況下，在鰭片的頂部設(shè)置絕緣覆蓋層，例如氮化硅，該FinFET裝置僅有雙柵極結(jié)構(gòu)。與平面 FET不同，在FinFET裝置中，溝道垂直于半導(dǎo)體襯底的表面形成，以便縮小該半導(dǎo)體裝置的 物理尺寸。另外，在FinFET中，裝置的漏區(qū)的結(jié)電容大大降低，這往往至少降低一些短溝道 效應(yīng)。當(dāng)在FinFET裝置的柵極電極上施加適當(dāng)?shù)碾妷簳r，鰭片的表面（以及靠近該表面的 內(nèi)部部分），也就是鰭片中處于大體垂直方向的側(cè)壁以及頂部上表面具有反轉(zhuǎn)載流子，有助 于電流導(dǎo)通。在FinFET裝置中，"溝道-寬度"大約是兩倍的垂直的鰭片高度加上鰭片的 頂部表面的寬度，也就是鰭片寬度。在與平面晶體管裝置的占用面積（footprint)相同的 占用面積中可形成多個鰭片。因此，對于給定的制圖空間（或占用面積），與平面晶體管裝 置相比，F(xiàn)inFET裝置往往能夠產(chǎn)生明顯較強的驅(qū)動電流。另外，由于FinFET裝置上"鰭形" 溝道的優(yōu)越的柵極靜電控制，在裝置"關(guān)閉"以后，F(xiàn)inFET裝置的漏電流與平面場效應(yīng)晶體 管的漏電流相比顯著降低?？傊?，與平面場效應(yīng)晶體管的結(jié)構(gòu)相比，F(xiàn)inFET裝置的三維結(jié) 構(gòu)是優(yōu)越的MOSFET結(jié)構(gòu)，尤其是在20納米及20納米以下的CMOS技術(shù)節(jié)點中。
[0005] 通過使用此類場效應(yīng)晶體管，可組成更復(fù)雜的電路組件，例如反相器等，從而形成 復(fù)雜邏輯電路、嵌入式存儲器等。近年來，由于晶體管裝置的尺寸不斷縮小，因此隨著裝置 的更新?lián)Q代增加了電路組件的操作速度，并且近年來增加了此類產(chǎn)品中的"封裝密度"。也 就是說，單位面積上的裝置數(shù)量增加。對于晶體管裝置的性能的此類改進(jìn)已經(jīng)達(dá)到這樣的 程度：復(fù)雜集成電路產(chǎn)品的最終操作速度的限制因素不再是獨立晶體管組件而是在基于半 導(dǎo)體電路組件上方形成的復(fù)雜線路系統(tǒng)的電性性能。通常，由于當(dāng)前集成電路中的大量電 路組件以及所需的復(fù)雜布局，因此無法在制造電路組件的同一裝置層（level)內(nèi)建立各電 路組件的電性連接，而是需要使用一個或多個額外的金屬化層，這些金屬化層通常包括用 以提供層內(nèi)電性連接的含金屬線，并且還包括多個層間連接或垂直連接，通常將這些層間 連接或垂直連接稱作通孔。這些垂直互連結(jié)構(gòu)包括適當(dāng)?shù)慕饘俨⑻峁└鞣N堆棧金屬化層的 電性連接。
[0006] 而且，為將半導(dǎo)體材料中形成的電路組件與金屬化層實際連接，設(shè)置適當(dāng)?shù)拇怪?接觸結(jié)構(gòu)，該垂直接觸結(jié)構(gòu)的第一端與電路組件的各自接觸區(qū)連接，例如晶體管的柵極電 極和/或源漏區(qū)，且第二端與金屬化層中的各自金屬線連接。在一些應(yīng)用中，該接觸結(jié)構(gòu)的 第二端可與另一基于半導(dǎo)體電路組件的接觸區(qū)連接，在這種情況下，也將該接觸層中的該 互連結(jié)構(gòu)稱作局部互連。該接觸結(jié)構(gòu)可包括接觸組件或接觸塞（contact plug)。該接觸組 件或接觸塞通常呈方形或圓形，形成于層間介電材料中，該層間介電材料相應(yīng)地包覆且鈍 化電路組件。隨著裝置層中電路組件的關(guān)鍵尺寸縮小，也縮小了金屬線、通孔以及接觸組件 的尺寸。在一些情況下，增加的封裝密度要求使用精致的含金屬材料以及介電材料，以降低 金屬化層中的寄生電容并使各金屬線及通孔具有足夠高的電導(dǎo)率。例如，在復(fù)雜金屬化系 統(tǒng)中，通常將銅與低k介電材料（通常理解為介電常數(shù)約為3.0或更低的介電材料）結(jié)合 使用，以獲得所需的電性性能以及針對集成電路的可靠性所需的電子遷移行為。因此，在下 方的金屬化層中，必須設(shè)置關(guān)鍵尺寸約100納米以及明顯更小的金屬線及通孔，以便依據(jù) 裝置層中電路組件的密度獲得所需的"封裝密度"。
[0007] 隨著裝置尺寸降低，例如晶體管的柵極長度為50納米以及更小，接觸層中的接觸 組件必須具有相同量級的關(guān)鍵尺寸。通常，接觸組件代表接觸塞，由適當(dāng)?shù)慕饘倩蚪饘購?fù)合 物形成，其中，在精致的半導(dǎo)體裝置中，與適當(dāng)?shù)淖钃醪牧辖Y(jié)合使用的鎢已被證明是可行的 接觸金屬。當(dāng)形成基于鎢接觸組件時，通常先形成層間介電材料并圖案化以得到接觸開口， 該些開口穿過該層間介電材料延伸至電路組件的相應(yīng)接觸區(qū)域（contact area)。尤其，在 密集封裝的裝置區(qū)中，源漏區(qū)的橫向尺寸以及接觸區(qū)的可用面積為100納米甚至更小，因 而需要極復(fù)雜的光刻及蝕刻技術(shù)以便形成具有定義良好的橫向尺寸以及高度對準(zhǔn)精度的 接觸開口。
[0008] 近年來，隨著裝置尺寸不斷縮小，準(zhǔn)確且重復(fù)地制造集成電路產(chǎn)品使其符合此類 集成電路產(chǎn)品的性能標(biāo)準(zhǔn)正變得更具挑戰(zhàn)性。通常，半導(dǎo)體裝置形成于半導(dǎo)體襯底中分立 的島（discrete island)上，也就是由隔離結(jié)構(gòu)在襯底中定義的有源區(qū)。例如，圖1A至1B 顯示用以與源/漏區(qū)建立電性接觸的例示現(xiàn)有技術(shù)標(biāo)準(zhǔn)單元對10以及各種導(dǎo)電結(jié)構(gòu)。該 例示現(xiàn)有技術(shù)裝置通常由所謂的"頂部單元"及"底部單元"組成。本質(zhì)上，該標(biāo)準(zhǔn)單元對 10為代表性質(zhì)。例如，在一示例中，該頂部單元可為組合電路或時序電路的一部分，該底部 單元也可為組合電路或時序電路的一部分等。此類組合電路的例子包括NAND、NOR以及反 相器電路等，而時序電路的例子包括Scan Flop、MUX等。
[0009] 請繼續(xù)參照圖1A，標(biāo)準(zhǔn)單元10由多個相互隔開的有源區(qū)12A、12B、12C及12D組 成，這些有源區(qū)由一個或多個隔離結(jié)構(gòu)在半導(dǎo)體襯底中定義，該些隔離結(jié)構(gòu)由有源區(qū)12A 至12D之間的間隔表示?？稍诟饔性磪^(qū)12A至12D上方形成具有不同導(dǎo)電類型的半導(dǎo)體裝 置。例如，可在有源區(qū)12A、12D中形成P型裝置，而在有源區(qū)12B、12C中形成N型裝置。在 所示例子中，晶體管裝置為由多個鰭片16組成的FinFET型裝置。當(dāng)然，鰭片的數(shù)目可依據(jù) 特定的應(yīng)用而變化。在該示例中，形成于有源區(qū)12A至12B上方的裝置共享一個共同柵極 結(jié)構(gòu)14A (柵極電極及柵極絕緣層），而形成于有源區(qū)12C至12D上方的裝置共享一個共同 柵極結(jié)構(gòu)14B。附圖中未顯示通常鄰近柵極結(jié)構(gòu)14A、14B形成的側(cè)壁間隔。所有的裝置都 具有在鰭片16中形成的示例源/漏區(qū)18。在形成柵極結(jié)構(gòu)14A、14B以后，通過在鰭片16 上執(zhí)行一個或多個離子注入制程形成源/漏區(qū)18。在該示例中，鰭片16為未經(jīng)所謂的鰭片 合并制程的鰭片，該鰭片合并制程用于在形成柵極結(jié)構(gòu)14A、14B以后在鰭片16上形成額外 的半導(dǎo)體材料，以希望提供更大的表面來制造與源/漏區(qū)18的電性接觸。
[0010] 圖1A至1B中還顯示用以與源/漏區(qū)18建立電性接觸的多個導(dǎo)電結(jié)構(gòu)20A至20D 以及22A至22D。附圖標(biāo)記20、22可用于分別通指導(dǎo)電結(jié)構(gòu)20A至20D以及22A至22D。附 圖1B顯示沿圖1A中所示之處所作的導(dǎo)電結(jié)構(gòu)20A、22A的一個示例實施例的剖視圖。在所 有的裝置上，導(dǎo)電結(jié)構(gòu)20、22都具有相同的配置。圖1B還顯示形成于有源區(qū)12A上方的示 例隔離結(jié)構(gòu)24以及多個絕緣材料層26、28、30。為方便說明裝置10,圖1A所示的平面視圖 中未顯示絕緣材料26、28、30。一般來說，請參照圖川，在鰭片16中形成源/漏區(qū)18以后， 沉積絕緣材料層26,接著，可在絕緣材料層26上執(zhí)行平坦化制程。隨后，通過沉積導(dǎo)電材料 層，例如鎢，并接著對該沉積的導(dǎo)電材料層進(jìn)行圖案化來定義圖1A所示的導(dǎo)電結(jié)構(gòu)20A至 20D，從而可形成導(dǎo)電結(jié)構(gòu)20A至20D。接著，可在該裝置上沉積絕緣材料層28并平坦化。 在一些情況下，業(yè)界也將導(dǎo)電結(jié)構(gòu)20稱作為所謂的"溝槽硅化物"結(jié)構(gòu)。在平坦化絕緣材 料層28以后，通過沉積導(dǎo)電材料層，例如鎢，并接著對該沉積的導(dǎo)電材料層進(jìn)行圖案化來 定義圖1A所示的導(dǎo)電結(jié)構(gòu)22A至22D，從而可形成導(dǎo)電結(jié)構(gòu)22A至22D。接著，可在該裝置 上沉積絕緣材料層30并平坦化。在一些情況下，業(yè)界也將導(dǎo)電結(jié)構(gòu)22稱作為"CA接觸"。
[0011] 圖1C顯示沿圖1A所示的中部鰭片16及有源區(qū)12A的剖視圖。圖1C的目的是表 示用以與該FinFET裝置，尤其是與至該裝置的源/漏區(qū)18建立電性接觸的各種導(dǎo)電結(jié)構(gòu) 的堆棧布置。圖1C未顯示用以電性絕緣所述各種導(dǎo)電結(jié)構(gòu)的各種絕緣材料層。所示柵極 結(jié)構(gòu)14A具有示例柵極絕緣層14X及柵極電極14Y。圖1C還顯示與柵極結(jié)構(gòu)14A導(dǎo)電耦接 的示例柵極接觸23。業(yè)界有時將柵極接觸23稱作為"CB"接觸。通常，使用已知的制程技 術(shù)，在形成導(dǎo)電結(jié)構(gòu)22以后形成柵極接觸23。
[0012] 為與襯底上形成的FinFET裝置建立電性連接，在襯底上方形成多個堆棧的金屬 化層。本質(zhì)上，這些金屬化層構(gòu)成電性"線路"，該電性"線路"用以將襯底上形成的電路及 裝置彼此電性耦接，以形成功能集成電路產(chǎn)品。例如，當(dāng)前的集成電路產(chǎn)品可包含7至10 個或更多的金屬化層。這些金屬化層通常由按需布置的多條導(dǎo)電線組成，以提供層里或?qū)?內(nèi)的導(dǎo)電性。通過多個導(dǎo)電結(jié)構(gòu)將這些金屬化層相互耦接，這些導(dǎo)電結(jié)構(gòu)稱作通孔，通常形 成于不同的絕緣材料層中，以提供金屬化層之間的導(dǎo)電性。業(yè)界通常將集成電路產(chǎn)品上的 第一常規(guī)金屬化層稱作"金屬1"或"Ml"層。業(yè)界通常將正好是第一通孔層稱作"通孔Ο" 或"VO"層。該VO層包含多個導(dǎo)電通孔結(jié)構(gòu)。這些導(dǎo)電通孔結(jié)構(gòu)用以在襯底中所形成的半 導(dǎo)體裝置/電路與該Ml層之間建立電性接觸。這些導(dǎo)電通孔結(jié)構(gòu)可形成于各種不同的配 置、圓柱形或方形塞、短的線型片段等中。圖1C顯示V0及Ml層，為簡化本文的討論，該V0 及Ml層并未顯示于圖1A及1B中。如圖1C所示，V0層中的導(dǎo)電通孔與導(dǎo)電結(jié)構(gòu)22及柵 極接觸23導(dǎo)電耦接。導(dǎo)電線及通孔的形成方式為本領(lǐng)域技術(shù)人員所熟知。
[0013] 請繼續(xù)參照圖1C，要注意有兩個獨立的導(dǎo)電結(jié)構(gòu)-位于V0層與源漏區(qū)18之間的 導(dǎo)電結(jié)構(gòu)20A及22A。也就是說，現(xiàn)有技術(shù)需要形成兩個獨立的導(dǎo)電結(jié)構(gòu)以在V0層與源/ 漏區(qū)18之間建立電性接觸。這兩個導(dǎo)電結(jié)構(gòu)（20A及22A)的組合高度50可依據(jù)特定的應(yīng) 用而變化。在一示例實施例中，通過使用當(dāng)前的技術(shù)，該組合厚度可在約50至60納米級。
[0014] 圖2A至2H顯示形成圖1A至1C所示的現(xiàn)有技術(shù)標(biāo)準(zhǔn)單元10的一種示例現(xiàn)有技 術(shù)方法。在圖2A至2H中，各種絕緣材料層不顯示于平面附圖中，以方便解釋形成裝置10 的一種示例方式。
[0015] 圖2A顯示裝置10處于已在襯底中形成隔離區(qū)24 (見圖2B)以定義有源區(qū)12A至 12D的制造點。在流程的該制造點也已形成示意鰭片16及柵極結(jié)構(gòu)14A、14B。通常，為形 成鰭片16,執(zhí)行一個或多個蝕刻制程以在該襯底中形成多個鰭片形成溝槽（未圖示），從而 定義鰭片16。接著，沉積絕緣材料以過填充該鰭片形成溝槽，并在該絕緣材料上執(zhí)行一凹槽 蝕刻制程以降低其厚度，從而在該鰭片形成溝槽的底部形成隔離區(qū)（未圖示）。該凹槽制 程通常將鰭片16暴露于最后想要的鰭片高度。在形成鰭片16以后，形成示意的柵極結(jié)構(gòu) 14A、14B。柵極結(jié)構(gòu)14A、14B通常由柵極絕緣材料以及一種或多種柵極電極材料組成?？?通過使用"先柵極（gate-first) "或"替代柵極（replacement-gate) "技術(shù)形成柵極結(jié)構(gòu) 14A、14B。在一特定例子中，為初始形成柵極結(jié)構(gòu)14A、14B，沉積適當(dāng)?shù)牟牧蠈右允蛊涓采w 所有的有源區(qū)12A至12D以及這些有源區(qū)之間的隔離材料，接著通過使用第一柵極蝕刻掩 膜層（未圖示）圖案化這些材料層以定義跨越所有的有源區(qū)12A至12D的單條柵極電極材 料（single line of gate electrode material)。隨后，移除該第一柵極蝕刻掩膜層，并使 用第二柵極蝕刻掩膜層（未圖示）切割虛線15所表示的區(qū)域中的該單條柵極電極材料，從 而形成所示的柵極結(jié)構(gòu)14A、14B。有時將該第二柵極蝕刻掩膜稱作"柵極-切割"掩膜。接 著，在形成柵極結(jié)構(gòu)14A、14B以后，通過在鰭片16上執(zhí)行一個或多個離子注入制程形成源/ 漏區(qū)18。還可鄰近柵極結(jié)構(gòu)14A、14B形成側(cè)壁間隔（未圖示）作為形成源/漏區(qū)18的制 程的部分。當(dāng)然，在該離子注入制程期間將使用各種掩膜層，以暴露將要注入離子的鰭片， 同時覆蓋不同裝置類型上的其它鰭片。一般來說，參照圖2B，在鰭片16中形成源/漏區(qū)18 以后，沉積絕緣材料層26以過填充鰭片形成溝槽，接著可在絕緣材料層26上執(zhí)行平坦化制 程。
[0016] 請參照圖1A，導(dǎo)電特征20之間的端到端間隔31非常小，通常超過利用現(xiàn)有的光刻 設(shè)備通過單個圖案化蝕刻掩膜層可直接圖案化的距離。因此，通過使用包括兩個獨立的掩 膜-圖案化操作的雙圖案化技術(shù)形成四個示例導(dǎo)電結(jié)構(gòu)20A至20D。例如，如圖2C所示，通 過執(zhí)行第一沉積/掩膜/蝕刻制程在有源區(qū)12A、12C上方形成相互隔開的導(dǎo)電結(jié)構(gòu)20A、 20C。相互隔開的導(dǎo)電結(jié)構(gòu)20A與20C之間的端到端間隔33足夠大，從而能夠通過使用單 個蝕刻掩膜層方便地圖案化導(dǎo)電結(jié)構(gòu)20A、20C。圖2D顯示在該流程的該制造點在有源區(qū) 12A上方形成示例導(dǎo)電結(jié)構(gòu)20A的剖視圖。此時也可在有源區(qū)12C上方形成類似的導(dǎo)電結(jié) 構(gòu)20C。圖2E顯示在該流程的該制造點不具有最終將形成于有源區(qū)12D上方的導(dǎo)電結(jié)構(gòu) 20D的剖視圖。要注意的是，在該流程的該制造點，也不具有導(dǎo)電結(jié)構(gòu)20B (其將最終形成于 有源區(qū)12B上方）。
[0017] 如圖2F所示，執(zhí)行第二沉積/掩膜/蝕刻制程序列以在有源區(qū)12B、12D上方形成 相互隔開的導(dǎo)電結(jié)構(gòu)20B、20D。相互隔開的導(dǎo)電結(jié)構(gòu)20B與20D之間的端到端間隔35足夠 大，從而能夠通過使用單個蝕刻掩膜層方便地圖案化結(jié)構(gòu)20B、20D。圖2G顯示在該流程的 該制造點在有源區(qū)12D上方形成示例導(dǎo)電結(jié)構(gòu)20D的剖視圖。此時也可在有源區(qū)12B上方 形成類似的導(dǎo)電結(jié)構(gòu)20B。這樣，在該流程的該制造點，由于結(jié)構(gòu)20A至20D之間具有緊密 的端到端間隔，因此需要兩個獨立的蝕刻掩膜層以形成導(dǎo)電結(jié)構(gòu)20A至20D。在該制造點， 可在裝置10上沉積絕緣材料層28 (見圖1B)并平坦化。
[0018] 如圖2H所示，下一制程操作涉及在裝置10上形成導(dǎo)電結(jié)構(gòu)22。導(dǎo)電結(jié)構(gòu)22之間 的端到端間隔32盡管小，但足以允許利用單個掩膜層通過執(zhí)行單個沉積/掩膜/蝕刻制程 序列形成圖2H中所示的全部8個示例導(dǎo)電結(jié)構(gòu)22。在該制造點，可在裝置10上沉積絕緣 材料層30 (見圖1B)并平坦化。
[0019] 因此，通過使用上述現(xiàn)有技術(shù)，在該階段，需要三個獨立的掩膜層以在產(chǎn)品10上 形成導(dǎo)電結(jié)構(gòu)20、22 :在形成導(dǎo)電結(jié)構(gòu)20A至20D中使用的所述兩個掩膜層以及在形成導(dǎo) 電結(jié)構(gòu)22A至22D中使用的所述單個掩膜層。
[0020] 本發(fā)明涉及用于集成電路產(chǎn)品的密集封裝的標(biāo)準(zhǔn)單元及制造這樣產(chǎn)品的方法，以 避免或至少減輕上述一個或多個問題的影響。
【發(fā)明內(nèi)容】
[0021] 下面提供本發(fā)明的簡要總結(jié)，以提供本發(fā)明的一些實施態(tài)樣的基本理解。本發(fā)明 內(nèi)容并非詳盡概述本發(fā)明。其并非意圖識別本發(fā)明的關(guān)鍵或重要組件或劃定本發(fā)明的范 圍。其唯一目的在于提供一些簡化的概念，作為后面所討論的更詳細(xì)說明的前序。
[0022] -般而言，本發(fā)明涉及用于集成電路產(chǎn)品的密集封裝的標(biāo)準(zhǔn)單元及制造這樣產(chǎn)品 的方法。本發(fā)明揭露的一種示例裝置包括：柵極結(jié)構(gòu)；多個源/漏區(qū)；第一及第二單元導(dǎo)電 源/漏接觸結(jié)構(gòu)，各該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)接觸該多個源/漏區(qū)的其中一 個；以及通孔層，由分別接觸該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)的第一及第二導(dǎo)電通 孔組成。
[0023] 本發(fā)明揭露的一種示例方法包括：在由半導(dǎo)體襯底中形成的隔離區(qū)隔開的相鄰第 一及第二有源區(qū)中及上方形成第一及第二晶體管裝置，其中，該第一及第二晶體管包括至 少一個源/漏區(qū)以及共享柵極結(jié)構(gòu)；形成跨越該隔離區(qū)的連續(xù)導(dǎo)電線，其中，該連續(xù)導(dǎo)電線 接觸各該第一及第二晶體管的該至少一個源/漏區(qū)；以及在該至少一條連續(xù)導(dǎo)電線上通過 圖案化掩膜層執(zhí)行蝕刻制程，以形成分離的第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)，其中，該 第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)分別接觸該第一及第二晶體管的該至少一個源/漏 區(qū)。
[0024] 本發(fā)明揭露的另一種示例方法包括：在由半導(dǎo)體襯底中形成的隔離區(qū)隔開的相鄰 第一及第二有源區(qū)中及上方形成第一及第二晶體管裝置，其中，該第一及第二晶體管包括 至少一個源/漏區(qū)以及共享柵極結(jié)構(gòu)；通過第一圖案化掩膜層執(zhí)行第一蝕刻制程，以形成 跨越該隔離區(qū)的連續(xù)導(dǎo)電線，其中，該連續(xù)導(dǎo)電線接觸各該第一及第二晶體管的該至少一 個源/漏區(qū)；移除該第一圖案化掩膜層；以及在該至少一條連續(xù)導(dǎo)電線上通過第二圖案化 掩膜層執(zhí)行至少一個第二蝕刻制程，以形成分離的第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)， 其中，該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)分別接觸該第一及第二晶體管的該至少一個 源/漏區(qū)。
[0025] 本發(fā)明揭露的又一種示例方法包括：在半導(dǎo)體襯底中形成相互隔開的第一、第二、 第三以及第四有源區(qū)；分別在該第一、第二、第三以及第四有源區(qū)中及上方形成第一、第二、 第三以及第四晶體管裝置，其中，各該晶體管包括至少一個源/漏區(qū)；針對位于該第一及第 二有源區(qū)上方的該第一及第二晶體管形成第一共享柵極結(jié)構(gòu)；針對位于該第三及第四有源 區(qū)上方的該第三及第四晶體管形成第二共享柵極結(jié)構(gòu)；通過第一圖案化掩膜層執(zhí)行第一蝕 刻制程，以形成跨越該第一、第二、第三以及第四有源區(qū)的連續(xù)導(dǎo)電線，其中，該連續(xù)導(dǎo)電線 接觸各該第一、第二、第三以及第四晶體管的該至少一個源/漏區(qū)；移除該第一圖案化掩膜 層；在該至少一條連續(xù)導(dǎo)電線上通過第二圖案化掩膜層執(zhí)行至少一個第二蝕刻制程，以分 別形成第一組多個分離的單元導(dǎo)電源/漏接觸結(jié)構(gòu)；移除該第二圖案化掩膜層；在該至少 一條連續(xù)導(dǎo)電線的剩余部分上通過第三圖案化掩膜層執(zhí)行至少一個第三蝕刻制程，以形成 第二組多個單元導(dǎo)電源/漏接觸結(jié)構(gòu)；以及形成通孔層，該通孔層由接觸該第一組及第二 組多個單元導(dǎo)電源/漏接觸結(jié)構(gòu)的多個導(dǎo)電通孔組成。
【專利附圖】
【附圖說明】
[0026] 結(jié)合附圖參照下面的說明可理解本發(fā)明，這些附圖中類似的附圖標(biāo)記代表類似的 組件，其中：
[0027] 圖1A至1C示例現(xiàn)有技術(shù)標(biāo)準(zhǔn)單元以及用以與源/漏區(qū)建立電性接觸的導(dǎo)電結(jié) 構(gòu)；
[0028] 圖2A至2H顯示用以形成圖1A至1C所示的現(xiàn)有技術(shù)標(biāo)準(zhǔn)單元的一種示例現(xiàn)有技 術(shù)方法；
[0029] 圖3A至3C顯示依據(jù)本發(fā)明一示例實施例的新穎標(biāo)準(zhǔn)單元以及用以與裝置的源/ 漏區(qū)建立電性接觸的導(dǎo)電結(jié)構(gòu)的新穎配置；
[0030] 圖4A至4G顯示本發(fā)明用以形成圖3A至3C所示的新穎標(biāo)準(zhǔn)單元的一種示例方法； 以及
[0031] 圖5顯示本發(fā)明的新穎裝置的單元高度與本申請的背景部分所述的現(xiàn)有技術(shù)裝 置10的單元高度的比較。
[0032] 盡管這里揭露的發(fā)明主題容許各種修改及替代形式，但附圖中以示例形式顯示本 發(fā)明主題的特定實施例，并在此進(jìn)行詳細(xì)描述。不過，應(yīng)當(dāng)理解，這里對特定實施例的說明 并非意圖將本發(fā)明限于所揭露的特定形式，相反，意圖涵蓋落入由所附權(quán)利要求書定義的 精神及范圍內(nèi)的所有修改、等同及替代。
【具體實施方式】
[0033] 下面說明本發(fā)明的各種示例實施例。出于清楚目的，不是實際實施中的全部特征 都在本說明書中進(jìn)行說明。當(dāng)然，應(yīng)當(dāng)了解，在任意此類實際實施例的開發(fā)中，必須作大量 的特定實施決定以滿足開發(fā)者的特定目標(biāo)，例如符合與系統(tǒng)相關(guān)及與商業(yè)相關(guān)的約束條 件，該些約束條件因不同實施而異。而且，應(yīng)當(dāng)了解，此類開發(fā)努力可能復(fù)雜而耗時，但其仍 然是本領(lǐng)域技術(shù)人員借助本說明書所執(zhí)行的常規(guī)程序。
[0034] 下面參照【專利附圖】
【附圖說明】本發(fā)明主題。附圖中示意各種結(jié)構(gòu)、系統(tǒng)及裝置是出于解釋目 的以及避免使本發(fā)明與本領(lǐng)域技術(shù)人員已知的細(xì)節(jié)混淆。然而，本發(fā)明仍包括該些附圖以 說明并解釋本發(fā)明的示例。這里所使用的詞語和詞組的意思應(yīng)當(dāng)被理解并解釋為與相關(guān)領(lǐng) 域技術(shù)人員對這些詞語及詞組的理解一致。這里的術(shù)語或詞組的連貫使用并不意圖暗含特 別的定義，也就是與本領(lǐng)域技術(shù)人員所理解的通常慣用意思不同的定義。若術(shù)語或詞組意 圖具有特定意思，也就是不同于本領(lǐng)域技術(shù)人員所理解的意思，則此類特別定義會以直接 明確地提供該術(shù)語或詞組的特定定義的定義方式明確表示于說明書中。
[0035] 本發(fā)明涉及用于集成電路產(chǎn)品的密集封裝的標(biāo)準(zhǔn)單元及其制法。在完整閱讀本申 請以后，本領(lǐng)域的技術(shù)人員將很容易了解，當(dāng)前所揭露的主題適用于各種不同的裝置及技 術(shù)，例如NFET、PFET、CM0S等，并且很容易適用于各種集成電路產(chǎn)品，包括但不限于ASIC、邏 輯裝置、存儲器裝置等。下面參照附圖詳細(xì)說明本發(fā)明的裝置及方法的各種示例實施例。
[0036] 圖3A至3C顯示集成電路產(chǎn)品或裝置100的一個示例實施例的。該集成電路產(chǎn)品 或裝置100包括在半導(dǎo)體襯底中及上方形成的本發(fā)明的新穎標(biāo)準(zhǔn)單元100的示例。如圖3A 所示，本發(fā)明的新穎標(biāo)準(zhǔn)單元裝置1〇〇的一個示例實施例具有"頂部單元"及"底部單元"。 下面的附圖中所示的標(biāo)準(zhǔn)單元本質(zhì)上為代表性質(zhì)。該襯底可采用絕緣體上硅（SOI)襯底的 形式，其由塊狀襯底、絕緣埋層（所謂的BOX層）以及位于該box層上方的有源層組成。在 這樣一實施例中，有源區(qū)將形成于該有源層中。該襯底也可為塊狀形式。該襯底還可由硅 以外的其它材料制成。因此，應(yīng)當(dāng)將這里以及所附權(quán)利要求中所使用的術(shù)語"襯底"或"半 導(dǎo)體襯底"理解為涵蓋任意類型的半導(dǎo)體材料的所有形式。
[0037] 請繼續(xù)參照圖3A，該標(biāo)準(zhǔn)單元由多個獨立、相互隔開的有源區(qū)112A、112B、112C及 112D組成。這些有源區(qū)由一個或多個隔離結(jié)構(gòu)在半導(dǎo)體襯底中定義。這些隔離結(jié)構(gòu)由有 源區(qū)112A至112D之間的間隔表示?？稍诟饔性磪^(qū)112A至12D上方形成具有不同導(dǎo)電類 型的半導(dǎo)體裝置。例如，可在有源區(qū)112AU12D中形成N型裝置，而在有源區(qū)112BU12C中 形成P型裝置。在所示例子中，晶體管裝置為由多個示意鰭片116組成的FinFET型裝置。 形成于各有源區(qū)112A至112D上方的鰭片116的數(shù)目可依據(jù)特定的應(yīng)用而變化。在所示例 子中，形成于有源區(qū)112AU12B上方的裝置共享一個共同柵極結(jié)構(gòu)114A(由柵極電極及柵 極絕緣層組成），而形成于有源區(qū)112CU12D上方的裝置共享一個共同柵極結(jié)構(gòu)114B?？?通過使用與形成本申請的背景部分中所述柵極結(jié)構(gòu)14A、14B的所述技術(shù)相同的技術(shù)形成 柵極結(jié)構(gòu)114AU14B。附圖中未顯示通常鄰近柵極結(jié)構(gòu)114AU14B形成的側(cè)壁間隔。所有 的裝置都具有在鰭片116中形成的示例源/漏區(qū)118。在形成柵極結(jié)構(gòu)114AU14B以后， 通過在鰭片116上執(zhí)行一個或多個離子注入制程形成源/漏區(qū)118。在該示例中，鰭片116 為未經(jīng)所謂的鰭片合并制程的鰭片。該鰭片合并制程用于在形成柵極結(jié)構(gòu)114AU14B以后 在鰭片116上形成額外的半導(dǎo)體材料，以希望提供更大的表面來制造與源/漏區(qū)118的電 性接觸。
[0038] 圖3B顯示形成于有源區(qū)112A上方的示例隔離結(jié)構(gòu)124以及多個絕緣材料層126、 128。為方便說明裝置100,圖3A所示的平面視圖中未顯示絕緣材料126、128。一般來說， 請參照圖3B，在鰭片116中形成源/漏區(qū)118以后，沉積絕緣材料層126,接著可在絕緣材 料層126上執(zhí)行平坦化制程。隨后，通過使用后面將詳細(xì)說明的新穎技術(shù)可形成本發(fā)明的 新穎單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A。形成新穎單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A以后，沉積絕 緣材料層128,接著可在絕緣材料層128上執(zhí)行平坦化制程以達(dá)成圖3B所示的結(jié)構(gòu)。
[0039] 圖3C顯示沿圖3A所示的中部鰭片116及有源區(qū)112A的剖視圖。圖3C的目的是 顯示用以與該FinFET裝置，尤其是與該裝置的源/漏區(qū)118建立電性接觸的各種導(dǎo)電結(jié)構(gòu) 的堆棧布局。圖3C未顯示用以電性隔離所述各種導(dǎo)電結(jié)構(gòu)的各種絕緣材料層。所示柵極 結(jié)構(gòu)114A具有示例柵極絕緣層114X及示例柵極電極114Y。圖3C還顯示與柵極結(jié)構(gòu)114A 導(dǎo)電耦接的示例柵極接觸123。業(yè)界有時將柵極接觸123稱作"CB"接觸。通過使用已知 的制程技術(shù)，在形成本發(fā)明的單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A至120D以后將形成柵極接觸 123。圖3C顯示V0及Ml層。為避免模糊本發(fā)明，V0及Ml層未顯示于圖3A及3B中。如 圖3C所示，V0層中的導(dǎo)電通孔與單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A及柵極接觸123接觸。
[0040] 請繼續(xù)參照圖3C，要注意僅有單個導(dǎo)電源/漏結(jié)構(gòu)-位于V0層與源漏區(qū)118之間 的單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A。也就是說，通過使用本發(fā)明的新穎方法，僅需單個單元導(dǎo) 電源/漏接觸結(jié)構(gòu)120,也就是導(dǎo)電結(jié)構(gòu)120A，來建立V0層與源/漏區(qū)118之間的電性接 觸。單個單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A的總體高度150小于通過使用本申請的背景部分 所討論的現(xiàn)有技術(shù)形成的兩個獨立導(dǎo)電結(jié)構(gòu)20A、22A的組合高度50 (見圖1C)。高度150 可依據(jù)特定的應(yīng)用而變化。在一示例實施例中，通過使用當(dāng)前的技術(shù)，高度150可在約30 至40納米級。重要的是，通過使用本發(fā)明的新穎方法及單元源/漏接觸結(jié)構(gòu)120A至120D， 高度150通?？杀壬鲜霈F(xiàn)有技術(shù)裝置10的導(dǎo)電結(jié)構(gòu)20、22的組合厚度50約小30至40納 米。
[0041] 本領(lǐng)域的技術(shù)人員將意識到，在完整閱讀本申請以后，通過使用本發(fā)明的新穎方 法，在單個金屬化層（例如包含絕緣材料層128的金屬化層）中形成新穎單元導(dǎo)電源/漏 接觸結(jié)構(gòu)120A至120D以在V0層與源/漏區(qū)118之間建立電性接觸。如上所述，這與本申 請的【背景技術(shù)】部分中提到的方法及裝置10完全相反。在方法及裝置10中，需要在兩個獨 立的金屬化層（26及28)中形成兩個導(dǎo)電結(jié)構(gòu)20、22,以在V0層與源/漏區(qū)18之間建立 電性接觸。因此，通過使用本發(fā)明的新穎方法及裝置，本發(fā)明的裝置100的總體垂直高度 119 (見圖3B)將小于現(xiàn)有技術(shù)裝置10的總體垂直高度19 (見圖1B)。與現(xiàn)有技術(shù)裝置10 相比，本發(fā)明的新穎裝置100的垂直高度的降低將導(dǎo)致裝置100的總體電容降低。要注意 的是附圖并非按比例繪制。應(yīng)當(dāng)理解，當(dāng)說明書及權(quán)利要求書中提到導(dǎo)電源/漏接觸結(jié)構(gòu) 120A至120D "接觸"源/漏區(qū)118時，單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A至120D可能接觸導(dǎo) 電材料，例如金屬硅化物材料。類似地，當(dāng)本文提到單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A至120D 接觸V0層中的導(dǎo)電通孔時，應(yīng)當(dāng)將這樣的陳述理解為包括在單元導(dǎo)電源/漏接觸結(jié)構(gòu)與該 導(dǎo)電通孔之間設(shè)有導(dǎo)電襯里等的情況。
[0042] 圖4A至4G顯示本發(fā)明用以形成圖3A至3C所示的新穎標(biāo)準(zhǔn)單元100的一種示例 方法。在圖4A至4G中，各種絕緣材料層不顯示于平面附圖中，以方便解釋形成裝置100的 一種不例方式。
[0043] 圖4A顯示裝置100處于已在襯底中形成隔離區(qū)124 (見圖3B)以定義有源區(qū)112A 至112D的制造點。在流程中的該制造點也已形成示意鰭片116及柵極結(jié)構(gòu)114A、114B。 通常，為形成鰭片116,執(zhí)行一個或多個蝕刻制程以在該襯底中形成多個鰭片形成溝槽（未 圖示），從而定義鰭片116。接著，沉積絕緣材料（未圖示）以過填充該鰭片形成溝槽，并 在該絕緣材料上執(zhí)行一凹槽蝕刻制程以降低其厚度，從而在該鰭片形成溝槽的底部形成隔 離區(qū)（未圖示）。該凹槽制程通常將鰭片116暴露于最后想要的鰭片高度。在形成鰭片 116以后，形成示意的柵極結(jié)構(gòu)114A、114B。柵極結(jié)構(gòu)114AU14B通常由柵極絕緣材料以及 一種或多種柵極電極材料組成?？赏ㄟ^使用所謂的"先柵極（gate-first)"或"替代柵極 (replacement-gate) "技術(shù)形成柵極結(jié)構(gòu)114A、114B。在一特定例子中，在一特定例子中， 為初始形成柵極結(jié)構(gòu)114AU14B，沉積適當(dāng)?shù)牟牧蠈右允蛊涓采w所有的有源區(qū)12A至12D以 及這些有源區(qū)之間的隔離材料，接著通過使用第一柵極蝕刻掩膜層（未圖示）圖案化這些 材料層以定義跨越所有的有源區(qū)12A至12D的單條柵極電極材料。隨后，移除該第一柵極 蝕刻掩膜層，并使用第二柵極蝕刻掩膜層（未圖示）切割虛線115所表示的區(qū)域中的該單 條柵極電極材料，從而形成所示的柵極結(jié)構(gòu)114AU14B。有時將該第二柵極蝕刻掩膜稱作 "柵極-切割"掩膜。接著，在形成柵極結(jié)構(gòu)114AU14B以后，通過在鰭片116上執(zhí)行一個 或多個離子注入制程形成源/漏區(qū)118。還可鄰近柵極結(jié)構(gòu)114AU14B形成側(cè)壁間隔（未 圖示）作為形成源/漏區(qū)18的制程的部分。當(dāng)然，在該離子注入制程期間可使用各種掩膜 層，以暴露將要注入離子的鰭片116,同時覆蓋不同裝置類型上的其它鰭片116。一般來說， 參照圖4B，在鰭片116中形成源/漏區(qū)118以后，沉積絕緣材料層126以過填充該鰭片形成 溝槽，接著可在絕緣材料層126上執(zhí)行平坦化制程，以形成圖4B所示的結(jié)構(gòu)。
[0044] 圖4C至4D顯示已形成一條連續(xù)（a continuous line)的導(dǎo)電材料120 (例如金 屬鎢）以接觸源/漏區(qū)118以后的裝置100。如圖所示，在一實施例中，單條導(dǎo)電材料120 跨越所有的四個有源區(qū)112A。為形成該條導(dǎo)電材料120,可沉積適當(dāng)?shù)囊粋€或多個導(dǎo)電材 料層，接著通過第一圖案化蝕刻掩膜（未圖示），例如圖案化光阻材料層，圖案化該導(dǎo)電材 料層，以定義如圖4C所示的連續(xù)條的導(dǎo)電材料120。
[0045] 接著，如圖4E至4F所示，可將該單條導(dǎo)電材料120切割為獨立的單元導(dǎo)電源/漏 接觸結(jié)構(gòu)120A至120D。為形成所述結(jié)構(gòu)，可在裝置100上形成第二圖案化蝕刻掩膜（未圖 示），例如圖案化光阻層，接著，通過該第二圖案化蝕刻掩膜執(zhí)行蝕刻制程以切割虛線142 所示的區(qū)域中的該單條導(dǎo)電材料120?？蓪⒃摰诙D案化蝕刻掩膜稱作"接觸-切割"掩膜。 最佳如圖4F所示，在一示例實施例中，各最終單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A至120D (例如 導(dǎo)電結(jié)構(gòu)120A)基本跨越其相關(guān)有源區(qū)（例如有源區(qū)112A)的整個寬度112W。
[0046] 圖4G顯示裝置100處于已沉積絕緣材料層128且已在該絕緣材料層128上執(zhí)行 平坦化制程從而形成如圖4G所示的結(jié)構(gòu)的制造點。在該制造點，可形成柵極接觸123(見 圖3C)以與柵極結(jié)構(gòu)114AU14B建立電性接觸。隨后，可在該裝置上方形成V0層，以具有 可與單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A至120D及柵極接觸123接觸的多個導(dǎo)電通孔。接著， 在該裝置上形成金屬化層Ml。
[0047] 本領(lǐng)域的技術(shù)人員將了解，在完整閱讀本申請后，本發(fā)明與本申請的背景部分所 述的現(xiàn)有技術(shù)相比具有一些優(yōu)點。例如，在如圖4G所示的制程點，通過單元導(dǎo)電源/漏接 觸結(jié)構(gòu)120A至120D的接觸已與源/漏區(qū)118建立導(dǎo)電接觸。但是，與通過使用本申請的
【背景技術(shù)】部分所述的現(xiàn)有技術(shù)需要三個掩膜層形成導(dǎo)電結(jié)構(gòu)20、22來達(dá)到流程中相同的 制造點相比，通過使用本發(fā)明的新穎技術(shù)僅使用兩個掩膜層即可實現(xiàn)。更具體地說，在圖 4A至4G所示的新穎方法中，這兩個掩膜層是：用以圖案化未切割的長條導(dǎo)電材料120的第 一掩膜層以及用以切割長條導(dǎo)電材料120以形成獨立的單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A至 120D的第二掩膜層，也就是接觸-切割掩膜層。也就是說，通過使用本發(fā)明的新穎方法，制 造新穎裝置100較本申請的背景部分所述的現(xiàn)有技術(shù)少用一個掩膜層。在半導(dǎo)體制造中節(jié) 約掩膜層可顯著節(jié)約制程時間、復(fù)雜性及成本。例如，利用本發(fā)明的方法節(jié)約一個掩膜層可 導(dǎo)致總的芯片成本降低約1 %到2%。
[0048] 本發(fā)明的另一個優(yōu)點是：與本申請的【背景技術(shù)】部分所述的現(xiàn)有技術(shù)產(chǎn)品10相比， 本發(fā)明的產(chǎn)品100在襯底上占用的"固定空間"或"繪制空間"量降低。更具體地說，導(dǎo)電 結(jié)構(gòu)22之間的端到端間隔32(見圖1A)不利于降低裝置10的總體長度（有時稱作單元 "高度"）。通常，將間隔32設(shè)置為相鄰特征（例如特征22B與22C)之間的最小間隔，從而 可通過使用單個掩膜層形成所有的八個特征22。在一示例中，端到端間隔32為約74納米 級。如果端到端間隔32小于該最小值，則通過使用單個掩膜層無法形成所有的八個導(dǎo)電結(jié) 構(gòu)22。在此情況下，八個導(dǎo)電結(jié)構(gòu)22的形成將需要使用包括兩個獨立掩膜層的雙圖案化技 術(shù)。如上所述，制造半導(dǎo)體產(chǎn)品時使用額外的掩膜層導(dǎo)致制程時間、復(fù)雜度及成本增加。因 此，通過使用上述現(xiàn)有技術(shù)方法，半導(dǎo)體制造商簡單地將端到端間隔32設(shè)為可使用其現(xiàn)有 的光刻設(shè)備進(jìn)行圖案化的最小值，從而不得不接受現(xiàn)有技術(shù)產(chǎn)品10所消耗的半導(dǎo)體"固定 空間"量。因此，現(xiàn)有技術(shù)產(chǎn)品10被限于8T配置而無法進(jìn)一步縮小尺寸。
[0049] 圖5顯示本申請的【背景技術(shù)】部分中所述的現(xiàn)有技術(shù)裝置10 (包括有源鰭片16)與 本發(fā)明的新穎裝置1〇〇(包括有源鰭片116)的單元高度的差別的簡單示圖。通常，在形成 裝置10或裝置100時，形成若干"偽"鰭片17以形成更均勻的最終鰭片結(jié)構(gòu)16、116。一般 來說，這樣一裝置上的"軌道（track) "數(shù)由M2金屬化層中的M2間距定義。例如，現(xiàn)有技術(shù) 裝置10具有64納米的M2間距及48納米的鰭片間距。這樣，現(xiàn)有技術(shù)裝置10的總體單元 高度10H為512納米（8X64)。通過采用48納米間距，這導(dǎo)致兩個最里邊的鰭片16之間 的中心距過量（512納米/48納米=10個鰭片的間距+32納米）。因此，現(xiàn)有技術(shù)裝置10 的兩個最里邊的鰭片16的中心距19約為80納米（32納米+48納米）。與其它鰭片16相 t匕，與間距19最接近的鰭片16之間的不均勻的間距導(dǎo)致鰭片的形成呈現(xiàn)更多的差異，相應(yīng) 引起最終FinFET裝置的性能的差異。
[0050] 相反，通過使用本發(fā)明的獨特方法，借由形成上述單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A 至120D，省略了與圖1A中的結(jié)構(gòu)22A至22D對應(yīng)的獨立導(dǎo)電結(jié)構(gòu)。因此，由上述最小間距 要求32引起的限制因素不再出現(xiàn)于本發(fā)明的裝置100中。在裝置100中，與現(xiàn)有技術(shù)裝置 上的導(dǎo)電結(jié)構(gòu)22之間的74納米間距32相比，相鄰單元導(dǎo)電源/漏接觸結(jié)構(gòu)120A至120D 之間的端到端間距121 (見圖3A)約為40納米。因此，與現(xiàn)有技術(shù)產(chǎn)品10的總體單元高度 10H相比，本發(fā)明可降低總體單元高度100H (見圖5)，也就是，7. 5T裝置對比現(xiàn)有技術(shù)8T裝 置。更具體地說，總體單元高度可降低32納米，導(dǎo)致降低后的單元高度100H為480納米， 從而能夠形成十個均勻間隔的鰭片116/偽鰭片17。鰭片116之間均勻的間距119導(dǎo)致形 成較均勻的鰭片116,相應(yīng)導(dǎo)致最終FinFET裝置的性能的差異較小。
[0051] 從8T至7. 5T的尺寸的縮小有效導(dǎo)致襯底上形成的邏輯裝置所占用的面積降低 約6 %，從而導(dǎo)致更加密集封裝的集成電路產(chǎn)品。由于邏輯裝置所占用的面積降低，與現(xiàn)有 技術(shù)設(shè)計相比，通過使用本發(fā)明的新穎裝置100可實現(xiàn)功耗降低約3%至5%量級，因為功 率大小大約是面積大小的平方根，也就是降低約2%至2. 5%。另外，與現(xiàn)有技術(shù)裝置相比， 因接觸的高度降低而導(dǎo)致的裝置電容降低將進(jìn)一步降低裝置的功耗。在完整閱讀本申請以 后，本領(lǐng)域的技術(shù)人員將容易了解其它優(yōu)點。
[0052] 由于本領(lǐng)域的技術(shù)人員可借助這里的教導(dǎo)很容易地以不同但等同的方式修改并 實施本發(fā)明，因此上述特定的實施例僅為示例性質(zhì)。例如，可以不同的順序執(zhí)行上述制程步 驟。而且，本發(fā)明并不限于這里所示架構(gòu)或設(shè)計的細(xì)節(jié)，而是如權(quán)利要求書所述。因此，顯 然，可對上面揭露的特定實施例進(jìn)行修改或變更，所有此類變更落入本發(fā)明的范圍及精神 內(nèi)。因此，所附的權(quán)利要求書規(guī)定本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1. 一種方法，包括： 在由半導(dǎo)體襯底中形成的隔離區(qū)隔開的相鄰第一及第二有源區(qū)中及上方形成第一及 第二晶體管裝置，該第一及第二晶體管包括至少一個源/漏區(qū)以及共享柵極結(jié)構(gòu)； 形成跨越該隔離區(qū)的連續(xù)導(dǎo)電線，其中，該連續(xù)導(dǎo)電線接觸各該第一及第二晶體管的 該至少一個源/漏區(qū)；以及 在該至少一條連續(xù)導(dǎo)電線上通過圖案化掩膜層執(zhí)行蝕刻制程，以形成分離的第一及第 二單元導(dǎo)電源/漏接觸結(jié)構(gòu)，其中，該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)分別接觸該第一 及第二晶體管的該至少一個源/漏區(qū)。
2. 如權(quán)利要求1所述的方法，還包括形成通孔層，該通孔層由分別接觸該第一及第二 單元導(dǎo)電源/漏接觸結(jié)構(gòu)的第一及第二導(dǎo)電通孔組成。
3. 如權(quán)利要求1所述的方法，其中，該第一晶體管為NFET晶體管，以及該第二晶體管為 PFET晶體管。
4. 如權(quán)利要求1所述的方法，其中，該第一及第二晶體管為FinFET晶體管。
5. 如權(quán)利要求1所述的方法，還包括形成與該共同柵極結(jié)構(gòu)導(dǎo)電耦接的柵極接觸結(jié) 構(gòu)。
6. 如權(quán)利要求5所述的方法，其中，在形成該柵極接觸結(jié)構(gòu)以后，該方法還包括形成通 孔層，該通孔層由分別接觸該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)以及該柵極接觸結(jié)構(gòu)的 第一、第二以及第三導(dǎo)電通孔組成。
7. 如權(quán)利要求1所述的方法，其中，該單元導(dǎo)電源/漏接觸結(jié)構(gòu)位于單層絕緣材料中。
8. -種方法，包括： 在由半導(dǎo)體襯底中形成的隔離區(qū)隔開的相鄰第一及第二有源區(qū)中及上方形成第一及 第二晶體管裝置，該第一及第二晶體管包括至少一個源/漏區(qū)以及共享柵極結(jié)構(gòu)； 通過第一圖案化掩膜層執(zhí)行第一蝕刻制程，以形成跨越該隔離區(qū)的連續(xù)導(dǎo)電線，其中， 該連續(xù)導(dǎo)電線接觸各該第一及第二晶體管的該至少一個源/漏區(qū)； 移除該第一圖案化掩膜層；以及 在該至少一條連續(xù)導(dǎo)電線上通過第二圖案化掩膜層執(zhí)行至少一個第二蝕刻制程，以形 成分離的第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)，其中，該第一及第二單元導(dǎo)電源/漏接觸結(jié) 構(gòu)分別接觸該第一及第二晶體管的該至少一個源/漏區(qū)。
9. 如權(quán)利要求8所述的方法，還包括形成通孔層，該通孔層由分別接觸該第一及第二 單元導(dǎo)電源/漏接觸結(jié)構(gòu)的第一及第二導(dǎo)電通孔組成。
10. 如權(quán)利要求8所述的方法，還包括形成與該共同柵極結(jié)構(gòu)導(dǎo)電耦接的柵極接觸結(jié) 構(gòu)。
11. 如權(quán)利要求10所述的方法，其中，在形成該柵極接觸結(jié)構(gòu)以后，該方法還包括形成 通孔層，該通孔層由分別接觸該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)以及該柵極接觸結(jié)構(gòu) 的第一、第二以及第三導(dǎo)電通孔組成。
12. 如權(quán)利要求8所述的方法，其中，該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)位于單層 絕緣材料中。
13. -種方法，包括： 在半導(dǎo)體襯底中形成相互隔開的第一、第二、第三以及第四有源區(qū)； 分別在該第一、第二、第三以及第四有源區(qū)中及上方形成第一、第二、第三以及第四晶 體管裝置，其中，各該晶體管包括至少一個源/漏區(qū)； 針對位于該第一及第二有源區(qū)上方的該第一及第二晶體管形成第一共享柵極結(jié)構(gòu)； 針對位于該第三及第四有源區(qū)上方的該第三及第四晶體管形成第二共享柵極結(jié)構(gòu)； 通過第一圖案化掩膜層執(zhí)行第一蝕刻制程，以形成跨越該第一、第二、第三以及第四有 源區(qū)的連續(xù)導(dǎo)電線，其中，該連續(xù)導(dǎo)電線接觸各該第一、第二、第三以及第四晶體管的該至 少一個源/漏區(qū)； 移除該第一圖案化掩膜層； 在該至少一條連續(xù)導(dǎo)電線上通過第二圖案化掩膜層執(zhí)行至少一個第二蝕刻制程，以分 別形成第一組多個分離的單元導(dǎo)電源/漏接觸結(jié)構(gòu)； 移除該第二圖案化掩膜層； 在該至少一條連續(xù)導(dǎo)電線的剩余部分上通過第三圖案化掩膜層執(zhí)行至少一個第三蝕 刻制程，以形成第二組多個單元導(dǎo)電源/漏接觸結(jié)構(gòu)；以及 形成通孔層，該通孔層由接觸該第一組及第二組多個單元導(dǎo)電源/漏接觸結(jié)構(gòu)的多個 導(dǎo)電通孔組成。
14. 如權(quán)利要求13所述的方法，還包括：在形成該通孔層以前，形成與該第一共享柵極 結(jié)構(gòu)導(dǎo)電耦接的第一柵極接觸結(jié)構(gòu)以及形成與該第二共享柵極結(jié)構(gòu)導(dǎo)電耦接的第二柵極 接觸結(jié)構(gòu)。
15. 如權(quán)利要求13所述的方法，其中，該第一組及第二組多個單元導(dǎo)電源/漏接觸結(jié)構(gòu) 位于單層絕緣材料中。
16. -種晶體管裝置，包括： 柵極結(jié)構(gòu)； 多個源/漏區(qū)； 第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)，各該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)接觸 該多個源/漏區(qū)的其中一個；以及 通孔層，由分別接觸該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)的第一及第二導(dǎo)電通孔組 成。
17. 如權(quán)利要求16所述的裝置，其中，該晶體管為FinFET晶體管。
18. 如權(quán)利要求16所述的裝置，還包括與該柵極結(jié)構(gòu)導(dǎo)電耦接的柵極接觸結(jié)構(gòu)。
19. 如權(quán)利要求16所述的裝置，其中，該通孔層還包括與該柵極接觸結(jié)構(gòu)導(dǎo)電耦接的 第三導(dǎo)電通孔。
20. 如權(quán)利要求16所述的裝置，其中，該第一及第二單元導(dǎo)電源/漏接觸結(jié)構(gòu)位于單層 絕緣材料中。
【文檔編號】H01L27/088GK104157604SQ201410203130
【公開日】2014年11月19日 申請日期:2014年5月14日 優(yōu)先權(quán)日:2013年5月14日
【發(fā)明者】M·拉希德, J·金, 鄧云飛, S·文卡特桑 申請人:格羅方德半導(dǎo)體公司
相關(guān)技術(shù)
網(wǎng)友詢問留言
已有0條留言
- 還沒有人留言評論。精彩留言會獲得點贊！
1