本申請的主題關于使用和制造可再編程非易失性存儲器單元陣列的結構，尤其涉及形成在半導體基板上及之上的存儲器儲存元件的三維陣列。

背景技術：
利用閃存的可再編程非易失性大數(shù)據(jù)儲存系統(tǒng)的使用廣泛地用于存儲計算機文檔的數(shù)據(jù)、照片和其它類型主機產(chǎn)生和/或使用的數(shù)據(jù)。通常形式的閃存是通過連接器可移動連接到主機的卡。有很多可購買到的不同的閃存卡，例如，以商標CompactFlash(CF)、MultiMediaCard(MMC)、SecureDigital(SD)、miniSD、microSD、MemoryStick、MemoryStickMicro、xD-PictureCard、SmartMedia和TransFlash銷售的閃存卡。這些卡根據(jù)它們的規(guī)范具有唯一的機械插頭和/或電氣接口，并且插入匹配的提供為主機的一部分或者與其連接的插座中。廣泛使用的另一種形式的閃存系統(tǒng)是閃存驅動器，是小而長的封裝體形式的手持存儲系統(tǒng)，具有串行總線(USB)插頭用于與主機連接，將其插入主機的USB插座中。此處的受讓人桑迪士克公司以其Cruzer、Ultra和ExtremeContour商標銷售閃存驅動器。在再一種形式的閃存系統(tǒng)中，大量的存儲器永久地安裝在主機系統(tǒng)內，例如在筆記本電腦內取代通常的磁盤驅動海量數(shù)據(jù)存儲系統(tǒng)。這三種形式的海量數(shù)據(jù)存儲系統(tǒng)的每一個通常包括相同類型的閃存陣列。它們的每一個也通常包含其自己的存儲器控制器和驅動器，但是也有某些僅存儲器的系統(tǒng)，代之至少部分地由與存儲器連接的主機執(zhí)行的軟件控制。閃存一般地形成在一個或多個集成電路芯片上，并且控制器形成在另一個電路芯片上。但是，在某些存儲器系統(tǒng)中，其包括控制器，尤其是嵌入主機內的那些，存儲器、控制器和驅動器常常形成在單一的集成電路芯片上。有兩個主要技術使數(shù)據(jù)在主機和閃存系統(tǒng)之間通信。一種是：系統(tǒng)產(chǎn)生或接收的數(shù)據(jù)文檔的地址映射入為系統(tǒng)建立的連續(xù)邏輯地址空間的不同范圍。地址空間的范圍一般地不充分覆蓋系統(tǒng)能處理的全部地址范圍。作為一個示例，磁盤存儲驅動器通過這樣的邏輯地址空間與計算機或其它主機系統(tǒng)通信。主機系統(tǒng)保持跟蹤由文件分配表(FAT)給其分配文件的邏輯地址，并且存儲器系統(tǒng)支持這些邏輯地址的地圖成為其中存儲數(shù)據(jù)的物理存儲地址。商業(yè)可購買的大部分存儲卡和閃存驅動器利用該類型的接口，因為它與主機與其具有常規(guī)連接的磁盤驅動器匹配。在兩種技術的第二種中，電子系統(tǒng)產(chǎn)生的數(shù)據(jù)文件被唯一地識別，并且它們的數(shù)據(jù)通過偏移量邏輯編址在文件內。然后，這些文件的標識符直接繪制在存儲器系統(tǒng)中成為物理存儲器位置。例如，在專利申請公開號US2006/0184720Al中也描述和對比了兩種類型的主機/存儲器系統(tǒng)接口。閃存系統(tǒng)一般地利用具有存儲器單元陣列的集成電路，其根據(jù)其中存儲的數(shù)據(jù)單個存儲控制存儲器單元閾值電平的電荷。導電的浮置柵極最普遍地提供為存儲器單元的一部分來存儲電荷，但是交替地采用電荷誘捕材料。NAND結構通常優(yōu)選為用于大容量海量存儲系統(tǒng)所用的存儲單元陣列。其它的結構，例如NOR，一般地用于小容量存儲器。NAND閃存陣列及其操作作為閃存系統(tǒng)一部分的示例可參見美國專利號5,570,315、5,774,397、6,046,935、6,373,746、6,456,528、6,522,580、6,643,188、6,771,536、6,781,877和7,342,279。存儲器單元陣列中存儲的數(shù)據(jù)的每個位所需的集成電路面積量近年來已經(jīng)顯著減小，并且目標是進一步保持對其減小。閃存系統(tǒng)的成本和尺寸因此也相應減小。NAND陣列結構的使用對此有貢獻，但是也已經(jīng)采用其它方法來減小存儲器單元陣列的尺寸。這些其它方法之一是在半導體基板上形成多個二維存儲器單元陣列，在不同平面中一個在另一個上，取代更加典型的單一陣列。美國專利號7,023,739和7,177,191給出了集成電路的示例，其具有多個堆疊的NAND閃存單元陣列平面。另一種類型的可再編程非易失性存儲器單元采用可變電阻存儲器元件，可設置為導電狀態(tài)或非導電狀態(tài)(或者作為選擇，分別為低電阻狀態(tài)或高電阻狀態(tài))以及某些附加的部分導電狀態(tài)，并且保持這樣的狀態(tài)直至隨后復位至初始條件?？勺冸娮柙为氝B接在兩個垂直延伸的導體(一般地為位線和字線)之間，它們在二維陣列中彼此交叉。這樣的元件狀態(tài)一般地通過施加在交叉導體上的適當電壓改變。由于這些電壓還必須施加到大量的其它未選擇的電阻元件，因為它們沿著與編程或讀取的選擇元件狀態(tài)相同的導體連接，二極管通常與可變電阻元件串聯(lián)連接，以便減小可能流過它們的漏電流。用大量并聯(lián)存儲器單元實現(xiàn)數(shù)據(jù)讀取和編程操作的愿望導致讀取或編程電壓施加到非常大量的其它存儲器單元?？勺冸娮璐鎯ζ髟嚵泻拖嚓P二極管的示例在專利申請公開US2009/0001344Al中給出。

技術實現(xiàn)要素：
具有圍繞柵極的垂直開關以及在三維存儲器中形成垂直開關的圍繞柵極的方法根據(jù)本發(fā)明的一般內容，非易失性存儲器提供有讀/寫(R/W)存儲器元件的三維(3D)陣列，可由z方向的局部位線或位線柱和垂直于z方向的x-y平面中的多層中的字線的陣列的x-y-z架構訪問。在y方向的全局位線的x-陣列沿著y方向可轉換地連接到各個局部位線柱。這由單獨局部位線柱的每一個和全局位線之間的選擇晶體管實現(xiàn)。每個選擇晶體管是形成為垂直結構的柱選擇裝置，在局部位線柱和全局位線之間轉換。根據(jù)本發(fā)明的另一個方面，3D存儲器裝置包括垂直轉換層，用于轉換一組局部位線到對應的一組全局位線，垂直轉換層是垂直薄膜晶體管(TFT)的TFT溝道的二維(2D)陣列，對齊排列以連接到局部位線的陣列，每個TFT轉換局部位線到對應的全局位線并且每個TFT具有圍繞柵極。特別是，陣列中的TFT具有分別沿著x和y軸的分開長度Lx和Ly，從而柵極材料層形成在x-y平面中的每個TFT周圍的圍繞柵極，并且使柵極材料層具有的厚度合并以形成沿著x軸的行選擇線，而在各行選擇線之間保持分開長度Ls。根據(jù)本發(fā)明的另一個方面，在3D存儲器裝置中，其結構布置成由具有x、y和z方向的直角坐標限定的三維圖案，在垂直的z方向，多個平行的x-y平面堆疊在半導體基板之上，并且包括存儲器層，形成對存儲器層提供訪問或通道的垂直轉換層的方法包括：在存儲器層中形成垂直薄膜晶體管(TFT)的TFT溝道的2D陣列以提供對結構的轉換通道，在x-y平面中形成卷繞在每個TFT溝道周圍的柵極氧化物層，以及在柵極氧化物層之上形成柵極材料層，其中2D陣列中的TFT溝道具有分別沿著x和y軸的分開長度Lx和Ly，從而所述柵極材料層具有的厚度合并以形成沿著x軸的行選擇線，而保持各行選擇線之間的分開長度Ls。通常，與CMOS晶體管相比，薄膜晶體管(TFT)不能處理很大的電流。具有圍繞柵極有效地增加了TFT的溝道面積，并且提供改進的轉換或驅動能力。圍繞柵極與傳統(tǒng)的單側柵極相比能輸送3倍的驅動電流。非易失性三維可變電阻元件存儲器系統(tǒng)的各方面、優(yōu)點、特征和細節(jié)包括在下面的其示范性示例的描述中，其描述應與附圖相結合。這里引用的所有專利、專利申請、文章、其它出版物、文件和物品為了所有目的通過這樣的引用以其全文合并于本文。對于并入的出版物、文件或物品的任何一個與本申請之間定義或術語使用上的任何不一致或矛盾的部分，皆以本申請為主。附圖說明圖1是示意性地示出了三維存儲器的一部分的等效電路的形式的三維存儲器的結構。圖2是示例性存儲系統(tǒng)的模塊圖，其可采用圖1的三維存儲器。圖3提供圖1的三維陣列的兩個平面和基板，其中添加了某些結構。圖4是圖3的平面之一的一部分的展開圖，注釋為顯示其中編程數(shù)據(jù)的效果。圖5是圖3的平面之一的一部分的展開圖，注釋為顯示從其讀取數(shù)據(jù)的效果。圖6示出了示例性存儲器儲存元件。圖7示出了在圖1和圖3所示的3D存儲器的多個平面上的讀取偏壓和漏電流。圖8示意性地示出了單側字線結構。圖9示出了具有單側字線結構的3D陣列的一個平面和基板。圖10示出了圖8和圖9的單側字線結構3D陣列中漏電流的消除。圖11A示出了局部位線LBL11通過具有長度y1的全局位線GBL1的一段連接到感測放大器(SA)。圖11B示出了局部位線LBL13通過具有長度y2的全局位線GBL1的一段連接到感測放大器。圖12示出了沿著字線驅動器和感測放大器之間的選擇單元M的電路通道的電阻。圖13示出了位線控制電路，其保持位線電壓固定在基準電壓。圖14是3D陣列一部分的立體圖，其結構具有階梯字線。圖15示出了根據(jù)實施例的3D陣列沿著y方向的截面圖，其中相鄰存儲器層的字線臺階制作在位線之間。圖16示出了根據(jù)實施例的3D陣列沿著y方向的截面圖，其中各種交錯排列的字線臺階堆疊為彼此盡可能靠近。圖17示出了從頂部到底部制造具有階梯字線的3D陣列的一系列工藝步驟。圖18示出了字線驅動器，形成為在存儲器層的3D陣列的頂部上的垂直結構。圖19A是在x-z平面上突出的有效3D陣列的截面圖的示意性圖示。圖19B示出了圖19A示意性所示的有效3D陣列的裝置結構。圖20是根據(jù)另一個實施例在x-z平面上突出的有效3D陣列的截面圖的示意性圖示。圖21是圖19所示有效3D陣列一部分的立體圖。圖22A示出了制造圖19所示有效3D陣列的一系列工藝步驟之一，包括其中掩模層設置在字線層上以能在字線層中蝕刻溝槽。圖22B示出了制造圖19所示的有效3D陣列的一系列工藝步驟之一，包括在字線層中蝕刻溝槽。圖22C示出了制造圖19所示的有效3D陣列的一系列步驟，包括其中氧化五層沉積在字線層的頂部上，接下來是掩模層。圖22D示出了制造圖19所示的有效3D陣列的一系列工藝步驟，包括在氧化物層中蝕刻溝槽。圖22E示出了制造圖19所示的有效3D陣列的一系列工藝步驟，包括其中第二字線層形成在氧化物層的頂部上，并且通過氧化物層中的溝槽與下字線層進行連接。圖22F示出了制造圖19所示的有效3D陣列的一系列工藝步驟，包括在第二字線層中蝕刻溝槽。圖22G示出了制造圖19所示的有效3D陣列的一系列工藝步驟，包括如圖22C所示重復其工藝用于后續(xù)氧化物層和掩模層以增加字線的階梯結構。圖22H示出了制造圖19所示的有效3D陣列的一系列工藝步驟，包括如圖22D所示重復其工藝，在氧化物層中蝕刻溝槽，以便逐漸增加字線的階梯結構。圖23示出了設置或重新設置R/W元件的偏置條件。圖24A是示出用于高容量局部位線開關的結構的立體圖。圖24B示出了高容量局部位線開關的另一個實施例。圖25示出了圖24A所示開關沿著線z-z剖取的截面圖。圖26示出了在從沿著全局位線且垂直于字線的y方向看的截面圖中示范性3D存儲器裝置的總設計方案中的垂直選擇裝置。圖27是在圖21所示的3D結構的選擇層2中垂直開關的橫截面的x-y平面中的示意圖。圖28示出了形成垂直開關層2的工藝，包括在存儲器層的頂部上沉積N+多晶硅層，并繼之以沉積P-多晶硅層以及N+多晶硅層。圖29A是在存儲器層的頂部上的垂直開關層2的立體圖，并且示出了由NPN板層形成各溝道柱的工藝。圖29B是在已經(jīng)形成各溝道柱后圖29A的頂部平面圖。圖30A是沿著x軸剖取的截面圖，示出了在溝道柱的頂部上沉積柵極氧化物層。圖30B是沿著圖30A的y軸剖取的截面圖。圖31A是沿著x軸剖取的截面圖，示出了在柵極氧化物層的頂部上沉積柵極材料層。圖31B是沿著圖31A的y軸剖取的截面圖，示出了絕緣溝道柱的相鄰對之間的空間填充有柵極材料。圖32A是沿著x軸剖取的截面圖，進一步示出了柵極材料的回蝕刻。圖32B是沿著圖32A的y軸剖取的截面圖。圖33A是沿著x軸剖取的截面圖，示出了沉積氧化物以填充任何凹陷和間隙從而完成垂直開關層2的工藝。圖33B是沿著完成的垂直開關層2的圖33A的y軸剖取的截面圖，使TFT的陣列由沿著x軸的選擇柵極線控制。圖34A是沿著x軸剖取的截面圖，示出了在頂部金屬層中形成全局位線GBL的工藝。圖34B是沿著圖34A的y軸剖取的截面圖。圖35是沿著x軸剖取的截面圖，示出了填充金屬線之間間隙的工藝。具體實施方式首先參見圖1，示意性地且總體上示出了三維存儲器10的一部分的等效電路的形式的三維存儲器10的結構。這是上述三維陣列的具體示例。標準三維直角坐標系11作為基準，矢量x、y和z的每一個的方向與另兩個垂直。用于選擇性連接內部存儲器元件與外部數(shù)據(jù)電路的電路優(yōu)選形成在半導體基板13中。在該具體示例中，利用選擇或轉換裝置Qxy的二維陣列，其中x給出了裝置在x方向的相對位置，并且y給出了其在y方向的相對位置。例如，各裝置Qxy可為選擇柵極或選擇晶體管。全局位線(GBLX)在y方向延伸，并且具有在x方向由下角標表示的相對位置。全局位線(GBLX)可分別與在x方向具有相同位置的選擇裝置Q的源極或漏極連接，盡管在讀取期間以及在典型的編程期間，僅與特定全局位線連接的一個選擇裝置此時導通。各選擇裝置Q的源極和漏極的另一個與局部位線(LBLxy)之一連接。局部位線在z方向垂直延伸，并且在x(行)和y(列)方向形成規(guī)則的二維陣列。為了連接一組(在該示例中，指定為一行)局部位線與對應的全局位線，控制柵極線SGy延伸在x方向且與選擇裝置Qxy的單行的控制端子(柵極)連接，選擇裝置Qxy在y方向具有共同位置。因此，選擇裝置Qxy此時連接跨過x方向的一行局部位線(LBLxy)(在y方向具有相同位置)到對應的全局位線(GBLX)，取決于控制柵極線SGy接收的電壓，該電壓導通與其連接的選擇裝置。其余的控制柵極線接收保持它們連接的選擇裝置截止的電壓。應注意，因為僅一個選擇裝置(Qxy)用于局部位線(LBLxy)的每一個，在x方向和y方向二者上跨過半導體基板的該陣列的間距可制作得非常小，并且因此存儲器存儲元件的密度很大。存儲器存儲元件Mzxy形成在多個平面中，該多個平面位于基板13之上在z方向不同距離的位置。圖1中示出有兩個平面1和2，但是一般地具有更多，例如4、6甚至更多個平面。在距離z的每個平面中，字線WLzy延伸在x方向，并且在局部位線(LBLxy)之間的y方向分隔。每個平面的字線WLzy單獨地交叉在字線任何一側上的相鄰兩個局部位線LBLxy。單獨的存儲器存儲元件Mzxy連接在相鄰于這些單獨的交叉點的一個局部位線LBLxy和一個字線WLzy之間。單獨的存儲器元件Mzxy可通過在連接存儲器元件的局部位線LBLxy和字線WLzy上施加適當?shù)碾妷憾鴮ぶ?。該電壓選擇為提供導致存儲器元件狀態(tài)從現(xiàn)有狀態(tài)轉變到所希望的新狀態(tài)所需的電刺激。這些電壓的水平、持續(xù)時間和其它特性取決于存儲器元件所用的材料。三維存儲器單元結構的每個平面一般地由至少兩層形成，其中一層中設置導電字線WLzy，另一層的介電材料將平面彼此電隔離。附加層也可存在于每個平面中，例如取決于存儲器元件Mzxy的結構。這些平面在半導體基板彼此疊置地堆疊，局部位線LBLxy與每個平面的存儲器元件Mzxy連接，局部位線通過每個平面延伸。圖2是圖示存儲器系統(tǒng)的模塊圖，該存儲器系統(tǒng)可采用圖1的三維存儲器10。感測放大器和I/O電路21連接為提供(在編程期間)和接收(在讀取期間)圖1的全局位線GBLX上并聯(lián)的模擬電參量，其表示尋址存儲器元件Mzxy中存儲的數(shù)據(jù)。電路21一般地包含感測放大器用于在讀取期間將這些電參量轉換成數(shù)字數(shù)據(jù)值，其數(shù)字數(shù)值然后在線23上傳輸?shù)酱鎯ζ飨到y(tǒng)控制器25。相反，在陣列10中編程的數(shù)據(jù)由控制器25輸送到感測放大器和I/O電路21，然后通過在全局位線GBLx上施加適當?shù)碾妷簩⒃摂?shù)據(jù)編程在尋址的存儲器元件中。對于二進制操作，一個電壓電平一般地施加在全局位線上以表示二進制1，并且另一個電壓電平表示二進制0。存儲器元件為了讀取或編程由各字線選擇電路27和局部位線電路29施加在字線WLzy和選擇柵極控制線SGy上的電壓進行尋址。在圖1的具體三維陣列中，選擇的字線和在一個實例中通過選擇裝置Qxy連接到全局位線GBLx的局部位線LBLxy的任何一個之間設置的存儲器元件可通過選擇電路27和29施加適當?shù)碾妷憾鵀榫幊袒蜃x取進行尋址。存儲器系統(tǒng)控制器25一般地從主機系統(tǒng)31接收數(shù)據(jù)且傳送數(shù)據(jù)到主機系統(tǒng)31?？刂破?5通常包含大量的隨機訪問存儲器(RAM)34，用于臨時存儲這樣的數(shù)據(jù)和操作信息。被讀取或編程的指令、信號狀態(tài)和數(shù)據(jù)地址在控制器25和主機31之間交換。該存儲器系統(tǒng)用廣泛種類的主機系統(tǒng)操作。它們包括個人計算機(PC)、膝上計算機和其它便攜式計算機、移動電話、個人數(shù)字助理(PDA)、數(shù)字相機、數(shù)字攝像機和便攜式音頻播放器。主機一般地包括內置插座33用于一個或多個類型的存儲器卡或閃存驅動器，其接受存儲器系統(tǒng)的配對的存儲器系統(tǒng)插頭35，但是某些主機要求使用適配器將存儲器卡插入其中，其它類型的要求使用在其間的線纜。作為選擇，存儲器系統(tǒng)可作為主機系統(tǒng)的整體的一部分構建在主機系統(tǒng)中。存儲器系統(tǒng)控制器25將從主機接收的指令傳輸?shù)浇獯a器/驅動器電路37。同樣，存儲器系統(tǒng)產(chǎn)生的狀態(tài)信號從電路37傳送到控制器25。在控制器幾乎控制所有存儲器操作的情況下，電路37可為簡單的邏輯電路，或者可包括狀態(tài)機控制執(zhí)行給定指令所需重復的存儲器操作的至少某些。從解碼指令產(chǎn)生的控制信號從電路37施加到字線選擇電路27、局部位線選擇電路29以及感測放大器和I/O電路21。地址線39也從控制器連接到電路27和29，該控制器攜帶在陣列10內訪問的存儲器元件的物理地址，以執(zhí)行來自主機的指令。物理地址對應于從主機系統(tǒng)31接收的邏輯地址，由控制器25和/或解碼器/驅動器37進行轉換。結果，通過施加適當?shù)碾妷涸谶x擇裝置Qxy的控制元件上，電路29部分地尋址陣列10內的指定的存儲器元件，以連接所選擇的局部位線(LBLxy)與全局位線(GBLX)。通過電路27施加適當?shù)碾妷旱疥嚵械淖志€WLzy完成尋址。盡管圖2的存儲器系統(tǒng)利用圖1的三維存儲器元件陣列10，但是該系統(tǒng)不限于僅利用該陣列結構。給定的存儲器系統(tǒng)可選擇性地結合該類型的存儲器與其它類型包括閃存的存儲器，例如，具有NAND存儲器單元陣列結構、磁盤驅動器或某些其它類型存儲器的閃存。其它類型的存儲器可具有其自己的控制器，或者在某些情況下可與三維存儲器單元陣列10共享控制器25，特別是如果在一個操作水平上的兩種類型存儲器之間有一定的兼容性。盡管圖1的陣列中存儲器元件Mzxy的每一個可單獨尋址以根據(jù)引入的數(shù)據(jù)改變其狀態(tài)或者讀取其現(xiàn)有的存儲狀態(tài)，但是當然優(yōu)選的是在并聯(lián)的多個存儲器元件的單元中編程和讀取該陣列。在圖1的三維陣列中，一個平面上的一行存儲器元件可平行編程和讀取。平行操作的存儲器元件數(shù)取決于連接到選擇的字線的存儲器元件數(shù)。在某些陣列中，字線可分段(圖1中沒有示出)，從而僅沿著長度連接的存儲器元件總數(shù)的一部分可以進行用于平行操作的尋址，即，連接到各段中選擇的一段的存儲器元件。數(shù)據(jù)已經(jīng)變得陳舊的先前編程的存儲器元件從它們先前的編程狀態(tài)尋址且再編程。并行再編程的存儲器元件的狀態(tài)因此通常彼此之間具有不同的開始狀態(tài)。這對很多存儲器元件材料是可接受的，但是通常在重新編程一組存儲器元件前，優(yōu)選重新設置該組存儲器元件為一共同狀態(tài)。為此目的，存儲器元件可分組成塊，在準備給它們進行后續(xù)編程前，其中每個塊的存儲器元件同時復位到一共同狀態(tài)，優(yōu)選為編程狀態(tài)的一個。如果所用的存儲器元件的材料特征從第一狀態(tài)改變到第二狀態(tài)所用的時間遠小于其從第二狀態(tài)改變到第一狀態(tài)所用的時間，則復位操作優(yōu)選選擇為引起進行較長時間的轉變。然后，編程比復位要快。復位的時間較長通常是沒有問題的，因為復位除了陳舊數(shù)據(jù)不包含任何東西的存儲器元件塊一般地在后臺以高百分比的情況完成，因此不會不利地影響存儲器系統(tǒng)的編程性能。通過利用存儲器元件的塊復位，可變電阻存儲器元件的三維陣列可以以與電流閃存單元陣列類似的方式操作。復位存儲器元件的塊到一共同狀態(tài)對應于擦除閃存單元塊到擦除狀態(tài)。這里的存儲器元件的各塊可進一步分成存儲器元件的多個頁，其中一頁的存儲器元件一起編程和讀取。這類似于使用閃存的頁。各頁的存儲器元件一起編程和讀取。當然，在編程時，要存儲表示為復位狀態(tài)的數(shù)據(jù)的那些存儲器元件不從復位狀態(tài)改變。需要改變到另一個狀態(tài)以便表示其中存儲數(shù)據(jù)的那些頁存儲器元件使其狀態(tài)由編程操作改變。使用這樣塊和頁的示例示出在圖3中，其提供圖1的陣列的平面1和2的平面示意圖。通過每個平面延伸的不同字線WLzy和通過平面延伸的局部位線LBLxy以二維方式示出。各塊由連接到一個字線兩側的存儲器元件構成，或者如果字線是分段的，則由連接到在單個平面中的字線的一段的兩側的存儲器元件構成。因此，在陣列的每個平面中有非常大量的這樣的塊。在圖3所示的塊中，連接到一個字線WL12兩側的存儲器元件M114、M124、M134、M115、M125和M135的每一個形成塊。當然，將有更多的存儲器元件沿著字線長度連接，但是為了簡單起見僅示出了它們中的幾個。每個塊的存儲器元件連接在單一字線和局部位線的不同一個之間，也就是，對于圖3所示的塊，在字線WL12和各局部位線LBL12、LBL22、LBL32、LBL13、LBL23和LBL33之間。圖3還示出一頁。在所描述的具體實施例中，每個塊有兩頁。一頁由沿著塊的字線一側的存儲器元件形成，并且另一頁由沿著字線的相對側的存儲器元件形成。圖3標出的示例性頁由存儲器元件M114、M124和M134形成。當然，一頁將一般地具有非常大量的存儲器元件，以便同時能編程和讀取大量的數(shù)據(jù)。為了說明的簡便起見，圖3的頁僅包括幾個存儲器元件?，F(xiàn)在將描述圖2的存儲器系統(tǒng)中陣列10操作時圖1和3的存儲器陣列的示例性復位、編程和讀取操作。對于這些示例，使存儲器元件Mzxy的每一個包括非易失性存儲器材料，通過在存儲器元件上施加不同極性的電壓(或電流)或者相同極性但不同大小和/或持續(xù)時間的電壓，可在兩個不同電阻水平的穩(wěn)定狀態(tài)之間轉換。例如，一種類型的材料可設置為在一個方向電流流過元件成為高電阻狀態(tài)，并且在另一個方向電流流過元件成為低電阻狀態(tài)?；蛘?，在采用相同電壓極性轉換的情況下，一個元件可需要高電壓和短時間轉換到高電阻狀態(tài)以及低電壓和長時間轉換到低電阻狀態(tài)。這是各存儲器元件的兩個存儲器狀態(tài)，表示數(shù)據(jù)的一個位的存儲，是0或1，取決于存儲器元件的狀態(tài)。為了復位(擦除)存儲器元件的塊，該塊中的存儲器元件設置成它們的高電阻狀態(tài)。該狀態(tài)將指定為邏輯數(shù)據(jù)狀態(tài)1，繼之以電流閃存陣列中所用的轉換，但是可選擇性地指定為0。如圖3的示例所示，一個塊包括電連接到一條字線WL或其段的所有的存儲器元件。一個塊是一起復位的陣列中存儲器元件的最小單元。它可包括幾千個存儲器元件。如果字線一側上的一行存儲器元件包括1000存儲器元件，例如，一個塊在字線的兩側上的兩行具有2000個存儲器元件。以圖3所示的塊作為示例，可采用下面的步驟復位一個塊的所有存儲器元件：1.由圖2的感測放大器和I/O電路21設置所有的全局位線(圖1和3的陣列中的GBL1、GBL2和GBL3)到零電壓。2.設置在塊的一個字線的任一側上的至少兩個選擇柵極線到H'伏，從而字線在y方向的每一側上的局部位線通過它們的選擇裝置連接到它們各自的全局位線，并且因此使其為零伏。使電壓H'足夠高以導通選擇裝置Qxy，例如，在1-3伏的范圍，一般地為2伏。圖3所示的塊包括字線WL12，從而字線任何一側上的選擇柵極線SG2和SG3(圖1)由圖2的電路29設置為H'伏，以便導通選擇裝置Q12、Q22、Q32、Q13、Q23和Q33。這使x方向延伸的兩個相鄰行中的局部位線LBL12、LBL22、LBL32、LBL13、LBL23和LBL33的每一個連接到全局位線GBL1、GBL2和GBL3的各自一個。在y方向彼此相鄰的兩個局部位線連接到單一的全局位線。這些局部位線然后設置為全局位線的零伏。其余的局部位線優(yōu)選保持不連接且使其電壓浮動。3.將要復位的塊的字線設置為H伏。該復位電壓值取決于存儲器元件中的轉換材料，并且可在一伏的幾分之一至幾伏之間。陣列的所有其它字線，包括選擇平面1的其它字線和其它沒有選擇平面上的所有字線，設置為零伏。在圖1和3的陣列中，字線WL12設在H伏，而陣列中所有其它字線設在零伏，全部通過圖2的電路27。結果是H伏施加在塊的存儲器元件的每一個上。在圖3的示例性塊中，這包括存儲器元件M114、M124、M134、M115、M125和M135。對于作為示例所用的存儲器材料的類型，通過這些存儲器元件產(chǎn)生的電流使已經(jīng)不在高電阻狀態(tài)的任何一個存儲器元件進入復位狀態(tài)。應注意，沒有迷途電流流動，因為僅一個字線具有非零電壓。塊的一個字線上的電壓可使電流僅通過塊的存儲器元件流到地。也沒有什么因素能驅動未選擇和電浮置的局部位線至H伏，從而在塊外的陣列的任何其它存儲器元件上不存在電壓差。因此沒有電壓施加在其它塊中未選擇的存儲器元件上，這可能導致它們被非有意地干擾或復位。還應注意，多重塊可通過設置字線和相鄰選擇柵極的任何組合分別為H或H'而同時復位。在此情況下，這樣做的不利影響僅為增加了同時復位增加了存儲器元件所需的電流量。這影響了所需電源的尺寸。一頁的存儲器元件優(yōu)選同時編程，以便提高存儲器系統(tǒng)操作的一致性。圖3所示頁的放大圖提供在圖4中，增加注釋以圖示編程操作。頁的各存儲器元件開始在它們的復位狀態(tài)，因為其塊的所有存儲器元件先前已經(jīng)復位。這里取復位狀態(tài)表示邏輯數(shù)據(jù)1。對于這些存儲器元件的任何一個，為了根據(jù)編程為頁的輸入數(shù)據(jù)存儲邏輯數(shù)據(jù)0，那些存儲器元件轉換成它們的低電阻狀態(tài)、它們的復位狀態(tài)，而頁的其余存儲器元件保持在復位狀態(tài)。為了編程一個頁，僅一行選擇的裝置導通，導致僅一行局部位線連接到全局位線。該連接選擇性地允許塊的兩頁的存儲器元件在兩個順序編程周期內編程，然后使復位中的存儲器元件數(shù)與編程單元相等。參見圖3和4，存儲器元件M114、M124和M134的所示一頁內的示例性編程操作描述如下：1.全局位線上設置的電壓是根據(jù)存儲器系統(tǒng)編程所接收的數(shù)據(jù)圖案。在圖4的示例中，GBL1攜載邏輯數(shù)據(jù)位1，GBL2攜載邏輯位0，并且GBL3攜載邏輯位1。位線分別設置為對應的電壓M、H和M，如所示，其中M電位電壓為高，但不足以編程存儲器元件，并且H電位高至足以迫使存儲器元件成為編程狀態(tài)。M電位電壓可約為H電位電壓的一半，在零伏和H之間。例如，M電位可為0.7伏，并且H電位可為1.5伏。用于編程的H電位不必與復位或讀取所用的H電位相同。在此情況下，根據(jù)所接收的數(shù)據(jù)，存儲器元件M114和M134保持在復位狀態(tài)，而存儲器元件M124被編程。因此，編程電壓僅通過下面的步驟施加到該頁的存儲器元件M124。2.在選擇的字線WL12的情況下，設置要編程的該頁的字線為0伏。這是與其連接的該頁的存儲器元件的唯一字線。所有平面上的其它字線的每一個設置為M電位。這些字線電壓通過圖2的電路27施加。3.設置所選字線任何一側之下和之上的選擇柵極線之一到H'電壓電平，以便選擇一頁用于編程。對于圖3和4所示的頁，H'電壓施加在選擇柵極線SG2上，以便導通選擇裝置Q12、Q22和Q32(圖1)。所有其它選擇柵極線，即在該示例中的線SG1和SG3，設置為0伏，以便保持它們的選擇裝置截止。選擇柵極線電壓由圖2的電路29施加。這將一行局部位線連接到全局位線，并且保持所有其它的局部位線浮置。在該示例中，一行局部位線LBL12、LBL22和LBL32通過導通的選擇裝置連接到各全局位線GBL1、GBL2和GBL3，而該陣列的所有其它局部位線(LBL)保持為浮置。對于上述示例性存儲器元件材料，該操作的結果是編程電流IPROG通過存儲器元件M124傳送，因此導致存儲器元件從復位狀態(tài)改變到設置(編程)狀態(tài)。連接在選擇的字線WL12和施加了編程電壓電平H的局部位線(LBL)之間的其它的存儲器元件(未示出)也如此。施加上面所列編程電壓的相對時間的示例是開始設置一頁上所選字線任何一側上的所有的全局位線(GBL)、所選的選擇柵極線(SG)、所選的字線和兩個相鄰字線和兩個相鄰字線全部為電壓電平M。此后，GBL的所選的一個根據(jù)編程的數(shù)據(jù)升高到電壓電平H，而對于編程周期的持續(xù)時間同時降低所選字線的電壓至0伏。平面1中除了選擇的字線WL12之外的字線以及未選擇的其它平面中的所有字線可弱驅動至M、某一較低的電壓或允許浮置，以便減小作為圖2的電路27一部分的字線驅動器必須給出的功率。通過浮置選擇的行之外的所有局部位線(在該示例中，幾乎所有的LBL12、LBL2和LBL3)，電壓可輕松地連接到所選平面1的外部字線以及其它平面的字線，其它平面允許在連接在浮置局部位線和相鄰字線之間的低電阻狀態(tài)(編程)下通過存儲元件浮置。這些選擇的平面的外部字線和未選擇的平面中的字線，盡管允許浮置，可最終通過編程的存儲器元件的結合而驅動到電壓電平M。在編程操作期間一般地具有寄生電流，可能增加必須通過所選字線和全局位線提供的電流。在編程期間，有兩個寄生電流源，一個是在不同塊中的相鄰頁中，另一個在相同塊中的相鄰頁中。第一個示例是圖4所示的電流Ip1，來自在編程期間已經(jīng)升高至電壓電平H的局部位線LBL22。存儲器元件M123連接在其字線WL11上的該電壓和電壓電平M之間。該電壓差可導致寄生電流Ip1流動。由于在局部位線LBL12或LBL32和字線WL11之間沒有這樣的電壓差，所以沒有這樣的寄生電流流過存儲器元件M113或M133的任何一個，結果，這些存儲器元件根據(jù)編程的數(shù)據(jù)保持在復位狀態(tài)。其它的寄生電流可類似地從相同的局部位線LBL22流動到其它平面中的相鄰字線。這些電流的存在可能限制了存儲器系統(tǒng)中可能包括的平面數(shù)，因為總電流可能隨著平面數(shù)的增加而增大。編程的限制是存儲器電源的電流容量，從而平面的最大數(shù)量在電源的尺寸和平面數(shù)之間折中。在多數(shù)情況下，一般可采用4-8個平面數(shù)。編程期間的其它寄生電流源是到相同塊中的相鄰頁。保持浮置的局部位線(幾乎所有的但是除了連接到要編程存儲器元件行的那些)傾向于通過任何平面上的任何編程存儲器元件驅動到未選擇字線的電壓電平M。這進而可導致寄生電流流動在選擇的平面中從M電壓電平的這些局部位線到處于零伏的選擇字線。這樣的示例由圖4所示的電流Ip2、Ip3和Ip4給出?？傊?，這些電流遠小于上面討論的其它寄生電流Ip1，因為這些電流僅在存儲器元件的導電狀態(tài)下流過那些在選擇平面中相鄰于選擇的字線的存儲器元件。上述編程技術保證了選擇的頁被編程(局部位線在H，選擇字線在0)，并且相鄰的未選擇的字線在M。如前所述，其它的未選擇字線可弱驅動到M或者開始驅動到M然后保持浮置。作為選擇，遠離選擇的字線的任何平面中的字線(例如，離開5個字線以上)也可保持不充電(接地)或者浮置，因為流動至它們的寄生電流與識別的寄生電流相比低至忽略不計，因為它們必須流過五個或更多個ON裝置(處于低電阻狀態(tài)下的裝置)的系列組合。這可降低通過充電大量字線引起的功率損耗。盡管上面的描述假設編程頁的每個存儲器元件達到其具有編程脈沖一次性施加所希望的ON值，但是NOR或NAND閃存技術中通常所用的程序校驗技術可選擇性地使用。在該過程中，對給定頁的完整編程操作包括一系列的單獨編程操作，其中ON電阻上的較小變化發(fā)生在每個程序操作內。每個程序操作之間穿插校驗(讀取)操作，其決定單獨的存儲器元件是否已經(jīng)達到其所希望的與存儲器元件中編程的數(shù)據(jù)一致的電阻或電導系數(shù)的編程水平。當驗證達到了所希望的電阻或導電系數(shù)值時，用于每個存儲器元件的編程/校驗的程序終止。在所有編程的存儲器元件校驗為已經(jīng)達到其所希望的編程值后，則完成了存儲器元件的該頁的編程。該技術的示例描述在美國專利5,172,338中。首先參見圖5，描述了存儲器元件一頁的平行讀取狀態(tài)，例如存儲器元件M114、M124和M134。示例性讀取過程的步驟如下：1.設置所有的全局位線GBL和所有的字線WL到電壓VR。電壓VR只不過是便利的基準電壓且可為任何數(shù)值，但一般地在0和1伏之間。通常，對于發(fā)生重復讀取的操作模式，設置陣列中所有的字線為VR是很便利的，以便減少寄生讀取電流，即使這要求充電所有的字線。然而，作為選擇，僅需升高所選擇的字線(圖5中的WL12)、與所選擇的字線在相同位置的其它平面的每一個中的字線以及所有平面中的恰好相鄰的字線至VR。2.為了限定要讀取的頁，通過在相鄰于所選字線的控制線上施加電壓而導通一行選擇的裝置。在圖1和5的示例中，電壓施加到控制線SG2，以便導通選擇裝置Q12、Q22和Q32。這連接一行局部位線LBL12、LBL22和LBL32到它們的各自的全局位線GBL1、GBL2和GBL3。這些局部位線然后連接到各感測放大器(SA)，其呈現(xiàn)在圖2的感測放大器和I/O電路21中，并且假設它們要連接到全局位線的電位VR。所有其它的局部位線LBL允許浮置。3.設置選擇的字線(WL12)到電壓VR±Vsense。Vsense的符號根據(jù)感測放大器選擇，并且具有約0.5伏的大小。所有其它字線上的電壓保持相同。4.感測電流流入(VR+Vsense)或流出(VR-Vsense)每個感測放大器時間T。它們是電流IR1、IR2和IR3，示出為流過圖5的示例的尋址存儲器元件，其與各存儲器元件M114、M124和M134的編程狀態(tài)成比例。存儲器元件M114、M124和M134的狀態(tài)通過連接到各全局位線GBL1、GBL2和GBL3的感測放大器和I/O電路21內的感測放大器的二進制輸出給出。這些感測放大器輸出然后在線23(圖2)上發(fā)送到控制器25，然后提供讀取數(shù)據(jù)到主機31。5.通過從選擇柵極線(SG2)去除電壓而截止選擇裝置(Q12、Q22和Q32)，以便斷開局部位線與全局位線，并且返回選擇的字線(WL12)到電壓VR。這樣讀取操作期間的寄生電流有兩個不希望的效果。隨著編程，寄生電流位置提高了對存儲器系統(tǒng)電源上的要求。另外，寄生電流可能存在為不正確地包括在電流中，盡管正在讀取尋址的存儲器元件。因此，如果這樣的寄生電流足夠大，則這可導致錯誤地讀取結果。與編程情況一樣，除了選擇行外的所有局部位線(圖5的示例中的LBL12、LBL22和LBL32)浮置。但是浮置的局部位線的電位可通過任何存儲器元件驅動到VR，該存儲器元件處于編程(低電阻)狀態(tài)且連接在任何平面中的浮置局部位線和VR處字線之間。在編程情況(圖4)下可與IP1相比的寄生電流在數(shù)據(jù)讀取期間不存在，因為選擇的局部位線和相鄰的未選擇的字線二者都在VR。然而，寄生電流可流過連接在浮置局部位線和選擇的字線之間的低電阻存儲器元件。在編程期間(圖4)，這些可與電流Ip2、Ip3和Ip4比較，在圖5中表示為Ip5、Ip6和Ip7。這些電流的每一個可在大小上等于通過尋址存儲器元件的最大讀取電流。然而，這些寄生電流從電壓VR的字線流動到電壓VR±Vsense的選擇的字線，而不流過感測放大器。這些寄生電流不流過感測放大器與其連接的選擇的局部位線(圖5中的LBL12、LBL22和LBL32)。盡管它們對功率消耗有貢獻，但是這些寄生電流不會因此引起感測錯誤。盡管相鄰的字線應處于VR以最小化寄生電流，但是與編程的情況一樣，可希望弱化驅動這些字線甚至允許它們浮置。在一個變化中，選擇的字線和相鄰的字線可預充電到VR，然后允許浮置。在給感測放大器施加能量時，可將它們充電至VR，從而這些線上的電位由來自感測放大器的基準電壓(與來自字線驅動器的基準電壓相反)準確地設置。這可能在選擇的字線充電到VR±Vsense前發(fā)生，但是不測量感測放大器電流直至完成此充電的瞬間。基準單元也可包括在存儲器陣列10內以便利任何一個或所有的公共數(shù)據(jù)操作(擦除、編程或讀取)?；鶞蕟卧墙Y構上盡可能接近于與數(shù)據(jù)單元相同的單元，其中電阻設置為特定值。它們可用于消除或跟蹤數(shù)據(jù)單元的電阻漂移，其與存儲器的操作期間可能變化的溫度、過程不一致、重復編程、時間或其它單元特性相關。典型地，它們設置為具有在一個數(shù)據(jù)狀態(tài)下存儲單元的最高可接受低電阻值之上的電阻(例如ON電阻)以及在另一個數(shù)據(jù)狀態(tài)下存儲器元件的最低可接受高電阻值之下的電阻(例如OFF電阻)。基準單元可為整個平面或整個陣列，或者可包含在每個塊或頁內。在一個實施例中，多重基準單元可包含在每個頁內。這樣單元的數(shù)量可僅為幾個(少于10個)，或者可高達每個頁內單元總數(shù)的百分之幾。在此情況下，基準單元一般地獨立于頁內的數(shù)據(jù)在單獨的操作中復位且寫入。例如，它們可在工廠設置一次，或者它們可在存儲器陣列的操作期間設置一次或多次。在上述的復位操作期間，所有的全局位線設置為低，但是這可修改為僅設置與存儲器元件相關的全局位線復位到低值，而與基準單元相關的全局位線設置為中間值，因此抑制它們復位。作為選擇，為了復位給定塊內的基準單元，與基準單元相關的全局位線設置為低值，而與數(shù)據(jù)單元相關的全局位線設置為中間值。在編程期間，該過程反過來，并且與基準單元相關的全局位線升高至高值以設置基準單元到所希望的ON電阻，而存儲器元件保持在復位狀態(tài)。一般地，編程電壓或次數(shù)將改變以編程基準單元到比編程存儲器元件時更高的ON電阻。例如，如果每個頁中的基準單元數(shù)選擇為數(shù)據(jù)存儲的存儲器元件數(shù)的1％，則它們可沿著每個字線物理地改變，從而每個基準單元與其相鄰者分開100個數(shù)據(jù)單元，并且與讀取基準單元相關的感測放大器可與讀取數(shù)據(jù)的介入的感測放大器共享基準信息?；鶞蕟卧稍诰幊唐陂g使用，以保證數(shù)據(jù)以充足的余量編程。有關在頁內采用基準單元的進一步信息可參見美國專利6,222,762、6,538,922、6,678,192和7,237,074。在特定實施例中，基準單元可用于大致消除陣列中的寄生電流。在此情況下，基準單元(一個或多個)的電阻值設置到復位狀態(tài)的電阻值，而不是復位狀態(tài)和前述數(shù)據(jù)狀態(tài)之間的電阻值。每個基準單元中的電流可由其相關的感測放大器測量，并且該電流從相鄰數(shù)據(jù)單元減去。在此情況下，基準單元大致接近流動在其通過的存儲器陣列區(qū)域中的寄生電流，并且類似于在數(shù)據(jù)操作期間流動在陣列區(qū)域中的寄生電流。該糾正可應用于二步操作中(測量基準單元中的寄生電流，隨后從數(shù)據(jù)操作期間獲得的值減去該值)或者同時具有數(shù)據(jù)操作。同時操作的一種方法是能使用基準單元調整相鄰數(shù)據(jù)感測放大器的時序或基準電平。其示例示出在美國專利7,324,393中。在傳統(tǒng)的可變電阻存儲器元件的二維陣列中，通常包括與交叉位線和字線之間的存儲器元件串聯(lián)的二極管。二極管的主要目的是在復位(擦除)、編程和讀取存儲器元件期間減小寄生電流的數(shù)量和大小。這里的三維陣列的主要優(yōu)點是所產(chǎn)生的寄生電流較少，并且因此與其它類型的陣列相比減小了陣列操作上的負面影響。二極管也可與三維陣列的各存儲器元件串聯(lián)連接，因為在其它類型的可變電阻存儲器元件的陣列中普遍這樣做，以便進一步減少寄生電流數(shù)，但是這樣做也有缺點。首先，制造工藝變得更加復雜。增加掩模和增加制造步驟是必然的。再者，因為硅p-n二極管的形成通常要求至少一個高溫步驟，所以字線和局部位線不能由具有低熔點的金屬制造，例如通常用在集成電路制造中的鋁，這是因為它可能在隨后的高溫步驟中熔化。使用金屬或包括金屬的合成材料是優(yōu)選的，因為其導電性高于典型用于位線和字線的導電摻雜多晶硅材料，這是因為要暴露到這樣的高溫環(huán)境。專利申請公開US2009/0001344Al中給出了電阻轉換存儲器元件陣列的示例，其具有的二極管形成為各存儲器元件的一部分。由于在這里的三維陣列中減少了寄生電流數(shù)，可控制總的寄生電流的大小，而不采用這樣的二極管。除了較簡單的制造工藝外，沒有二極管允許雙極操作；也就是，轉換存儲器元件從其第一存儲器狀態(tài)到其第二存儲器狀態(tài)的電壓極性與轉換存儲器元件從其第二存儲器狀態(tài)到其第一存儲器狀態(tài)的電壓極性相反的操作。在單極操作(相同的極性電壓用于轉換存儲器元件從其第一存儲器狀態(tài)到第二存儲器狀態(tài)以及從其第二存儲器狀態(tài)到第一存儲器狀態(tài))之上的雙極操作的優(yōu)點是減小轉換存儲器元件的功率以及存儲器元件可靠性上的改善。雙極性操作的優(yōu)點可見于導電絲為用于轉換的物理機構的形成和毀壞的存儲器元件中，與由金屬氧化物和固體電解材料制造的存儲器元件中的一樣。寄生電流的水平隨著平面的數(shù)量和沿著每個平面內的各字線連接的存儲器元件的數(shù)量而增加。但是，因為每個平面上的字線的數(shù)量對寄生電流量的影響不顯著，所以所述平面可分別包括大量的字線。由沿著各字線的長度連接的大量存儲器元件產(chǎn)生的寄生電流可通過將字線分段成幾個存儲器元件部分而進一步控制。然后，在沿著每個字線的一個段連接的存儲器元件上執(zhí)行擦除、編程和讀取操作，而不是沿著該字線的整個長度連接的所有數(shù)量的存儲器元件上執(zhí)行上述操作。這里描述的可再編程非易失性存儲器陣列具有很多優(yōu)點。半導體基板的每單位面積的可存儲數(shù)字數(shù)據(jù)的數(shù)量是高的。每數(shù)據(jù)存儲位的制造成本較低。對于整個平面堆疊僅需要幾個掩模，而不需要每個平面的單獨成組掩模。局部位線與基板的連接數(shù)在其它多個平面結構上顯著減少，其它多個平面結構不采用垂直局部位線。該結構消除了對每個存儲器單元具有與電阻存儲器元件串聯(lián)的二極管的需求，因此進一步簡化了制造工藝且能采用金屬導電線。再者，操作陣列所需的電壓遠低于當前售賣的閃存使用的電壓。因為每個電路通道的至少一半是垂直的，所以呈現(xiàn)在大交叉點陣列中的電壓降顯著減小。由于較短的垂直部件而減短了長度的電流通道意味著在每個電流通道上大致具有一半數(shù)量的存儲器單元，并且因此在數(shù)據(jù)編程或讀取操作期間漏電流隨著干擾的未選擇的單元數(shù)量而減少。例如，如果有N個單元與字線相關且N個單元與傳統(tǒng)陣列中的等長度的位線相關，則有2N個單元與每個數(shù)據(jù)操作相關或接觸。在這里描述的垂直局部位線結構中，有n個單元與位線相關(n是平面數(shù)，并且一般地為很小的數(shù)，例如4至8)，或者N+n個單元與數(shù)據(jù)操作相關。對于很大的N，這意味著受數(shù)據(jù)操作影響的單元數(shù)量大致為傳統(tǒng)三維陣列中的單元數(shù)量的一半。用于存儲器儲存元件的材料用于圖1的陣列中的非易失性存儲器儲存元件Mzxy的材料可為硫族化物(chalcogenide)、金屬氧化物或顯示電阻穩(wěn)定、可逆移動的很多材料中的任何一種，該電阻的穩(wěn)定、可逆移動是響應于所施加的外部電壓或通過該材料的電流。金屬氧化物的特征在于在開始沉積時是絕緣的。一種適當?shù)慕饘傺趸锸氢伒难趸?TiOx)。采用該材料的先前報告的存儲器元件示出在圖6中。在此情況下，近化學計量的TiO2體材料在退火工藝中改變以在底部電極附近產(chǎn)生缺氧層(或具有氧空位的層)。頂部鉑電極，具有高功函，對電子產(chǎn)生高Pt/TiO2勢壘。結果，在適度的電壓(在一伏之下)，非常低的電流流過該結構。底部Pt/TiO2-x勢壘因氧空位(O+2)的存在而降低，并且表現(xiàn)為低電阻接觸(歐姆接觸)。(已知TiO2中的氧空位用作n型摻雜劑，在導電摻雜半導體中變換絕緣氧化物)所形成的復合結構處于非導電(高電阻)狀態(tài)。但是，當大的負電壓(例如1.5伏)施加在該結構上時，氧空位移向頂部電極，并且結果，勢壘Pt/TiO2減小，并且相對高的電流可流過該結構。于是，該裝置為低電阻(導電)狀態(tài)。其它報告的實驗顯示傳導發(fā)生在TiO2的絲狀區(qū)域中，多半沿著晶粒邊界。在圖6的結構上通過施加大電壓破壞導電通道。在該正偏壓下，氧空位從頂部Pt/TiO2勢壘附近運動離開，并且破壞絲。該裝置返回到其高電阻狀態(tài)。導電和非導電狀態(tài)二者是非易失性的。通過施加約0.5伏的電壓，感測存儲器儲存元件的傳導可容易地決定存儲器元件的狀態(tài)。盡管這樣的具體傳導機理可能不應用于所有的金屬氧化物，但是，作為一族，它們具有類似的性能：在施加適當?shù)碾妷簳r從低導電狀態(tài)轉變到高導電發(fā)生狀態(tài)，并且該兩個狀態(tài)是非易失性的。其它材料的示例包括HfOx、ZrOx、WOx、NiOx、CoOx、CoalOx、MnOx、ZnMn2O4、ZnOx、TaOx、NbOx、HfSiOx、HfAlOx。適當?shù)捻敳侩姌O包括具有高功函的金屬(一般地>4.5eV)，能在與金屬氧化物接觸中吸收氧以在接觸點產(chǎn)生氧空位。某些示例為TaCN、TiCN、Ru、RuO、Pt、富Ti的TiOx、TiAIN、TaAIN、TiSiN、TaSiN、IrO2。底部電極的適當材料為任何導電的富氧材料，例如Ti(O)N、Ta(O)N、TiN和TaN。電極的厚度一般地為1nm或更大。金屬氧化物的厚度通常在5nm至50nm的范圍內。適合于存儲器儲存元件的另一類材料是固體電解質，但是，由于它們在沉積時是導電的，所以需要形成各存儲器元件且彼此隔離。固體電解質某種程度上類似于金屬氧化物，并且假定的導電機理為在頂部電極和底部電極之間形成金屬絲。在該結構中，通過將來自一個電極(可氧化的電極)的離子溶解進單元的主體(固體電解質)中而形成該絲。在一個示例中，固體電解質包含銀離子或銅離子，并且可氧化電極優(yōu)選為夾在過渡金屬硫化物或硒化物材料中的金屬，例如Ax(MB2)1-x，其中A是Ag或Cu，B是S或Se，并且M是過渡金屬，例如Ta、V或Ti，并且x的范圍為約0.1至約0.7。這樣的成分最小化了氧化不需要的材料成為固體電解質。這樣成分的一個示例是Agx(TaS2)1-x。交替成分材料包括α-AgI。其它的電極(中立電極或中性電極)應為良好的電導體，而保持在固體電解質材料中不溶解。示例包括金屬和化合物，例如，W、Ni、Mo、Pt、金屬硅化物等。固體電解質材料的示例為：TaO、GeSe或GeS。適合于用作固體電解質單元的其它材料是：Cu/TaO/W、Ag/GeSe/W、Cu/GeSe/W、Cu/GeS/W和Ag/GeS/W，其中第一材料是可氧化電極，中間材料是固體電解質，并且第三材料是中立(中性)電極。固體電解質的典型厚度為30nm和100nm之間。近年來，已經(jīng)廣泛地研究碳作為非易失性存儲器材料。作為非易失性存儲器元件，碳通常采用兩種形式，導電(或石墨烯類碳)和絕緣(或非晶碳)。這兩種類型碳材料的差別是碳化學鍵的含量，所謂的sp2和sp3雜化數(shù)。在sp3構造中，碳化合價電子保持很強的共價鍵，并且作為sp3雜化的結果是非導電的。sp3構造占優(yōu)勢的碳膜通常稱為四面體非晶碳或金剛石等。在sp2構造中，不是所有的碳原子價電子保持為共價鍵。弱緊密電子(Φ鍵)貢獻于使大部分sp2構造的導電碳材料導電。碳電阻轉換非易失性存儲器的操作基于這樣的事實：能通過施加適當?shù)碾娏?或電壓)脈沖到碳結構而變換sp3構造到sp2構造。例如，當非常短(1-5納秒)高振幅電壓脈沖施加在材料上時，隨著材料sp2變成sp3形式(復位狀態(tài))，導電性被極大地降低。理論上由該脈沖產(chǎn)生的高局部溫度導致材料的無序，并且如果脈沖非常短，則碳“淬火”成非晶狀態(tài)(sp3雜化)。另一方面，在復位狀態(tài)下，施加低電壓較長的時間(約300納秒)導致材料的一部分變成sp2形式(“設置”狀態(tài))。碳電阻轉換非易失性存儲器元件具有電容器狀構造，其中頂部電極和底部電極由高溫熔點金屬制造，例如W、Pd、Pt和TaN。近來對碳納米管(CNT)作為非易失性存儲器材料的應用一直存在顯著的關注。(單壁)碳納米管是碳的中空圓柱，一般地，一個碳原子厚的卷曲且自封閉片的典型直徑為約1-2nm，并且長度為幾百倍于該直徑。這樣的納米管可顯示出非常高的導電性，并且關于與集成電路制造的兼容性已經(jīng)提出了各種建議。已經(jīng)提出了包封短CNT在惰性粘合劑矩陣內以形成CNT纖維。這些可采用旋涂或噴涂沉積在硅晶片上，并且隨著施加，CNT相對于彼此具有隨機方向性。當電場施加在該纖維上時，CNT傾向于柔軟或自身對齊，從而改變了纖維的導電性。從低到高電阻以及相反的轉換機理不好理解。與其它的碳基電阻轉換非易失性存儲器一樣，CNT基存儲器具有電容器狀構造，其頂部和底部電極由諸如上述的高熔點金屬制造。適合于存儲器儲存元件的另一類材料是相變材料。一組優(yōu)選的相變材料包括硫族化合物玻璃，常規(guī)成分GexSbyTez，其中優(yōu)選x＝2，y＝2，且z＝5。GeSb也發(fā)現(xiàn)是有用的。其它的材料包括AgInSbTe、GeTe、GaSb、BaSbTe、InSbTe和這些基礎元素的各種其它組合。厚度的通常范圍是1nm至500nm。轉換機理的通常可接受的解釋是：當高能量脈沖施加非常短的時間以使材料的一個區(qū)域熔化時，該材料“淬火”成非晶狀態(tài)，其是低導電狀態(tài)。當較低能量的脈沖施加較長時間從而溫度保持在晶化溫度之上但在熔點溫度之下時，該材料結晶以形成高導電性的多晶相。這些裝置通常采用子-光刻柱與加熱器電極結合而制造。通常經(jīng)受相變的局部區(qū)域可設計為對應于臺階邊緣上的過渡區(qū)，或者材料穿過低熱導電材料中蝕刻的窄槽的區(qū)域。接觸電極可為任何高熔點金屬，例如TiN、W、WN和TaN，厚度為1nm至500nm。應注意，大部分前述示例中的存儲器材料利用其任何一側上的電極，其成分具體選擇。在這里的三維存儲器陣列的實施例中，其中字線(WL)和/或局部位線(LBL)也通過與存儲器材料直接接觸而形成這些電極，這些線優(yōu)選由上面描述的導電材料制造。在采用附加導電段用于兩個存儲器元件電極的至少一個的實施例中，這些段因此由上述材料制造，用于存儲器元件電極。操縱元件通常結合在可控電阻型存儲器儲存元件中。操縱元件可為晶體管或二極管。盡管這里描述的三維結構的優(yōu)點是這樣的操縱元件不是必須的，但是可能存在特定的構造希望包括操縱元件。二極管可為p-n結(非必須為硅)、金屬/絕緣體/絕緣體/金屬(MIM)或肖特基型金屬/半導體接觸，但是可選擇性地為固體電解質元件。這種類型二極管的特性是：對于存儲器陣列中的糾正操作，必須在每個尋址操作期間轉換“導通”和“截止”。直到尋址存儲器元件，二極管處于高電阻狀態(tài)(“截止”狀態(tài))，并且“屏蔽”電阻存儲器元件不受干擾電壓的影響。為了訪問電阻存儲器元件，需要三個不同的操作：a)將二極管從高電阻轉換為低電阻，b)通過將適當?shù)碾妷菏┘釉诙O管上或使電流通過二極管而編程、讀取或復位(擦除)存儲器元件，以及c)復位(擦除)二極管。在某些實施例中，這些操作的一個或多個可結合在相同的步驟中。復位二極管可通過施加相反的電壓到包括二極管的存儲器元件而實現(xiàn)，這導致二極管的細絲崩潰，并且二極管返回到高電阻狀態(tài)。為了簡單起見，上面的描述考慮了存儲一個數(shù)據(jù)值在每個單元內的最簡單情況：每個單元是復位或設置的任何一個且保持一個數(shù)據(jù)位。然而，本申請的技術不限于該簡單的情況。通過采用導通電阻的不同值且設計感測放大器能在幾個這樣值之間區(qū)別，每個存儲器元件可保持多個位的數(shù)據(jù)在多層單元(MLC)中。這樣操作的原理描述在前面引用的美國專利5,172,338中。應用于存儲器元件的三維陣列的MLC技術的示例包括Kozicki等人的標題為Multi-bitMemoryUsingProgrammableMetallizationCellTechnology的文章，ProceedingsoftheInternationalConferenceonElectronicDevicesandMemory,Grenoble,France,June12-17,2005,pp.48-53以及Schrogmeier等人的“TimeDiscreteVoltageSensingandIterativeProgrammingControlfora4F2MultilevelCBRAM”(2007SymposiumonVLSICircuits)。傳統(tǒng)上，二極管通常與存儲器陣列的可變電阻元件串聯(lián)連接，以便減少可能流過它們的漏電流。本發(fā)明中描述的高度緊湊3D可再編程存儲器具有不要求二極管與每個存儲器元件串聯(lián)的結構，而能保持漏電流較低。(當然，利用二極管將進一步控制漏電流，但是代價是更多的工藝，和可能占用更大的空間。)通過短的局部垂直位線時可能的，局部垂直位線選擇性連接到一組全局位線。這樣，3D存儲器的結構必須分段，并且減少各通道之間網(wǎng)狀的連接。即使3D可再編程存儲器具有允許減少漏電流的結構，也希望進一步減少漏電流。如前所述且根據(jù)圖5，寄生電流可在讀取操作期間存在，并且這些電流具有兩種不希望的作用。第一，它們導致較高的能耗。第二，并且更為嚴重的，它們可能發(fā)生在要感測的存儲器元件的感測通道中，導致錯誤讀取感測電流。圖7示出了圖1和圖3所示3D存儲器的多個平面上的讀取偏壓和漏電流。圖7是沿著圖1所示存儲器的立體3D圖的一部分的x方向剖取的通過4個平面的截面圖。應當清楚，盡管圖1示出了基板和2個平面，但是圖7示出了基板和4個平面，以更好地說明從一個平面到另一個平面電流泄漏的效果。根據(jù)圖5描述的一般原理，在決定圖7中的存儲器元件200的電阻狀態(tài)時，偏壓施加在存儲器元件上，并且感測其元件電流IELEMENT。存儲器元件200位于平面4上，并且可通過選擇字線210(Sel-WLi)和局部位線220(Sel-LBLj)訪問。例如，為了施加偏壓，所選擇的字線210(Sel-WLi)設置為0V，并且對應的所選局部位線220(Sel-LBLj)通過由感測放大器240導通的選擇柵極222設置為基準值，例如0.5V。如果所有平面中的所有其它未選擇的字線也設置為基準值0.5V且所有未選擇的局部位線也設置為基準值0.5V，則由感測放大器240感測的電流將調整為存儲器元件200的IELEMENT。圖1和圖7所示的結構具有未選擇局部位線(LBLj+1,LBLj+2,...)以及對感測放大器240全部共享相同的全局位線250(GBLi)的所選局部位線(Sel-LBLj)。在存儲器元件200的感測期間，未選擇的局部位線可通過使它們的諸如柵極232的各選擇柵極截止而僅與感測放大器240隔離。這樣，未選擇的局部位線保持浮置，并且將通過0.5V的相鄰節(jié)點連接到基準值0.5V。然而，相鄰節(jié)點不嚴格為基準值0.5V。這是由于每個字線(圖7中垂直于平面)中的有限的電阻，隨著遠離施加0.5V的字線的一端而導致漸次的電壓降。這最終導致浮置，相鄰的未選擇的局部位線連接到與基準值0.5V略微不同的電壓。在此情況下，如圖7中的斷開流線所示，在選擇和未選擇的局部位線之間存在漏電流。于是，感測的電流為IELEMENT+漏電流，而不是剛好為IELEMENT。該問題的加劇將增加字線的長度和電阻。另一個3D存儲器結構包括布置成三維圖案的存儲器元件，由具有x、y和z方向的直角坐標限定，并且多個平行平面堆疊在z方向。每個平面中的存儲器元件由多個字線和與多個全局位線串聯(lián)的局部位線訪問。在z方向，多個局部位線通過多個平面且布置成二維矩形陣列，具有x方向的行和y方向的列。每個平面中的多個字線延伸在x方向且在其間的y方向分隔，并且與各平面中的多個局部位線分開。非易失性、可再編程存儲器元件設置為靠近字線和局部位線之間的交叉點，并且可通過字線和位線訪問，其中一組存儲器元件由公用字線和一行局部位線平行訪問。3D存儲器具有單側字線結構，其每個字線專門地連接到一行存儲器元件。這通過為每行存儲器元件提供一個字線而實現(xiàn)，而不是在兩行存儲器元件之間共享一個字線，并且在陣列上穿過字線連接存儲器元件。盡管存儲器元件的行也由局部位線的對應行訪問，但是沒有用于局部位線行的連接延伸超過字線。前面已經(jīng)描述了雙側字線結構，其中每個字線連接到與局部位線的兩個對應行相關的存儲器元件的兩個相鄰行，一個相鄰行沿著字線的一側，并且另一個相鄰行沿著另一側。例如，如圖1和圖3所示，字線WL12在一側上連接到分別與局部位線(LBL12,LBL22,LBL32,...)相關的存儲器元件(M114，M124，M134...)的第一行(或頁)，并且另一側還連接到分別與局部位線(LBL13,LBL23,LBL33,...)相關的存儲器元件(M115,M125,M135,...)的第二行(或頁)。圖8示出了示意性單側字線結構。每個字線連接到與僅一側上的局部位線的一行相關的存儲器元件的相鄰行。具有圖1所示雙側字線結構的3D存儲器陣列可修改為單側字線結構，其中每個字線除了在陣列邊緣的那些外由一對字線置換。這樣，每個字線專門地連接到一行存儲器元件。因此，圖1所示的字線WL12由一對字線WL13和WL14在圖8中置換?？梢奧L13連接到一行存儲器元件(M114,M124,M134,...)，并且WL14連接到一行存儲器元件(M115,M125,M135,...)。如前所述，一行存儲器元件構成平行讀取或寫入的頁。圖9示出了具有單側字線結構的3D陣列的一個平面和基板。同樣，從圖3的雙側字線結構開始，圖3中的WL12可由圖9等中的一對WL13，WL14置換。在圖3中，典型的雙側字線(例如，WL12)連接到兩行存儲器元件(在字線的兩側)。在圖9中，每個單側字線(例如，WL13)僅連接到一行存儲器元件。圖9還示出了存儲器元件可擦除的最小塊，作為由共享相同行局部位線(例如，LBL12,LBL22,LBL32,...)的兩行存儲器元件(M113,M123,M133,...)和(M114,M124,M134,...)限定的單元。圖10示出了在圖8和9的單側字線結構3D陣列中漏電流的消除。漏電流的分析類似于參照圖7描述的。然而，對于單側字線結構，所選擇的局部位線220(Sel-LBL)不連接到穿過分開的字線210和212的相鄰字線230。因此，在相鄰的局部位線之間沒有漏電流，并且通過全局位線250和局部位線220在感測放大器240中的感測電流恰好為來自存儲器元件的電流IELMENT。與圖1所示的結構相比，單側字線結構加倍了存儲器陣列中字線的數(shù)量。然而，缺點是通過給存儲器陣列提供在存儲器元件之間的少許漏電流而產(chǎn)生偏移。單側字線結構公開在PCT國際公開WO2010/117914Al以及美國專利申請公開No.20120147650中，其全部公開的內容通過引用合并于此。由于局部位線電壓變化引起的感測錯誤如圖1和圖8的實施例所描述，所選擇的R/W元件M由一對選擇的字線WL和局部位線LBL訪問。局部位線LBL是位線柱的2D陣列當中的一個。每個位線柱LBL由位線柱開關可轉換地連接到對應全局位線GBL上的節(jié)點。在讀取操作中，通過R/W元件的電流由感測放大器通過連接到所選擇的局部位線LBL的全局位線GBL感測。圖7和圖10給出的示例具有R/W元件M，連接在所選擇局部位線和選擇的字線之間。所選擇的局部位線設置為0.5V，并且所選擇的字線設置為0V。字線上的電壓由一組字線驅動器驅動。所有的其它字線和局部位線優(yōu)選設置為與所選擇的局部位線相同的電壓以消除漏電流。局部位線上的電壓源自與感測放大器相關的位線驅動器，一般地設在全局位線的一端上。局部位線上建立的電壓可根據(jù)局部位線沿著全局位線制作的連接節(jié)點的位置以及單元(R/W元件)訪問的電阻狀態(tài)高度可變的。各局部位線的電壓取決于各局部位線的位置或者全局位線相對于位線驅動器的連接節(jié)點。局部位線LBL相對很短，因為它僅橫過z方向的層，從而沿著它的電壓降不明顯。然而，全局位線相比很長，并且由于全局位線的有限電阻，沿著它的IR電壓降可是的位線驅動器提供小電壓到局部位線。此外，減小的電壓取決于局部位線與全局位線的連接節(jié)點的位置。圖11A和11B分別示出了兩個局部位線到它們的感測放大器的不同通道長度。電壓VDD通過感測放大器240提供到全局位線GBL1。在圖11A中，局部位線LBL11260-11通過具有長度y1的全局位線GBL1的段270-yl連接到感測放大器240。因此，由于段270-yl引起的通道上的IR降為IRGBL(y1)。在圖11B中，局部位線LBL13260-13通過具有長度y2的全局位線GBL1的段270-y2連接到感測放大器240。因此，由于段270-y2引起的通道上的IR降為IRGBL(y2)。如果位線驅動器對電流通道在感測期間的串聯(lián)電阻敏感，則問題進一步加劇，如同是具有源跟隨器構造的情況。在此情況下的位線電壓取決于流過源跟隨器的晶體管的電流。因此，各種位線可根據(jù)各電路通道中的串聯(lián)電阻驅動到不同的電壓。圖12示出了沿著字線驅動器和感測放大器之間所選擇的單元M的電路通道的電阻。感測放大器還用作位線驅動器。電阻包括選擇的字線(RWL(X))一段的電阻、R/W元件(RM)取決于狀態(tài)的電阻、全局位線(RGBL(y))的段電阻以及感測放大器(RSA)的電阻。單元的實際電流值和由感測放大器讀取的單元電流都受到單元位置、感測放大器電阻、相鄰單元的數(shù)據(jù)圖案以及字線電阻率的影響。在理想的情況下，如果單元靠近感測放大器，則RGBL(y＝0)＝0。如果感測放大器由VDD模擬，則RSA＝0。如果字線為理想導電的，則RWL(X)＝0。通常，這些電阻全部貢獻于降低單元電流。對于離位線驅動器和實際感測放大器更遠的單元以及導電性更好的相鄰單元，替換的通道變得越來越重要。因此，感測放大器將讀取從其實際電流減小的單元電流。局部位線之間的非常數(shù)電壓將加劇3D陣列網(wǎng)絡中的電流泄漏。例如，相鄰的未選擇的字線偏壓到與選擇的局部位線相同的電壓以避免泄漏，并且如果局部位線電壓可變的，則變得不確定。讀取期間會更不好，不均勻的局部位線電壓將導致R/W元件的不同電阻狀態(tài)之間的余量損耗，并且引起存儲器狀態(tài)重疊和不能識別。位線電壓控制根據(jù)本發(fā)明的一個方面，每個局部位線可轉變地連接到具有第一端和第二端的全局位線上的節(jié)點，并且局部位線上的電壓保持在預定的基準水平，與通過位線驅動器從全局位線構成可變電路長度和電路串聯(lián)電阻的第一端驅動無關。這通過反饋電壓調節(jié)器實現(xiàn)，反饋電壓調節(jié)器包括在全局位線第一端的電壓箝位，該電壓箝位由全局位線第二端的位線電壓比較器控制。位線電壓從全局位線的第二端準確感測，因為沒有電流流動引起IR降。比較器比較感測的位線電壓與預定的基準電平，并且輸出控制電壓。電壓箝位由作為反饋電路一部分的控制電壓控制。這樣，局部位線的電壓調節(jié)為基準電壓。圖13示出了位線控制電路，其保持位線電壓相對于基準電壓固定。感測放大器240連接到全局位線GBL270的第一端271。局部位線LBL260通過GBL270的第一段270-1連接到感測放大器。感測放大器用作位線驅動器以驅動局部位線LBL260到給定的電壓以及感測局部位線中的電流。GBL的其余部分形成GBL270的第二段270-2。電壓箝位(BL箝位)280操作為從感測放大器提供電壓到LBL260的箝位電壓。LBL260處的實際電壓VLBL可從GBL270的第二端273通過第二段270-2檢測。因為沒有電流流動在第二段270-2中，在第二段中沒有IR降。該實際電壓通過諸如運算放大器(opamp)的比較器284與預定的基準電壓286比較。比較器282的輸出提供控制電壓Vc以控制BL箝位280。例如，BL箝位280可由晶體管執(zhí)行，比較器Vc的輸出提供到晶體管的柵極282。為了保持預定的局部位線電壓VLBL，預定的基準電壓設置為VLBL，以便使比較器284輸出反饋控制電壓Vc＝VLBL+VT+AV，其中VT是晶體管的閾值，并且ΔV是反饋調節(jié)。這樣，局部位線260的電壓可設置為預定值，與全局位線GBL270的第一段270-1到電壓源(經(jīng)由感測放大器)的可變電阻RGBL(y)無關。位線電壓控制電路的一個實施方案是使感測放大器240設置在3D陣列中全局位線270的第一端271和比較器282設置在全局位線的第二端273。導線283連接比較器284的輸出到電壓箝位280通過3D陣列且在3D陣列之下。位線電壓控制電路可實施為在3D陣列下的另一層。當3D陣列中局部位線的電壓在讀取和編程期間很好地控制時，減少了上述泄漏和余量損耗的問題。具有階梯字線的3D陣列結構根據(jù)本發(fā)明的一個方面，非易失性存儲器提供有讀/寫(R/W)存儲器元件的3D陣列，可由在z方向的局部位線或位線柱陣列以及在垂直于z方向的x-y平面中的多個存儲器平面或層中的字線的陣列的x-y-z架構訪問。在y方向的全局位線的x-陣列可轉換地沿著y方向連接到各個局部位線柱。此外，局部位線柱到對應全局位線的可轉換地連接由選擇晶體管實現(xiàn)。選擇晶體管是形成為垂直結構的柱選擇裝置，在局部位線柱和全局位線之間轉換。柱選擇裝置不形成在CMOS層內，而是形成在CMOS層之上的單獨層(柱選擇層)中，沿著z方向在全局位線的陣列和局部位線的陣列之間。此外，每個字線具有階梯結構中的多個段橫穿過多個存儲器層，其中階梯字線的每個段位于存儲器平面或層中。因此，每個字線具有在每個存儲器層中的一段，并且隨著暴露的字線段連接到字線驅動器最終升高至3D陣列的頂部。在3D非易失性存儲器中，存儲器元件布置成三維圖案，由具有x、y和z方向的直角坐標限定，并且在z方向，從底平面到頂平面的多個平行平面堆疊在半導體基板之上；多個局部位線延伸在z方向通過多層且布置成位線柱的二維矩形陣列，具有在x方向的行和在y方向的列；3D非易失性存儲器還具有多個階梯字線，在y方向以分隔開，且在多個位線柱之間并與多個位線柱在多個交叉點分開，各階梯字線的每一個具有一系列交替的臺階和階升，分別在x方向和z方向延伸，橫穿過在z方向的多個平面，在每個平面中有一段。圖14是具有階梯字線310的3D陣列300的一部分的立體圖?？傮w結構是存儲器單元M的3D陣列，位于z方向的局部位線LBL的2D陣列和x-y平面中每個存儲器層中的字線WL的各段之間的交叉點。在該實施例中，局部位線LBL320為位線柱LBL的形式。x方向的一行LBL由在其底部的一組柱開關340轉換到對應的全局位線GBL330。如稍后所描述，該組柱開關優(yōu)選采用兩個選擇柵極SG341-1、341-2用NAND選擇實現(xiàn)。為了圖示的便利，圖14示出了存儲器層中的每個字線段312能選擇4個局部位線。實際上，每個字線段312能選擇每個存儲器層中的其它數(shù)量的局部位線。例如，如果有8個存儲器層，則每個字線具有8個段。如果每個段可選擇每個存儲器層中的16個位線，則每個字線可平行選擇全部8個存儲器層上的16x8＝128個局部位線。頂段還連接到由源極352和漏極354形成的由WL選擇柵極351控制的字線驅動器350。相鄰的階梯字線在x方向偏移局部位線的節(jié)距圖15示出了根據(jù)實施例沿著y方向剖取的3D陣列的截面圖，其中字線310對相鄰存儲器層的臺階制作在位線之間。在該示例中，每個字線段312選擇每個臺階或存儲器層上的8個局部位線。有4個存儲器層。每個臺階升高到一對相鄰的局部位線320之間的相鄰層。相鄰層上的相鄰的階梯字線交錯排列，從而它們的階升314具有沿著x方向的偏移量315，指定為局部位線的節(jié)距。由位線和字線限定的R/W元件的橫截面是不變的。相鄰的階梯字線在x方向偏移局部位線節(jié)距的一半圖16示出了根據(jù)實施例的3D陣列沿著y方向剖取的截面圖，其中不同的交錯排列的字線臺階堆疊得盡可能近。在該示例中，每個字線段312選擇每個臺階或存儲器層中的8個局部位線。有4個存儲器層。每個臺階升高到一對相鄰局部位線320之間的相鄰層。相鄰層上的兩個相鄰的階梯字線交錯排列，從而它們的階升314具有偏移量315，指定為局部位線節(jié)距的一半。R/W元件的橫截面不同。然而，該構造產(chǎn)生更好的陣列效率，并且具有較短的字線。階梯字線結構的優(yōu)點是來自不同存儲器層的字線可容易地訪問，因為每一個最終可從3D存儲器陣列的頂部或底部的任何一個訪問且選擇。這樣，大大簡化了互連和解碼，并且不需要具有多個字線并聯(lián)連接來共享有限的資源。這將避免各字線驅動器必須以并聯(lián)的大量字線的形式驅動很大的負荷，并且可減少ICC。在給定的ICC預算內，改善了性能。可采用驅動功率弱于CMOS裝置的裝置執(zhí)行的驅動器。再者，通過避免多個字線并聯(lián)連接，減少了干擾。根據(jù)形成具有階梯字線的多個平面存儲器的板層的第一實施方案，字線層和氧化物層交替地彼此形成在頂部上。在形成字線后，用第一掩模在字線層中切割溝槽以形成具有第一端和第二端的字線段。在形成氧化物層后，用第二掩模在氧化物層中切割溝槽以暴露每個字線段的第二端，用于連接到相鄰平面中的每個字線段的第一端，從而形成階梯結構。對于由字線層和氧化物層構成的每個存儲器平面，該方法要求兩個掩模形成每個存儲器平面。根據(jù)第一實施例，階梯字線形成為使平面中的每個段交叉超過一個垂直位線。因此，交替字線和位線的形成通過每次移動相同的掩模一個溝槽的寬度而實現(xiàn)。圖17示出了從頂部到底部的一系列工藝步驟以制造具有階梯字線的3D陣列。在該示例中，每個存儲器層通過兩個掩模應用而形成。(1)字線層沉積在基底表面上。例如，3nm字線材料層通過原子層沉積(“ALD”)而沉積。具有第一掩模的掩模層設置在字線層之上以能夠在字線層中蝕刻溝槽。(2)通過第一掩模到基底表面的開口在字線層中蝕刻溝槽。采用反應離子蝕刻(“RIE”)執(zhí)行各向異性字線蝕刻。(3)氧化物層沉積在字線層的頂部上。例如，l0nm至20nm的氧化物通過ALD沉積。這伴隨著第二掩模工藝。第二掩模與第一掩模相同，除了偏移一個溝槽的寬度外，以能在氧化物層中蝕刻溝槽。當前的溝槽對齊相鄰的先前溝槽。(4)通過第二掩模的開口在氧化物層中蝕刻溝槽。采用RIE執(zhí)行各向異性氧化物蝕刻。(5)第二字線層形成在氧化物層的頂部上，并且通過氧化物層中的溝槽與下字線層連接。這伴隨著第一掩模設置在第二字線層之上，但是從最后的掩模偏移一個溝槽的寬度。(6)通過第一掩模的開口在第二字線層中蝕刻溝槽。采用RIE執(zhí)行各向異性字線蝕刻。而且對于相鄰層這樣的工藝如3)一樣自身重復。一旦多層板層形成有階梯字線，字線層可在y方向通過在板層中切割溝槽而隔離，并且在溝槽中形成垂直局部位線。隔離和在3D存儲器板層中形成垂直局部位線的示例描述在美國專利公開No.2012/0147650Al中，其全部內容通過引用合并于此。頂部上具有字線驅動器的3D陣列結構根據(jù)本發(fā)明的另一個方面，字線驅動器實施為在3D陣列的頂端上的字線驅動器層。這通過形成與階梯字線的頂段接觸的TFT裝置而實現(xiàn)。由傳統(tǒng)實施方案明顯可見，字線驅動器作為CMOS裝置形成在基板層上，并且通過諸如zias的垂直互連與多個存儲器層之中的字線接觸。圖18示出了字線驅動器，其在存儲器層的3D陣列的頂部上形成為垂直結構。字線驅動器350優(yōu)選由TFT晶體管實現(xiàn)，TFT晶體管類似于局部位線和全局位線之間的柱選擇裝置。TFT(薄膜晶體管)裝置是晶體管形式，其NPN結為彼此在頂部上的三個薄層，從而定向在z方向。字線驅動器350然后可在暴露的字線段和字線電源(未示出)之間轉換。字線驅動器的寬度可與字線段同寬。圖18示出了兩個相鄰字線驅動器350-偶數(shù)和350-奇數(shù)，分別轉換來自兩個相鄰字線的兩個相鄰段312-偶數(shù)和312-奇數(shù)穿過y方向?？梢娧貀方向的偶數(shù)WL訪問線355-偶數(shù)訪問沿y方向的字線的偶數(shù)堆疊。同樣，沿y方向的奇數(shù)WL訪問線355-奇數(shù)訪問沿y方向的字線的奇數(shù)堆疊。這些訪問線的每一個僅訪問交替的字線段，因為這些段不被氧化物層404隔離。階梯字線結構能使每個字線從3D存儲器陣列的頂部或底部訪問。在一個實施例中，因為底部的CMOS層已經(jīng)用金屬線和其它有源裝置諸如感測放大器和運算放大器填滿，有利的是將字線驅動器設置到3D存儲器陣列的頂部。即使TFT晶體管沒有CMOS裝置強大，也能使用它們驅動階梯字線，因為各字線更容易驅動，它們不延伸，并且驅動器可與字線段同寬。具有階梯字線的有效3D陣列結構圖15和圖16所示具有階梯字線的3D陣列的實施例的每一個具有L存儲器層，其每個字線以階梯形式橫穿過各層。在每層，階梯的臺階交叉R局部位線的段。然后，字線以一個階升升高至相鄰層以交叉其中的另一個段。因此，如x-z平面所見，該陣列包括一個局部位線堆疊。位線定向在z方向，相交所有的存儲器層，并且該堆疊在x軸方向延伸。階梯字線的每個部分橫過堆疊中的存儲器層從底部邊緣到頂部邊緣。在x-z平面中，該堆疊與階梯字線的多個部分重疊緊密地堆疊在x軸方向，從而每個存儲器層可由與階梯字線不同的段訪問。因為每個存儲器層中的段全部沿著相同的水平基線排列，所以它們不能緊緊地堆疊在x軸方向以防止在它們之中縮短。圖15所示的實施例具有兩個段之間的位線節(jié)距的偏移量。圖16所示的實施例具有兩個段之間位線節(jié)距一半的偏移量。通常，如果有L層，理想地通過所有L層的每個局部位線應具有獨立的字線在每個層通過。然而，可見，在圖15的實施例和圖16的實施例二者中，不是所有的位線與每層的字線交叉。這些由這些實施例中的有限偏移量產(chǎn)生，并且導致空間和資源的不充分利用。例如，在圖15中，在頂層，對于每R+1位線，有不被字線交叉的一個位線。在此情況下，如果R＝8，可見對于每9個局部位線，在頂部存儲器層上有一個空著。同樣，對于底部存儲器層也是如此。對于總計4個層，并且每9個頂部或底部層中的1層是浪費的，這等于2/(9x2)的密度損失，或總計等于11％。如果層數(shù)增加，則密度損失降低。然而，這將需要更多的層以及更長的字線，可能導致提取過度的電流。具有階梯字線的有效3D陣列結構以沿著每個存儲器層的段之間無偏移的方式實施。這基本上通過升高每個段的端部遠離水平基線而實現(xiàn)。這樣，對那里設置的相鄰段具有在段的端部沿著水平基線的空間。圖19A是在x-z平面上突出的有效3D陣列的示意性截面圖。該實施例中的示例具有L＝4的多個存儲器層和在R＝4的每個存儲器層中字線段交叉的多個局部位線LBL。在每個存儲器層，取代每個字線WL段水平交叉R＝4的局部位線，隨著它交叉4個局部位線，其被制作為向上斜坡，從而，與當前的位線相比，在z軸方向與相鄰位線的交叉點較高。在該實施例中，斜坡均勻地橫穿過位線。在所示的示例中，R＝4，段的斜坡由該段中四個局部位線的每一個交叉后的步進組成。這樣，對于每個存儲器層，朝著每個段的端部，段的大部分將升高遠離水平基線。這允許相鄰段的空間沿著水平基線直接跟隨。在該示例中，基本上每個字線具有4個斜坡段，一個斜坡段用于每個存儲器層，并且每個段交叉4個局部位線。因此，每個字線交叉4個存儲器層上的16個局部位線。字線的長度可能不同。例如，最短的斜坡字線段可交叉每個存儲器層的恰好2個局部位線(即，R＝2)。在此情況下，字線驅動器的節(jié)距為2個局部位線。對于具有4層的存儲器(即L＝4)，每個字線交叉RxL＝2x4＝8個局部位線。圖19B示出了圖19A示意性所示的有效3D陣列的裝置結構。在一個實施例中，局部位線和字線由摻雜的多晶硅形成。圖20是根據(jù)另一個實施例的在x-z平面上突出的有效3D陣列的示意性截面圖。在該實施例中，層中的字線段水平地交叉局部位線，類似于圖15和圖16所示，但是升高為交叉靠近該段的端部的至少一個或兩個位線。這允許相鄰段恰沿著水平基線伴隨的空間，而不會發(fā)生遺漏位線。有效3D陣列結構避免與圖15和圖16所示實施例相關的浪費。由圖19可見，局部位線的堆疊基本上橫穿過階梯字線的均勻的部分，除了靠近堆疊的左邊和右邊的那些部分(如灰色陰影所示)外。這些邊緣的例外可忽略或幾乎沒有形成。盡管為了圖示的方便，在圖19所示的堆疊中示出了少量的局部位線，但是，實際上，存在更多的局部位線。如果大部分規(guī)則的位線在堆疊的中心部分中，由于邊緣的浪費就在減小。圖21是與圖19A所示類似的有效3D陣列一部分的立體圖?？偨Y構是存儲器單元的3D陣列(R/W材料)，位于z方向局部位線LBL320的2D陣列和x-y平面中每個存儲器層中字線WL310的段312之間的交叉點。為了圖示的方便起見，圖21示出了一行LBL320，其由階梯字線沿x方向的部分交叉。每個階梯字線具有每位線的一個臺階。在此情況下的WL段是階梯形式，并且能選擇6個局部位線。在該實施例中，字線驅動器450設置在基板側上的3D陣列的底部。這允許全局位線GBL330的交替結構位于3D陣列的頂部，對應的開關440訪問局部位線LBL320。參照圖17(1)至圖17(6)已經(jīng)描述了形成具有階梯字線的多平面存儲器的板層的第一實施方案的第一實施例。根據(jù)第二實施例，階梯字線形成為使平面中的每個段交叉一個垂直位線。因此，交替字線和位線的形成通過偏移掩模而實現(xiàn)，產(chǎn)生溝槽的掩模分開一個溝槽的寬度，并且每次偏移掩模一個溝槽寬度的一半。圖22A至圖22H示出了一系列工藝步驟以制造圖19所示的有效3D陣列。在圖22A中，掩模層402設置在字線層410之上，以能在字線層中蝕刻溝槽。在圖22B中，在字線層中蝕刻溝槽。在圖22C中，氧化物層404沉積在字線層的頂部上，繼之以相同的掩模層，但是偏移溝槽長度的一半到左側，以能在氧化物層中蝕刻溝槽。當前的溝槽相對于先前的溝槽偏移每個溝槽長度的一半。在圖22D中，在氧化物層中蝕刻溝槽。在圖22E中，第二字線層形成在氧化物層的頂部上，并且通過氧化物層中的溝槽與下面的字線層連接。這伴隨著相同的掩模層但是偏移溝槽長度的另一半到第二字線層之上的左側。在圖22F中，在第二字線層中蝕刻溝槽。在圖22G中，對氧化物的相鄰層和掩模層與圖22C所示一樣重復自身工藝，以建成字線的階梯結構。在圖22H中，與圖22D所示一樣重復自身工藝，其中在氧化物層中蝕刻溝槽，以便逐漸建成字線的階梯結構。圖23示出了用于設置或復位R/W元件的偏壓條件。為了圖示的簡便起見，偏壓為0V(沒有偏壓)，1V(半偏壓)和2V(全偏壓)。在暴露于全偏壓2V時，R/W元件選擇為設置或復位。這用設置為全偏壓2V的選擇局部位線LBL和設置為無偏壓0V的選擇的字線WL設置，以便在選擇的R/W元件上形成最大的電勢差。為了防止其它的R/W元件改變狀態(tài)，所有其它未選擇的WL和LBL設置為半偏壓1V，從而每一個可見最大的1V電勢差。可見未選擇的位線和字線在半偏壓上仍然消耗電流。如上所說明，短的字線是優(yōu)選的，因為它允許ICC電流消耗在可控之下。用于局部位線的高容量垂直開關根據(jù)本發(fā)明的一般內容，非易失性存儲器提供有讀/寫(R/W)存儲器元件的3D陣列，可由z方向的局部位線或位線柱和垂直于z方向的x-y平面中多層中的字線的陣列的x-y-z架構訪問。在y方向的全局位線的x-陣列沿著y方向可轉換地連接到各個局部位線柱。這由各局部位線柱的每一個和全局位線之間的垂直開關實現(xiàn)。每個垂直開關是以形成為垂直結構的薄膜晶體管形式的柱選擇裝置，在局部位線柱和全局位線之間轉換。薄膜晶體管，不管其結構缺陷，實施為由強連接選擇柵極轉換由局部位線攜載的最大電流，強連接選擇柵極必須配合在局部位線周圍的空間內。在一個實施例中，選擇柵極的最大厚度用沿著x方向從局部位線的兩側專門占據(jù)該空間的選擇柵極實現(xiàn)。為了能轉換一行中的所有位線，該行的用于奇數(shù)和偶數(shù)位線的開關交錯排列且在z方向偏移，從而偶數(shù)和奇數(shù)局部位線的選擇柵極沿著x方向不重合。如前面(例如，在圖21中)所示，局部位線LBL320沿著x方向的每個行由對應的一組(柱或LBL至GBL)開關440轉換到一組全局位線。每個局部位線的一端沿著z方向可轉換地連接到沿著y軸方向的全局位線GBL330。圖24A是示出高容量局部位線開關結構的立體圖。基本上，開關是垂直地相鄰于3D陣列中的局部位線形成的TFT晶體管，構建在CMOS基板的頂部上。問題是TFT晶體管相對地沒有CMOS晶體管那么強大，并且因此必須通過最大化它們的尺寸和表面面積而最大化它們的電流容量。因為每個局部位線有TFT晶體管，所以優(yōu)選成一線地形成在局部位線的一端。因此，LBL可根據(jù)GBL的位置從下面或從上面轉換。TFT晶體管342具有TFT晶體管結(也稱為TFT晶體管主體區(qū)域)343，其由兩個N-摻雜多晶硅層之間的P-摻雜多晶硅層形成。薄柵極氧化物404將TFT晶體管結343與諸如選擇柵極341-1或選擇柵極341-2的選擇柵極分開。這樣，NPN晶體管與局部位線或位線柱對應或成一線形成。因為柵極氧化物404和柵極必須形成在兩個局部位線之間的空間中，所以如果每個柵極轉換一個位線而不轉換相鄰位線，則柵極在尺寸上受到限制。在優(yōu)選實施例中，相鄰行位線的TFT晶體管水平上不對齊，而是如圖24A所示那樣，它們以z方向具有一偏移量交錯排列。這樣，相鄰于每個TFT晶體管結343的空間可專門用于形成TFT的柵極，因此最大化了柵極的尺寸。同時參見圖1和圖24A，可見圖24A示出了LBL的2D陣列，其中LBLij處于第i列和第j行。因此，例如，在局部位線的第一(或奇數(shù))行中，例如，LBL11、LBL21、LBL31，TFT晶體管342-10全部在相同的垂直位置。在局部位線的第二(或偶數(shù))行中，例如，LBL12,LBL22,LBL32,...，TFT晶體管342-2E全部沿著z方向與TFT晶體管342-10偏移開。因此，選擇奇數(shù)行將不選擇相鄰的偶數(shù)行，反之亦然。在操作中，選擇信號施加到連接所有偶數(shù)TFT晶體管的偶數(shù)選擇線以選擇性地連接偶數(shù)行的局部位線到對應的全局位線。類似地，選擇信號施加到連接所有奇數(shù)TFT晶體管的奇數(shù)選擇線以選擇性地連接奇數(shù)行的局部位線到對應的全局位線。在另一個實施例中，通過在TFT晶體管結周圍卷繞形成柵極，進一步提高了TFT晶體管的功效，因此增加了柵極到TFT晶體管結的表面面積。圖25示出了沿著線z-z剖取的圖24A所示開關的截面圖。選擇柵極342-2(選擇柵極2)卷繞在TFT343-2周圍，并且TFT晶體管結的溝道寬度被有效地增大到四倍，所有四側均具有導電性。存儲器層相對表面的偶數(shù)和奇數(shù)TFT晶體管圖24B示出了高容量局部位線開關的另一個實施例。除了TFT晶體管的奇數(shù)和偶數(shù)組設置在存儲器層的相對側外，其與圖24A相類似。諸如343-2,343-4,...的偶數(shù)TFT晶體管結用于轉換偶數(shù)行的局部位線到存儲器層的一側302-2上的第一組全局位線，并且諸如343-1的奇數(shù)TFT晶體管結用于轉換奇數(shù)行的局部位線到存儲器層的相對側302-1的第二組全局位線。圖24B中的選擇柵極的任何一個卷繞在相關TFT周圍；例如，圖25所示的選擇柵極342-2(選擇柵極2E)卷繞在TFT343-2周圍，并且TFT晶體管結的溝道寬度被有效地增大到四倍，所有四側均具有導電性。圖26示出了在從沿著全局位線且垂直于字線的y方向看的截面圖中示范性3D存儲器裝置的總設計方案中的垂直選擇裝置?；旧?，3D存儲器裝置包括五個總層：CMOS和金屬層；垂直開關層1；由表面302-1和302-2限定的存儲器層；垂直開關層2和頂部金屬層。3D存儲器元件制作在CMOS和金屬層的頂部上的存儲器層中。在CMOS和金屬層中，CMOS提供基板，用于形成CMOS裝置且用于支撐其頂部上的其它總層。在CMOS的頂部上，可有幾個金屬層，例如金屬層-0、金屬層-1和金屬層-2。垂直選擇層1和層2包含薄膜晶體管(TFT)形式的類似的垂直選擇開關，其提供對存儲器層中的字線WL和局部位線LBL的選擇性訪問。在圖8所示的一個3D結構中，全局位線GBL處于存儲器層的底部，并且因此形成為這些金屬層之一，例如金屬層-1或金屬層-2。因此，垂直開關層1包含LBL至GBL開關，連接GBL到存儲器層中的垂直局部位線。對字線的訪問是通過頂部金屬層、從存儲器層的頂側進行的，并且因此字線驅動器實施在垂直開關層2中，連接每個字線到頂部金屬層的金屬墊。在圖24B所示的實施例中，在存儲器層的相對表面具有偶數(shù)和奇數(shù)TFT，偶數(shù)GBL(330-2,330-4,...)位于存儲器層的第一表面302-2，并且奇數(shù)GBL(330-1,330-3,...)位于存儲器層的與第一表面相對的第二表面302-1。因此，在每個端部具有兩倍的空間以形成每個TFT晶體管開關。TFT晶體管和全局位線可制作較大以傳導較高的電流。該實施例可應用于3D存儲器，其不采用用于轉換字線的垂直開關層(例如，圖8所示)之一，從而垂直開關層1和垂直開關層2二者可分別貢獻于用于轉換局部位線的偶數(shù)和奇數(shù)開關。形成3D存儲器中垂直開關的圍繞柵極的方法根據(jù)本發(fā)明的一般內容，非易失性存儲器提供有讀/寫(R/W)存儲器元件的3D陣列，可由z方向的局部位線或位線柱和垂直于z方向的x-y平面中多層中的字線的陣列的x-y-z架構訪問。在y方向的全局位線的x-陣列沿著y方向可轉換地連接到各個局部位線柱。這由各局部位線柱的每一個和全局位線之間的選擇晶體管實現(xiàn)。每個選擇晶體管是柱選擇裝置，形成為垂直結構，在局部位線柱和全局位線之間轉換。垂直開關諸如(LBL至GBL開關)以及圖21所示的字線驅動器優(yōu)選由垂直對齊(z軸)TFT的堆疊實施，其每一個有圍繞柵極控制。例如，如圖21所示，用于LBL至GBL開關的圍繞柵極形成沿著x軸選擇一行LBL的LBL行選擇線。圖26示出了在從沿著全局位線且垂直于字線的y方向看的截面圖中示范性3D存儲器裝置的總設計方案中的垂直選擇裝置?；旧?，3D存儲器裝置包括五個總層：CMOS和金屬層；垂直開關層1；存儲器層；垂直開關層2和頂部金屬層。3D存儲器元件制作在CMOS和金屬層的頂部上的存儲器層中。在CMOS和金屬層中，CMOS提供基板，用于形成CMOS裝置且用于支撐其頂部上的其它總層。在CMOS的頂部上，可有幾個金屬層，例如金屬層-0、金屬層-1和金屬層-2。垂直選擇層1和層2包含薄膜晶體管(TFT)形式的類似的垂直選擇開關，其提供對存儲器層中的字線WL和局部位線LBL的選擇性訪問。在圖8所示的一個3D結構中，全局位線GBL處于存儲器層的底部，并且因此形成為這些金屬層之一，例如金屬層-1或金屬層-2。因此，垂直開關層1包含LBL至GBL開關，連接GBL到存儲器層中的垂直局部位線。對字線的訪問是通過頂部金屬層從存儲器層的頂側，并且因此字線驅動器實施在垂直開關層2中，連接每個字線到頂部金屬層的金屬墊。在圖21所示的另一個3D結構中，對字線WL和全局位線GBL的頂部和底部的訪問被顛倒。特別是，GBL形成為在存儲器層之上的頂部金屬層。根據(jù)本發(fā)明的另一個方面，3D存儲器裝置包括垂直轉換層，用于轉換一組局部位線到對應的一組全局位線，垂直轉換層是垂直薄膜晶體管(TFT)的TFT溝道的二維(2D)陣列，排列為連接到局部位線的陣列，每個TFT轉換局部位線到對應的全局位線，并且每個TFT具有圍繞柵極。特別是，陣列中的TFT具有分別沿著x軸和y軸的單獨長度Lx和Ly，從而柵極材料層形成在x-y平面中圍繞每個TFT的圍繞柵極，并且使厚度合并形成沿著x軸的行選擇線，而在各行選擇線之間保持分開長度Ls。根據(jù)本發(fā)明的另一個方面，在3D存儲器裝置中，其結構布置成三維圖案，由具有x、y和z方向的直角坐標限定，并且多個平行的x-y平面在z方向堆疊在半導體基板之上，并且包括存儲器層，對存儲器層提供訪問的垂直轉換層的形成方法包括：形成垂直薄膜晶體管(TFT)的TFT溝道的2D陣列以對存儲器層中的結構提供轉換訪問，在x-y平面中形成卷繞在每個TFT溝道周圍的柵極氧化物層，以及在柵極氧化物層之上形成柵極材料層，其中2D陣列中的TFT溝道具有分別沿著x軸和y軸的分開長度Lx和Ly，從而所述柵極材料層使厚度合并形成沿著x軸的行選擇線，而在各行選擇線之間保持分開長度Ls。通常，與CMOS晶體管相比，薄膜晶體管(TFT)不能處理很大的電流。具有圍繞柵極有效地增加了TFT的溝道面積，并且提供改進的轉換或驅動能力。與傳統(tǒng)的單側柵極相比，圍繞柵極可傳輸3倍的驅動電流。圖27是在圖21所示的3D結構的選擇層2中垂直開關的橫截面的x-y平面中的示意圖。如前面所描述，每個TFT溝道由圍繞柵極控制以提供最大的轉換或驅動能力。在此情況下，沿著x軸用于一行TFT溝道的圍繞柵極合并在一起以形成行選擇線，而各行選擇線在y軸上彼此隔離。每個TFT轉換在垂直位線LBL和全局位線GBL之間。行選擇線控制沿著x軸的一行垂直位線的轉換。在一個示例中，Lx＝24nm，且Ly＝48nm，取代傳統(tǒng)的示例24nmx24nm。如前所述，圍繞柵極與傳統(tǒng)的單側柵極相比可輸送3倍的驅動電流。所要求的TFT的電流密度Ids從256μA/μm減小到85μA/μm。圖28至圖35示出了形成垂直開關層2的工藝?；旧希瑴系啦牧系陌鍖有纬稍诖鎯ζ鲗拥捻敳可?。然后，蝕刻板層留下各溝道柱的2D陣列。溝道柱之間的分隔具有預定的長寬比，由沿著x軸的Lx和沿著y軸的Ly給出，其中Ly-Lx＝Ls。然后，柵極氧化物層和柵極材料層沉積為形成各TFT。特別是，柵極材料層沉積到使相鄰溝道的柵極層恰好合并在一起的厚度。這將形成沿著x軸用于每行TFT的柵極選擇線，而留下相鄰柵極選擇線之間的分隔Ls。由圖27可見，Ls是隔離兩個相鄰柵極選擇線的氧化物的厚度，并且因此必須足夠厚以使氧化物經(jīng)受操作電壓而不會電擊穿。圖28示出了在存儲器層的頂部上沉積N+多晶硅層的工藝，繼之以沉積P-多晶硅層以及然后N+多晶硅層。這將形成NPN板層，適合于形成TFT的各溝道柱。圖29A是存儲器層的頂部上垂直開關層2的立體圖，并且示出了由NPN板層形成各溝道柱的工藝。每個溝道柱排列且形成為在轉換在下面的存儲器層中的局部位線LBL。這通過光圖案化硬掩模實現(xiàn)，然后RIE(反應離子蝕刻)蝕刻到存儲器層的頂部的溝槽以將板層隔離成各溝道柱。圖29B示出了在已經(jīng)形成各溝道柱后圖29A的頂平面圖。如前所述，沿著x軸兩個相鄰溝道柱之間的分隔是Lx，沿著y軸兩個相鄰溝道柱之間的分隔是Ly，其中Ly＝Lx+Ls。每個溝道柱的底部連接到存儲器層中的局部位線。每個溝道柱的頂部將連接形成在頂部金屬層上的全局位線GBL。圖30A是沿著x軸剖取的截面圖，示出了在溝道柱的頂部上沉積柵極氧化物層。例如，約5nm的層通過原子層沉積(“ALD”)形成。圖30B是沿著圖30A的y軸剖取的截面圖。圖31A是沿著x軸剖取的截面圖，示出了在柵極氧化物層上沉積柵極材料層。沉積通過原子層沉積(“ALD”)或低壓化學氣相沉積(“LPCVD”)實現(xiàn)。所沉積的柵極材料層卷繞在每個溝道柱周圍以形成圍繞柵極。該層的厚度受控，從而使來自相鄰溝道的各層合并成沿著x軸的單一柵極選擇線，但是各柵極選擇線保持彼此隔離間隔Ls(也見圖27)。例如，柵極層為7nm的TiN以及柵極氧化物層5nm，合計12nm。如果Lx＝24nm，則相鄰柵極沿著x方向合并。圖31B是沿著圖31A的y軸剖取的截面圖，示出了絕緣溝道柱的相鄰對之間的間隔填充有柵極材料。如果Ly＝48nm，則Ls＝24nm。圖32A是沿著x軸剖取的截面圖，進一步示出了柵極材料層的回蝕刻。高選擇性的各向異性和各向同性蝕刻的混合用于從每個溝道柱的頂部以及在沿著y軸的溝道柱之間的底部去除柵極材料層，并且從每個溝道柱的頂部凹進該層的卷繞周圍側壁。在柵極材料選擇性去除后，平坦化每個溝道柱的頂部的暴露的N+層。圖32B是沿著圖32A的y軸剖取的截面圖?？梢姈艠O材料現(xiàn)在卷繞在每個溝道柱周圍且沿著x軸形成連續(xù)的選擇柵極線，而用于每行溝道柱的每個選擇柵極線彼此隔離一個分隔Ls(也見圖32A)。圖33A是沿著x軸剖取的截面圖，示出了沉積氧化物以填充任何凹陷和間隙從而完成垂直開關層2的工藝。氧化物填充伴隨著平坦化。圖33B是沿著完成的垂直開關層2的圖33A的y軸剖取的截面圖，使TFT的陣列由沿著x軸的選擇柵極線控制。圖34A是沿著x軸剖取的截面圖，示出了在頂部金屬層中形成全局位線GBL的工藝。每個GBL線沿著y軸上的行連接到溝道柱的頂部。圖34B是沿著圖34A的y軸剖取的截面圖。圖35是沿著x軸剖取的截面圖，示出了填充金屬線之間的間隙的工藝。這然后伴隨著平坦化以完成垂直開關層。結論盡管本發(fā)明的各方面已經(jīng)相對于其示范性實施例進行了描述，但是應理解，本發(fā)明要求在所附權利要求的全部范圍內得到保護。