具有被改造以減少漏電流的溝道芯部的場效應(yīng)晶體管及制作方法
【專利摘要】本發(fā)明公開了一種半導(dǎo)體器件，包括在襯底的表面上形成的溝道結(jié)構(gòu)，溝道結(jié)構(gòu)由半導(dǎo)體材料形成。柵極結(jié)構(gòu)覆蓋溝道結(jié)構(gòu)的表面的至少一部分并且由絕緣材料膜和柵極電極形成。源極結(jié)構(gòu)連接到溝道結(jié)構(gòu)的一端，并且漏極結(jié)構(gòu)連接到溝道結(jié)構(gòu)的另一端。溝道結(jié)構(gòu)包括結(jié)構(gòu)部件，結(jié)構(gòu)部件減少半導(dǎo)體器件的漏電流。
【專利說明】具有被改造以減少漏電流的溝道芯部的場效應(yīng)晶體管及制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明總體涉及一種納米線場效應(yīng)晶體管(NWFET)或者鰭式場效應(yīng)晶體管(finFET)，其中溝道芯部被改造以用于減少漏電流。更具體而言，NWFET的納米線溝道的芯部或者finFET的鰭部的芯部具有空腔或者芯部的空腔由電解質(zhì)(諸如SiO2)填充。
【背景技術(shù)】
[0002]集成電路(IC)設(shè)計的近來趨勢是使用納米線晶體管。圖1示例地示出常規(guī)納米線場效應(yīng)晶體管(NWFET)配置100，其中納米線101用作互連源極102和漏極103的溝道。柵極104用于控制溝道納米線101的傳導(dǎo)率。
[0003]如圖1A中所示，柵極全包納米線FETllO具有包圍納米線101的、然后被摻雜的多晶娃結(jié)構(gòu)112進(jìn)一步覆蓋的柵極結(jié)構(gòu)111。在通過引用將內(nèi)容結(jié)合于此的Bangsaruntip等人的第8，173，993號美國專利中，描述柵極全包納米線FET的示例。
[0004]圖2示例地示出常規(guī)finFET200，其中鰭部201用作互連源極202和漏極203的溝道而柵極204用于控制溝道傳導(dǎo)率。不同于finFET的鰭部，NWFET100的納米線溝道通常在截面圖中大致為圓形，并且通常被支撐在襯底上方，如圖1A中示例地所示。
[0005]如通過使用NWFET和finFET所示范的那樣，與電子器件的小型化并行的是要求減少功率消耗，包括減少漏電流1fT。

【發(fā)明內(nèi)容】

[0006]鑒于常規(guī)方法和系統(tǒng)的前述和其它示例問題、缺點和弊端，本發(fā)明的示例特征是提供一種制作具有減少的功率消耗的NWFET和finFET的結(jié)構(gòu)和方法。
[0007]在本發(fā)明的第一示例方面中，這里描述一種半導(dǎo)體器件，該半導(dǎo)體器件包括在襯底的表面上形成的溝道結(jié)構(gòu)，溝道結(jié)構(gòu)包括半導(dǎo)體材料。柵極結(jié)構(gòu)覆蓋溝道結(jié)構(gòu)的表面的至少一部分，柵極結(jié)構(gòu)包括絕緣材料膜和柵極電極。源極結(jié)構(gòu)連接到溝道結(jié)構(gòu)的一端，并且漏極結(jié)構(gòu)連接到溝道結(jié)構(gòu)的另一端。已經(jīng)用減少半導(dǎo)體器件的漏電流的方式改造溝道結(jié)構(gòu)。
[0008]本發(fā)明的其它方面、特征和優(yōu)點將從后續(xù)公開內(nèi)容和所附權(quán)利要求中更完全清
λ.Μ
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【專利附圖】

【附圖說明】
[0009]將從參照附圖對本發(fā)明的一個示例實施例的以下具體描述中更好地理解的前述和其它示例目的、方面和優(yōu)點，在附圖中:
[0010]圖1示例地示出常規(guī)NWFET100 ；
[0011]圖1A示例地示出具有如下柵極結(jié)構(gòu)111的常規(guī)NWFET，該柵極結(jié)構(gòu)包圍納米線101以提供柵極全包配置110;[0012]圖2示例地示出常規(guī)finFET200 ；
[0013]圖3圖示本發(fā)明的示例實施例的納米線結(jié)構(gòu)301和鰭部結(jié)構(gòu)302的截面圖300，該截面圖示范電介質(zhì)芯部303 ；
[0014]圖4提供示例特性曲線400，該特性曲線示范本發(fā)明提供的漏電流改進(jìn)；
[0015]圖5圖示本發(fā)明的初始制作階段500 ；
[0016]圖6圖示本發(fā)明的一個示例實施例的納米線形成階段600 ；
[0017]圖7圖示制作階段700，在該階段中在納米線601和源極區(qū)域/漏極區(qū)域上沉積溝道層701 ；
[0018]圖8圖示制作階段800，在該階段中蝕刻源極區(qū)域/漏極區(qū)域的部分801以形成通向下層的開口，從而可以蝕刻掉納米線芯部；
[0019]圖9圖示通過濕法蝕刻工藝從納米線結(jié)構(gòu)的兩端蝕刻掉納米線結(jié)構(gòu)中的芯部601的制作階段900。
[0020]圖10圖示其中向蝕刻的空腔中沉積電解質(zhì)D以形成用于納米線結(jié)構(gòu)的電解質(zhì)芯部的制作階段1000 ；
[0021]圖11示出在電解質(zhì)沉積之后的截面圖1100 ；
[0022]圖12示出制作階段1200，在該階段中通過拋光來暴露源極部分/漏極部分701 ；
[0023]圖13示出圖12中所示制作步驟的平面圖1300 ;并且
[0024]圖14圖示最終制作階段1400，該最終制作階段示出形成柵極結(jié)構(gòu)；
[0025]圖15提供在本發(fā)明中描述的器件的制作中的關(guān)鍵步驟的簡化流程圖1500。
【具體實施方式】
[0026]現(xiàn)在參照附圖并且更具體參照圖3-15，現(xiàn)在將描述本發(fā)明的方法和結(jié)構(gòu)的示例實施例。
[0027]首先，圖3示例地圖示本發(fā)明的NWFET的納米線溝道301或者finFET的鰭部302的截面圖300，如這里用來說明本發(fā)明的一個示例實施例那樣，該納米線溝道或者鰭部被改造以并入高K電介質(zhì)材料(諸如Si02)。然而可以替換可以向納米線中插入的任何電介質(zhì)材料作為柵極電介質(zhì)層305包圍的溝道304的芯部303，該電介質(zhì)材料包括本領(lǐng)域熟知的電介質(zhì)，諸如SiN、TiO2, HfO2, ZrO2，但是這一列舉并非旨在限制，該柵極電介質(zhì)層305又被例如包括金屬層306和摻雜的多晶硅層307的柵極結(jié)構(gòu)包圍。如常規(guī)納米線溝道器件典型的那樣，溝道304將通常由S1、SiGe或者Si/SiGe組成。
[0028]本發(fā)明人已經(jīng)通過認(rèn)可將常規(guī)器件并入用作為器件溝道的實心半導(dǎo)體芯部，而認(rèn)識到可能有益地減少常規(guī)NWFET或者finFET的漏電流。根據(jù)本發(fā)明的一個示例方面，在本發(fā)明中通過在NWFET或者finFET的溝道芯部內(nèi)并入中心電介質(zhì)芯部來減少器件漏電流。這一電介質(zhì)芯部可以實現(xiàn)減少漏電流1ff以提供圖4中示例地示出的器件特性曲線400。
[0029]如圖4中的器件特性曲線400中示例地所示，本發(fā)明的改進(jìn)的柵極靜電特性提供如向下指向的箭頭所示1ff改進(jìn)401。水平軸是柵極電壓Vg，并且豎直軸是針對溝道長度的每微米長度的電流的對數(shù)尺度(Id/ym)。閾值電壓Vt不受中心電介質(zhì)芯部影響。
[0030]在一個水平上，本發(fā)明可以視為提供納米線(或者鰭式)器件，在該納米線(或者鰭式)器件中，納米線的芯部已經(jīng)被改造以改進(jìn)柵極靜電特性。在一個示例實施例中，芯部已經(jīng)被電介質(zhì)材料取代。由于這一電介質(zhì)芯部占用溝道區(qū)域內(nèi)的空間，所以在溝道中存在更少用于載流子的空間，從而柵極電極的靜電控制更佳。保持電子和/或空穴在柵極電極的靜電控制之下是控制漏電流的關(guān)鍵，并且溝道厚度越薄，柵極靜電控制就變得越好。
[0031]作為一個備選示例實施例，也可以留下溝道芯部作為空腔而不是用電介質(zhì)材料填充空腔，由此提供用于減少實心芯部溝道的影響的備選機制。因此，圖3的示例實施例300也可以示范具有內(nèi)部空腔303而不是中心電介質(zhì)芯部303的溝道。
[0032]圖5-14示范用于實施本發(fā)明的概念的器件(如所示用于NWFET)的示例制作步驟。本領(lǐng)域普通技術(shù)人員將認(rèn)識到，制作finFET將具有對應(yīng)相似制作步驟，其中以與以下針對NWFET所描述的相似方式對finFET的鰭部進(jìn)行操作，因此除了納米線改造結(jié)構(gòu)將對應(yīng)于鰭部結(jié)構(gòu)的相似改造結(jié)構(gòu)之外，這些制作步驟應(yīng)當(dāng)視為還示范finFET的制作步驟。
[0033]在圖5中示例地示出的制作階段500中，使用例如S1、SiGe或者Si/SiGe的沉積在襯底501上形成第一基部部分502、第二基部部分503和第三基部部分504。襯底501本身并不關(guān)鍵，并且可以是任何常規(guī)襯底，該襯底包括例如硅晶片或者如圖5中示例地示出的絕緣體上硅(SOI)結(jié)構(gòu)，其中上層501A包括在硅層501B上面的掩埋氧化物(BOX)層。第一基部部分502和第二基部部分503將最終用作器件的源極和漏極，并且第三基部部分504將用作用于器件溝道的芯部的基礎(chǔ)。
[0034]在本發(fā)明的一種示例制作方法中，也正如將在以下描述中清楚的那樣，選擇性蝕刻將用來在制作期間選擇性地去除器件的部分，包括能夠從芯部的末端選擇性地蝕刻掉納米線的芯部，示例性地使用濕法蝕刻或者RIE (反應(yīng)離子蝕刻)。因而，為襯底和基部部分選擇材料將需要考慮實現(xiàn)不同蝕刻特性，使得材料沉積被設(shè)計為實現(xiàn)這里描述電結(jié)構(gòu)。
[0035]作為非限制示例，由于將蝕刻納米線的芯部以留下包圍的溝道部分，所以溝道/芯部材料的可能組合將是Si (1-x) Ge(x)/Si (l-y)Ge(y)，其中x、y是原子百分?jǐn)?shù)。溝道可以是Si70%Ge30%，并且芯部可以是Si50%Ge50%，因為總體而言，Ge濃度更高意味著RIE速率更快。
[0036]在材料沉積中考慮的另一因素是沉積材料的摻雜，因為不同摻雜可以有助于獲得不同濕法RIE速率。此外，摻雜可以用來實現(xiàn)不同閾值電壓Vt。
[0037]—旦在以下討論中說明其余結(jié)構(gòu)和制作，本領(lǐng)域普通技術(shù)人員將能夠選擇具體材料組成和摻雜。
[0038]在用于描述本發(fā)明的示例實施例中，示例地用于第一、第二和第三基部部分502、503,504的材料是SiGe，因為將隨后選擇性地蝕刻掉這一材料的部分，包括從第三基部部分的兩端蝕刻第三基部部分。
[0039]在圖6中所示制作階段600中，蝕刻第三基部部分504和BOX層50IA的下面的部分505，以提供由第一基部部分502和第二基部部分503在每端上支撐的自由豎立納米線601。這樣的蝕刻可以使用例如稀釋的氫氟酸(DHF)。如果希望，則可以如在以上提到的’ 993專利中描述的那樣，通過在氫氣氛圍中退火納米線結(jié)構(gòu)601來平滑所得納米線601，使得納米線601在截面中基本上為圓形，但是這樣的圓形截面對本發(fā)明并不關(guān)鍵。
[0040]也就是說，納米線可以基于以基部部分504的蝕刻量和初始尺度為基礎(chǔ)對第三基部部分504的處理而具有其它截面形狀。如果基部部分504具有用于高度和寬度的近似相等尺度并且包括平滑步驟，則所得納米線可以在截面中基本上為圓形?？梢岳缤ㄟ^在氫氣中的退火工藝實現(xiàn)平滑。如果基部部分504具有明顯不同高度/寬度尺度，則截面形狀將更橢圓。如果未使用平滑工藝，則截面形狀將更不規(guī)則。
[0041]在圖7中所示制作階段700中，現(xiàn)在在第一和第二基部部分502、503和納米線601之上沉積半導(dǎo)體材料(諸如硅)膜701，由此增加納米線601的直徑?；诟逩e含量將蝕刻更快的以上評述，注意在這一討論中示例地使用Si，因為它與SiGe比較具有更慢蝕刻速率，從而可以從第三基部部分504的兩端選擇性地蝕刻掉第三基部部分504以由此形成具有空心芯部的Si溝道結(jié)構(gòu)。
[0042]在圖8中所示制作階段800中，在第一基部部分和第二基部部分中的每個基部部分的Si層中打開開口 801以在納米線結(jié)構(gòu)的每端暴露下面的SiGe層502、503。因此，這一開口提供去往下面的SiGe層的蝕刻劑通道，該SiGe層比Si層701更容易蝕刻。注意圖8中的標(biāo)注為IX的虛線指示圖9中所示截面圖并且在圖8中被呈現(xiàn)用于示出在這兩幅圖之間的關(guān)系。
[0043]在圖9中所示制作階段900中，執(zhí)行濕法蝕刻，以在第一基部部分和第二基部部分的開口處選擇性地蝕刻掉SiGe，并且繼續(xù)進(jìn)入納米線結(jié)構(gòu)的SiGe芯部601，由此經(jīng)由納米線結(jié)構(gòu)的兩端去除SiGe納米線芯部。
[0044]在圖10中所示制作階段1000中，例如使用SiO2或者其它希望的電介質(zhì)材料的外延沉積向納米線芯部中沉積電介質(zhì)材料D。
[0045]圖11示出在完成沉積電介質(zhì)材料D時經(jīng)過器件的縱向中心線的截面圖1100。交叉影線示出器件的如下部分，這些部分包括電介質(zhì)材料D。注意納米線結(jié)構(gòu)現(xiàn)在具有電介質(zhì)材料D的中心芯部1101。
[0046]圖12不出在已經(jīng)例如使用CMP (化學(xué)機械拋光)來向下拋光電介質(zhì)材料D以暴露源極區(qū)域/漏極區(qū)域的上表面701時的截面圖1200。這一步驟調(diào)平沉積的電介質(zhì)層并且暴露下面的Si層。將用作為溝道的Si層是在電介質(zhì)中心芯部1101以上和以下的無影線部分。
[0047]圖13示出這一制作階段的平面圖1300，該平面圖使用影線部分以示出將用作源極部分/漏極部分的暴露Si區(qū)域701。根據(jù)納米線結(jié)構(gòu)的相對高度，也可以暴露溝道Si層的上部分701。示出電介質(zhì)芯部1101用于參考，但是CMP工藝不會暴露這一電介質(zhì)芯部1100。注意圖13的標(biāo)注為XII的虛線指示圖12中所示截面圖并且被添加到圖13以回溯圖12。
[0048]在圖14中所示制作階段1400中，然后使用本領(lǐng)域熟知的工序來形成柵極結(jié)構(gòu)，在該工序中，通過光刻隔離柵極區(qū)域，從而可以蝕刻掉在納米線結(jié)構(gòu)周圍的電介質(zhì)下至襯底，然后依次沉積第一絕緣膜1401 (諸如SiO2)以包圍溝道層701A，并且用作為柵極電介質(zhì)層，繼而在柵極電介質(zhì)層周圍諸如通過沉積非晶硅或者金屬(諸如鋁)來形成一個或者多個柵極膜1402、1403。然后可以在Si層701B上形成用于柵極(例如1404)和源極/漏極(例如1405)的接觸。
[0049]圖15是流程圖1500，該流程圖具體關(guān)于形成納米線芯部的新穎方面概括以上描述的制作工序，這些新穎方面通過例如沉積電介質(zhì)材料以形成納米線電介質(zhì)芯部，或者通過留下納米線作為蝕刻掉的空腔，來形成影響器件的漏電流的納米線芯部。
[0050]盡管已經(jīng)在若干示例實施例方面描述本發(fā)明，但是本領(lǐng)域技術(shù)人員將認(rèn)識到可以用改造來實現(xiàn)本發(fā)明。作為可能改造的示例，再次注意可以使用與以上對于納米線描述的相同制作步驟來制作finFET。其它可能改造包括使用在第一基部部分與第二基部部分之間互連的多個不同納米線，這多個納米線具有相同柵極結(jié)構(gòu)，從而柵極同時控制所有納米線溝道。另外注意 申請人:的意圖是即使在實施期間以后有修改，仍然涵蓋所有權(quán)利要求要素的等效要素。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 在襯底的表面上形成的溝道結(jié)構(gòu)，所述溝道結(jié)構(gòu)包括半導(dǎo)體材料； 柵極結(jié)構(gòu)，覆蓋所述溝道結(jié)構(gòu)的表面的至少一部分，所述柵極結(jié)構(gòu)包括絕緣材料膜和柵極電極； 源極結(jié)構(gòu)，連接到所述溝道結(jié)構(gòu)的一端；以及 漏極結(jié)構(gòu)，連接到所述溝道結(jié)構(gòu)的另一端， 其中所述溝道結(jié)構(gòu)包括減少所述半導(dǎo)體器件的漏電流的改造結(jié)構(gòu)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述溝道結(jié)構(gòu)的改造結(jié)構(gòu)包括在形成所述溝道結(jié)構(gòu)的所述半導(dǎo)體材料中的空腔，以由此減少所述漏電流。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述溝道結(jié)構(gòu)的改造結(jié)構(gòu)包括由電介質(zhì)材料形成的中心芯部，以由此減少所述漏電流。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中所述電介質(zhì)材料包括Si02。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括: 第二絕緣材料膜，所述第二絕緣材料膜具有分別在所述源極結(jié)構(gòu)、所述漏極結(jié)構(gòu)和所述柵極結(jié)構(gòu)之上的開口 ；以及 傳導(dǎo)材料，分別填充所述開口并且分別接觸所述源極結(jié)構(gòu)、所述漏極結(jié)構(gòu)和所述柵極結(jié)構(gòu)，以用作為所述半導(dǎo)體器件的電連接。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述溝道結(jié)構(gòu)包括納米線。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，包括納米線場效應(yīng)晶體管(NWFET)。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述溝道結(jié)構(gòu)包括鰭式結(jié)構(gòu)。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，包括鰭式場效應(yīng)晶體管(finFET)。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述溝道結(jié)構(gòu)的所述半導(dǎo)體材料包括硅，所述源極結(jié)構(gòu)和所述漏極結(jié)構(gòu)包括SiGe，并且所述柵極絕緣膜包括Si02。
【文檔編號】H01L21/336GK103915483SQ201310675949
【公開日】2014年7月9日 申請日期:2013年12月11日 優(yōu)先權(quán)日:2012年12月28日
【發(fā)明者】平井友洋, 望月省吾, 南云俊治 申請人:瑞薩電子株式會社