一種陣列基板及其制作方法、顯示裝置制造方法
【專利摘要】本發(fā)明提供了一種陣列基板及其制作方法、顯示裝置，所述陣列基板的集線區(qū)內(nèi)包括多條用于在驅(qū)動芯片和陣列基板的顯示區(qū)之間傳輸信號的信號傳輸線，每條信號傳輸線對應(yīng)于一數(shù)據(jù)傳輸通道，其特征在于，所述陣列基板還包括：至少一條與信號傳輸線對應(yīng)設(shè)置的阻抗平衡線；所述阻抗平衡線與所屬信號傳輸線之間電連接，使得所述集線區(qū)內(nèi)的不同數(shù)據(jù)傳輸通道的阻抗的差值符合第一預(yù)設(shè)條件。從而可在不增加端口區(qū)域的情況下，實現(xiàn)端口區(qū)域中每一條信號傳輸線對應(yīng)的信號傳輸通道間的電阻比值在一預(yù)設(shè)的范圍內(nèi)，以減少信號延遲情況。
【專利說明】一種陣列基板及其制作方法、顯示裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示【技術(shù)領(lǐng)域】，具體涉及一種陣列基板及其制作方法、顯示裝置。
【背景技術(shù)】
[0002]現(xiàn)有技術(shù)中，如附圖1所示，需要將顯示面板(panel)中的信號傳輸線，如數(shù)據(jù)線(data線)或者柵線(gate線)等在集線區(qū)(fanout)集中后，引入至設(shè)置在顯示面板外圍幾個特定的端口(pad)區(qū)域，以實現(xiàn)與panel外的設(shè)備進行信號傳輸。
[0003]由于不同信號傳輸線距離端口區(qū)域有長有短，如集線區(qū)域中，靠近集線區(qū)域邊緣外圍的信號傳輸線最長，例如附圖1中的信號傳輸線1，其線電阻最大，為Rrnax;而位于集線區(qū)域中央的信號傳輸線最短，例如附圖1中的信號傳輸線3，其線電阻也為最小，為Rmin。
[0004]由于不同信號傳輸線之間存在因長度不同而導(dǎo)致的線電阻不同，因此導(dǎo)致當(dāng)加載信號時，不同信號傳輸線間存在信號延遲(delay)等問題。
[0005]現(xiàn)有技術(shù)中，通常是采用折線設(shè)計(Zigzag)，如附圖1中信號傳輸線2、3所示，通過增大集線區(qū)中心區(qū)域的信號傳輸線長度，從而增加集線區(qū)中心區(qū)域信號傳輸線的線電阻，即通過增大Rmin值，來減小Rmax與Rmin之間電阻差距，以實現(xiàn)不同信號傳輸線的等電阻設(shè)計。
[0006]但是在實際操作中，由于折線設(shè)計增加了信號傳輸線的寬度，如附圖1中的信號傳輸線3的寬度值為d，而端口區(qū)域和集線區(qū)域的面積有限，因此導(dǎo)致端口區(qū)域內(nèi)設(shè)置的信號傳輸線數(shù)量降低，這就需要在panel上設(shè)置更多的端口區(qū)域以實現(xiàn)信號的引出，這不但增加了顯示面板的制作成本，還給顯示面板的走線設(shè)計增加了難度。
[0007]而在不增加端口區(qū)域的情況下，由于端口區(qū)域和集線區(qū)域的面積限制，導(dǎo)致現(xiàn)有的折線設(shè)計，無法使集線區(qū)域的信號傳輸線達到理想的等電阻設(shè)計，一般Rmax/Rmin大于3:1，就可能導(dǎo)致信號延遲而形成不良。

【發(fā)明內(nèi)容】

[0008]本發(fā)明提供一種陣列基板及其制作方法、顯示裝置，從而可在不增加端口區(qū)域的情況下，實現(xiàn)端口區(qū)域中每一條信號傳輸線對應(yīng)的信號傳輸通道間的電阻比值在一預(yù)設(shè)的范圍內(nèi)，以減少信號延遲情況。
[0009]本發(fā)明提供方案如下:
[0010]本發(fā)明實施例提供了一種陣列基板，所述陣列基板的集線區(qū)內(nèi)包括多條用于在驅(qū)動芯片和陣列基板的顯示區(qū)之間傳輸信號的信號傳輸線，每條信號傳輸線對應(yīng)于一數(shù)據(jù)傳輸通道，其特征在于，所述陣列基板還包括:
[0011]至少一條與信號傳輸線對應(yīng)設(shè)置的阻抗平衡線；
[0012]所述阻抗平衡線與所屬信號傳輸線之間電連接，使得所述集線區(qū)內(nèi)的不同數(shù)據(jù)傳輸通道的阻抗的差值符合第一預(yù)設(shè)條件。
[0013]優(yōu)選的，所述第一預(yù)設(shè)條件為:[0014]配置阻抗平衡線后，至少有一對數(shù)據(jù)傳輸通道的阻抗的差值小于配置阻抗平衡線前所述一對數(shù)據(jù)傳輸通道的阻抗的差值。
[0015]優(yōu)選的，所述第一預(yù)設(shè)條件為:
[0016]配置阻抗平衡線后所述集線區(qū)內(nèi)阻抗值最大的數(shù)據(jù)傳輸通道與阻抗值最小的數(shù)據(jù)傳輸通道之間的阻抗差值，小于配置阻抗平衡線前所述集線區(qū)內(nèi)阻抗值最大的數(shù)據(jù)傳輸通道與阻抗值最小的數(shù)據(jù)傳輸通道之間的阻抗差值。
[0017]優(yōu)選的，所述第一預(yù)設(shè)條件為:
[0018]配置阻抗平衡線后所述集線區(qū)內(nèi)的各數(shù)據(jù)傳輸通道間的阻抗最大差值在預(yù)設(shè)閾值范圍內(nèi)。
[0019]優(yōu)選的，所述阻抗平衡線與所屬信號傳輸線，形成于不同圖層中。
[0020]優(yōu)選的，所述阻抗平衡線形成于陣列基板的導(dǎo)電圖層中，所述導(dǎo)電圖層包括像素電極層、公共電極層、源漏金屬層、柵極層中的至少一層。
[0021]優(yōu)選的，所述阻抗平衡線與所屬信號傳輸線之間直接接觸，或者所述阻抗平衡線與所屬信號傳輸線之間通過過孔實現(xiàn)電連接。
[0022]優(yōu)選的，所述阻抗平衡線由至少一條導(dǎo)電線組成。
[0023]優(yōu)選的，分屬于不同信號傳輸線的阻抗平衡線導(dǎo)電面積不同和/或材質(zhì)不同。
[0024]優(yōu)選的，分屬于不同信號傳輸線的阻抗平衡線設(shè)置為:自身阻抗越大的信號傳輸線對應(yīng)的阻抗平衡線的長度越長；和/或，
[0025]自身阻抗越大的信號傳輸線對應(yīng)的阻抗平衡線的橫截面積越大；和/或，
[0026]自身阻抗越大的信號傳輸線對應(yīng)的阻抗平衡線的材質(zhì)的電阻率越小。
[0027]優(yōu)選的，其特征在于，所述信號傳輸線形成于源漏金屬層，所述阻抗平衡線形成于像素電極層和/或柵極層中。
[0028]本發(fā)明實施例還提供了一種陣列基板制作方法，所述陣列基板的集線區(qū)內(nèi)包括多條用于在驅(qū)動芯片和陣列基板的顯不區(qū)之間傳輸信號的信號傳輸線，每條信號傳輸線對應(yīng)于一數(shù)據(jù)傳輸通道，所述方法包括:
[0029]在陣列基板集線區(qū)預(yù)設(shè)位置處形成信號傳輸線；
[0030]在至少一條信號傳輸線上形成阻抗平衡線，所述阻抗平衡線與所屬信號傳輸線之間電連接，使得所述集線區(qū)內(nèi)的不同數(shù)據(jù)傳輸通道的阻抗的差值符合第一預(yù)設(shè)條件。
[0031]優(yōu)選的，所述在至少一條信號傳輸線上形成阻抗平衡線的步驟包括:
[0032]在集線區(qū)預(yù)設(shè)位置處，形成信號傳輸線圖案，以及位于信號傳輸線之上的圖層；
[0033]通過刻蝕工藝中，刻蝕掉位于信號傳輸線之上的圖層；
[0034]在所述信號傳輸線之上形成阻抗平衡線圖案。
[0035]優(yōu)選的，所述在至少一條信號傳輸線上形成阻抗平衡線的步驟包括:
[0036]在集線區(qū)預(yù)設(shè)位置處，形成信號傳輸線圖案，以及位于信號傳輸線之上的圖層；
[0037]在所述信號傳輸線圖案和/或位于信號傳輸線之上的圖層的預(yù)設(shè)位置處形成過孔；
[0038]在所述信號傳輸線之上的圖層之上，以及所述過孔位置處，形成阻抗平衡線圖案。
[0039]本發(fā)明實施例還提供了 一種顯示裝置，所述裝置具體可以包括上述本發(fā)明實施例提供的陣列基板。[0040]從以上所述可以看出，本發(fā)明提供的陣列基板及其制作方法、顯示裝置，所述陣列基板的集線區(qū)內(nèi)包括多條用于在驅(qū)動芯片和陣列基板的顯示區(qū)之間傳輸信號的信號傳輸線，每條信號傳輸線對應(yīng)于一數(shù)據(jù)傳輸通道，其特征在于，所述陣列基板還包括:至少一條與信號傳輸線對應(yīng)設(shè)置的阻抗平衡線；所述阻抗平衡線與所屬信號傳輸線之間電連接，使得所述集線區(qū)內(nèi)的不同數(shù)據(jù)傳輸通道的阻抗的差值符合第一預(yù)設(shè)條件。從而可在不增加端口區(qū)域的情況下，實現(xiàn)端口區(qū)域中每一條信號傳輸線對應(yīng)的信號傳輸通道間的電阻比值在一預(yù)設(shè)的范圍內(nèi)，以減少信號延遲情況。
【專利附圖】

【附圖說明】
[0041]圖1為現(xiàn)有技術(shù)示意圖；
[0042]圖2為本發(fā)明實施例提供的陣列基板結(jié)構(gòu)示意圖一；
[0043]圖3為本發(fā)明實施例提供的陣列基板結(jié)構(gòu)示意圖二 ；
[0044]圖4為本發(fā)明實施例提供的陣列基板結(jié)構(gòu)示意圖三；
[0045]圖5為本發(fā)明實施例提供的陣列基板結(jié)構(gòu)示意圖四；
[0046]圖6為本發(fā)明實施例提供的陣列基板結(jié)構(gòu)示意圖五；
[0047]圖7為本發(fā)明實施例提供的陣列基板結(jié)構(gòu)示意圖六；
[0048]圖8為本發(fā)明實施例提供的陣列基板結(jié)構(gòu)示意圖七。
【具體實施方式】
[0049]為使本發(fā)明實施例的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合本發(fā)明實施例的附圖，對本發(fā)明實施例的技術(shù)方案進行清楚、完整地描述。顯然，所描述的實施例是本發(fā)明的一部分實施例，而不是全部的實施例?；谒枋龅谋景l(fā)明的實施例，本領(lǐng)域普通技術(shù)人員所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
[0050]除非另作定義，此處使用的技術(shù)術(shù)語或者科學(xué)術(shù)語應(yīng)當(dāng)為本發(fā)明所屬領(lǐng)域內(nèi)具有一般技能的人士所理解的通常意義。本發(fā)明專利申請說明書以及權(quán)利要求書中使用的“第一”、“第二”以及類似的詞語并不表示任何順序、數(shù)量或者重要性，而只是用來區(qū)分不同的組成部分。同樣，“一個”或者“一”等類似詞語也不表示數(shù)量限制，而是表示存在至少一個?！斑B接”或者“相連”等類似的詞語并非限定于物理的或者機械的連接，而是可以包括電性的連接，不管是直接的還是間接的?！吧稀?、“下”、“左”、“右”等僅用于表示相對位置關(guān)系，當(dāng)被描述對象的絕對位置改變后，則該相對位置關(guān)系也相應(yīng)地改變。
[0051]本發(fā)明實施例提供了一種陣列基板，所述陣列基板的集線區(qū)(fanout)內(nèi)包括多條用于在驅(qū)動芯片和陣列基板的顯不區(qū)之間傳輸信號的信號傳輸線20,每條信號傳輸線20對應(yīng)于一數(shù)據(jù)傳輸通道。
[0052]如附圖2所示，所述陣列基板還包括:
[0053]至少一條與信號傳輸線20對應(yīng)設(shè)置的阻抗平衡線10 ；
[0054]所述阻抗平衡線10與所屬信號傳輸線20之間電連接，使得所述集線區(qū)內(nèi)的不同數(shù)據(jù)傳輸通道的阻抗的差值符合第一預(yù)設(shè)條件。
[0055]本發(fā)明提供的陣列基板，通過為信號傳輸線配置阻抗平衡線的方式，調(diào)整不同信號傳輸線對應(yīng)的數(shù)據(jù)傳輸通道的阻抗值，從而可在不增加端口區(qū)域的情況下，實現(xiàn)集線區(qū)中不同信號傳輸線20對應(yīng)的信號傳輸通道間的阻抗的差值符合第一預(yù)設(shè)條件，以減少信號延遲情況。
[0056]在本發(fā)明不同的實施例中，所述第一預(yù)設(shè)條件可以靈活的設(shè)置，例如:
[0057]在一具體實施例中，上述第一預(yù)設(shè)條件具體可為:配置阻抗平衡線10后，至少有一對數(shù)據(jù)傳輸通道的阻抗的差值小于配置阻抗平衡線10前這一對數(shù)據(jù)傳輸通道的阻抗的差值。
[0058]舉例說明，在配置阻抗平衡線前，陣列基板集線區(qū)內(nèi)，第一數(shù)據(jù)傳輸通道和第二數(shù)據(jù)傳輸通道間的阻抗差值為5，其中，第一數(shù)據(jù)傳輸通道對應(yīng)的第一信號傳輸線的阻抗值，大于第二數(shù)據(jù)傳輸通道對應(yīng)的第二信號傳輸線，那么，在本發(fā)明實施例中，可為第一信號傳輸線配置一阻抗平衡線10，從而通過增大第一信號傳輸線的導(dǎo)電面積的方式，降低第一信號傳輸線的阻抗值，即降低了第一數(shù)據(jù)傳輸通道的阻抗值，那么，在第二數(shù)據(jù)傳輸通道阻抗值不變的情況下，使第一數(shù)據(jù)傳輸通道和第二數(shù)據(jù)傳輸通道間的阻抗差值小于5，最理想的情況是使第一數(shù)據(jù)傳輸通道和第二數(shù)據(jù)傳輸通道間的阻抗的差值等于或接近零。
[0059]在另一具體實施例中，上述第一預(yù)設(shè)條件具體還可為:配置阻抗平衡線10后所述集線區(qū)內(nèi)阻抗值最大的數(shù)據(jù)傳輸通道與阻抗值最小的數(shù)據(jù)傳輸通道之間的阻抗差值，小于配置阻抗平衡線10前所述集線區(qū)內(nèi)阻抗值最大的數(shù)據(jù)傳輸通道與阻抗值最小的數(shù)據(jù)傳輸通道之間的阻抗差值。
[0060]舉例說明，如附圖3所示，通常，位于集線區(qū)邊緣的信號傳輸線20對應(yīng)的數(shù)據(jù)傳輸通道的阻抗值最大，而位于集線區(qū)中心部分的信號傳輸線21對應(yīng)的數(shù)據(jù)傳輸通道的阻抗值最小，因此，本發(fā)明實施例中，可通過為信號傳輸線20配置一阻抗平衡線10，從而降低信號傳輸線20對應(yīng)的數(shù)據(jù)傳輸通道的阻抗值，從而在信號傳輸線21所對應(yīng)的數(shù)據(jù)傳輸通道阻抗值不變的情況下，降低信號傳輸線20對應(yīng)的數(shù)據(jù)傳輸通道與信號傳輸線21所對應(yīng)的數(shù)據(jù)傳輸通道之間的阻抗值比例，降低兩數(shù)據(jù)傳輸通道阻抗間的差值，使該差值符合一預(yù)設(shè)條件，例如等于或接近零。
[0061]在另一具體實施例中，上述第一預(yù)設(shè)條件具體還可為:配置阻抗平衡線10后所述集線區(qū)內(nèi)的各數(shù)據(jù)傳輸通道間的阻抗最大差值在預(yù)設(shè)閾值范圍內(nèi)。
[0062]這里需要說明的是，本發(fā)明實施例所涉及的“阻抗最大差值”，具體可以是指任意兩條數(shù)據(jù)傳輸通道之間的阻抗中，值最大的那兩條通道的阻抗差值。
[0063]由于陣列基板中，各器件基于一信號執(zhí)行啟動或執(zhí)行某一操作步驟的時間可能存在一定的時間順序，因此，本發(fā)明實施例中，同樣可以通過為不同的信號傳輸線20配置阻抗值不同的阻抗平衡線10的方式，在集線區(qū)即可實現(xiàn)信號傳輸時間的調(diào)整?；蛘撸ㄟ^設(shè)置不同阻抗值的阻抗平衡線10調(diào)整集線區(qū)信號傳輸線20阻抗值，并與陣列基板中原有信號傳輸線的阻抗值的配合，從而實現(xiàn)信號傳輸時間的調(diào)整。
[0064]本發(fā)明實施例中，具體需要為哪一根或一些信號傳輸線20配置阻抗平衡線10，可基于實際需要，任意決定。
[0065]由于在集線區(qū)內(nèi)，不同信號傳輸線20由于長度不同導(dǎo)致阻抗值不同，因此，為了使不同信號傳輸線20所對應(yīng)的數(shù)據(jù)傳輸通道的阻抗的差值符合第一預(yù)設(shè)條件，具體可通過為不同信號傳輸線20配置導(dǎo)電面積不同和/或材質(zhì)不同的阻抗平衡線10以實現(xiàn)上述目的。而所述導(dǎo)電面積不同，具體可通過調(diào)整阻抗平衡線的長度、寬度、厚度等實現(xiàn)。[0066]這是因為，導(dǎo)電性(如阻抗平衡線10)導(dǎo)電面積的不同，可以影響導(dǎo)電性的阻抗，而不同材質(zhì)的導(dǎo)電率，也可以使不同導(dǎo)電線的電阻不同，因此，本發(fā)明實施例中可通過調(diào)配阻抗平衡線10的長度、材質(zhì)中的至少一項，實現(xiàn)數(shù)據(jù)傳輸通道阻抗值的調(diào)整。
[0067]那么，在一具體實施例中，本發(fā)明實施例可按照以下原則中的至少一種，設(shè)置分屬于不同信號傳輸線的阻抗平衡線:
[0068]自身阻抗越大的信號傳輸線對應(yīng)的阻抗平衡線的長度越長；
[0069]自身阻抗越大的信號傳輸線對應(yīng)的阻抗平衡線的橫截面積越大；
[0070]自身阻抗越大的信號傳輸線對應(yīng)的阻抗平衡線的材質(zhì)的電阻率越小。
[0071]上述原則，還可基于實際需要，任意增加和調(diào)整。
[0072]本發(fā)明實施例所涉及的阻抗平衡線10，具體可形成于陣列基板的任一導(dǎo)電圖層中，例如像素電極層即ITO層50、公共電極層、源漏金屬層30、柵極層60等中的至少一層。
[0073]即本發(fā)明實施例中，阻抗平衡線10與其所屬信號傳輸線20，可形成于不同圖層中。
[0074]而處于不同圖層中的阻抗平衡線10與其所屬信號傳輸線20之間，可通過直接接觸，或者設(shè)置過孔的方式實現(xiàn)電連接。
[0075]為了制作本發(fā)明實施例所提供的陣列基板，本發(fā)明實施例還提供了一種陣列基板制作方法，該方法具體可以包括:
[0076]在陣列基板集線區(qū)預(yù)設(shè)位置處形成信號傳輸線20 ；
[0077]在至少一條信號傳輸線20上形成阻抗平衡線10，所述阻抗平衡線10與所屬信號傳輸線20之間電連接，使得集線區(qū)內(nèi)的不同數(shù)據(jù)傳輸通道的阻抗的差值符合第一預(yù)設(shè)條件。
[0078]那么在一具體實施例中，在至少一條信號傳輸線上形成阻抗平衡線的步驟具體可以包括:
[0079]在集線區(qū)預(yù)設(shè)位置處，形成信號傳輸線20圖案，以及位于信號傳輸線20之上的圖層；
[0080]通過刻蝕工藝中，刻蝕掉位于信號傳輸線20之上的圖層；
[0081]在信號傳輸線20之上形成阻抗平衡線10圖案。
[0082]此實施例的實現(xiàn)，可使阻抗平衡線10與其所屬信號傳輸線20通過直接接觸的方式實現(xiàn)電連接。
[0083]具體的，該實施例的具體實現(xiàn)過程可如下所示:
[0084]如附圖4所示，本發(fā)明實施例中，可在陣列基板已有圖形上(例如柵極層60、柵絕緣層70等)，沉積源漏金屬層30，通過構(gòu)圖工藝，形成信號傳輸線20的圖案，然后在信號傳輸線20上形成鈍化層40等圖案。通過修改mask結(jié)構(gòu)，在過孔(Via)刻蝕工藝中，將集線區(qū)邊緣的信號傳輸線20上的鈍化層40刻蝕掉，然后在裸露出的信號傳輸線20上直接形成像素電極ITO層50圖案，由ITO層50圖案作為信號傳輸線20的阻抗平衡線10。由于ITO層50材質(zhì)導(dǎo)電，因此，ITO層50圖案的存在增大了對應(yīng)信號傳輸線20的導(dǎo)電面積，其原理類似于多個電阻并聯(lián)后總電阻小于各個子電阻，因此可有效降低集線區(qū)邊緣信號傳輸線20的線電阻，從而降低集線區(qū)邊緣數(shù)據(jù)傳輸通道的阻抗值。
[0085]本發(fā)明實施例中，是否形成ITO層50圖案即阻抗平衡線10以及該ITO層50圖案的長度等參數(shù)，可根據(jù)每根信號傳輸線20的位置與長度而定，例如圖3中所示的信號傳輸線20所配置的阻抗平衡線10可最長，然后沿向集線區(qū)中心位置方向(即圖3信號傳輸線21所在方向)，依次縮短每一個信號傳輸線20所配置的阻抗平衡線10的長度(前提是集線區(qū)內(nèi)所有信號傳輸線20所配置的ITO層50圖案即阻抗平衡線10的材質(zhì)相同)。由于圖3中信號傳輸線20的長度最短，因此信號傳輸線20可不配置對應(yīng)的阻抗平衡線10。即本發(fā)明實施例的總體目標是階梯性的降低集線區(qū)域外圍的信號傳輸線20的阻抗值即電阻，使集線區(qū)每一條信號傳輸線20對應(yīng)的數(shù)據(jù)傳輸通道之間的阻抗的差值比例達到預(yù)設(shè)范圍，例如比值為I或接近I。
[0086]由于本發(fā)明實施例中，可將形成于ITO層50的阻抗平衡線刻蝕成條狀，因此，在本發(fā)明一具體實施例中，阻抗平衡線10具體可由至少一條導(dǎo)電線組成。
[0087]上述實施例是以信號傳輸線20形成于源漏金屬層30 (SD層)，阻抗平衡線10形成于ITO層50為例進行說明，但這實際應(yīng)用中，也可以在柵極層60形成信號傳輸線20的圖案，然后通過刻蝕掉信號傳輸線20上覆蓋柵絕緣層70，并在裸露的信號傳輸線20上直接覆蓋源漏金屬層30的材質(zhì)，即阻抗平衡線10可形成于源漏金屬層30中。
[0088]以上描述是基于阻抗平衡線10形成在一個圖層的實施例進行說明。那么，進一步的，還可在多個圖層中形成阻抗平衡線10的圖案，并均通過直接接觸的方式，實現(xiàn)與形成于柵極層60中的信號傳輸線20電連接。
[0089]例如，以信號傳輸線20形成于柵極層60中，且第一阻抗平衡線形成于源漏金屬層30為例進行說明，在后續(xù)工藝中，可通過刻蝕掉第一阻抗平衡線上的鈍化層40，然后在第一阻抗平衡線上直接覆蓋形成于ITO層50的第二阻抗平衡線，從而由第一阻抗平衡線和第二阻抗平衡線組合形成信號傳輸線20對應(yīng)的阻抗平衡線10。由于該實施例中的阻抗平衡線10可由形成于多個圖層中不同導(dǎo)電線組成，因此可顯著增大信號傳輸線20的導(dǎo)電面積，從而可顯著降低信號傳輸線20對應(yīng)的數(shù)據(jù)傳輸通道的阻抗值，如降低超過50%以上的阻抗值。
[0090]而在本發(fā)明的另一具體實施例中，本發(fā)明實施例所涉及的在至少一條信號傳輸線上形成阻抗平衡線的步驟具體還可以包括:
[0091]在集線區(qū)預(yù)設(shè)位置處，形成信號傳輸線20圖案，以及位于信號傳輸線20之上的圖層；
[0092]在所述信號傳輸線20圖案和/或位于信號傳輸線20之上的圖層的預(yù)設(shè)位置處形成過孔；
[0093]在所述信號傳輸線之上的圖層之上，以及所述過孔位置處，形成阻抗平衡線圖案。
[0094]此實施例的實現(xiàn)，可使阻抗平衡線10與其所屬信號傳輸線20通過過孔的方式實現(xiàn)電連接。
[0095]本發(fā)明實施例中，利用過孔實現(xiàn)阻抗平衡線10與所屬信號傳輸線20之間實現(xiàn)電連接的方式有很多，下面以本發(fā)明實施例所涉及的陣列基板為底柵型陣列基板為例，舉例進行說明:
[0096]在一具體實施例中，可利用陣列基板最上層導(dǎo)電圖層連通形成于多各圖層中的信號傳輸線20以及阻抗平衡線10。
[0097]具體的，如果信號傳輸線20形成于源漏金屬層30時，可利用現(xiàn)有技術(shù)及工藝，在柵極層60形成柵線(gata線)和公共電極線(com線)的同時，也在信號傳輸線20所在位置處的柵極層60中，形成預(yù)留的柵極層60金屬線，作為阻抗平衡線10。如果信號傳輸線20形成于柵極層60中，則可以在源漏金屬層30中形成源漏金屬線(即data線)時，在信號傳輸線20 (形成于柵極層60中)所在位置處，也預(yù)留源漏金屬線，作為阻抗平衡線10。
[0098]然后，通過過孔(Via)刻蝕工藝，在預(yù)設(shè)位置以及預(yù)設(shè)圖層中，形成過孔。
[0099]最后，利用陣列基板最上層即最后形成的導(dǎo)電圖層，例如ITO層50圖案，通過過孔，使兩層以上的導(dǎo)電圖層(包括阻抗平衡線10和信號傳輸線20)之間實現(xiàn)電連接。此時，最上層的導(dǎo)電圖層本身也可以是阻抗平衡線10的一部分。
[0100]該方案的特點是可以利用現(xiàn)有工藝方法順利實現(xiàn)降低數(shù)據(jù)傳輸通道阻抗值的目的，不需要添加mask。
[0101]下面，針對不同過孔刻蝕工藝方案，對本發(fā)明實施例提供的利用陣列基板最上層導(dǎo)電圖層連通形成于多各圖層中的信號傳輸線20以及阻抗平衡線10的過程進行詳細的描述:
[0102]刻蝕工藝方案一:
[0103]在本方案中，以4mask陣列基板制作工藝為例，在源漏極(SDT) mask工藝時，在本發(fā)明實施例所涉及的導(dǎo)通過孔90 (具體可如附圖5所示)處不保留光刻膠(PR膠)，這樣，在SDT刻蝕(Etch)工藝后，過孔90位置處的源漏金屬層30與有源層80會被刻蝕掉，在鈍化層40剝離(cbp)結(jié)束后，在該位置處形成過孔90。本發(fā)明實施例中，可采用常見的過孔刻蝕工藝即可實現(xiàn)將過孔90位置處處的鈍化層40與柵絕緣層70刻蝕掉。通過后續(xù)ITO層50金屬材質(zhì)的沉積，即能夠?qū)崿F(xiàn)形成于源漏金屬層30與柵極層60層金屬的信號傳輸線20和阻抗平衡線10之間的電連接。
[0104]需要注意的是，在過孔90刻蝕工藝中，需要刻蝕掉過孔90側(cè)壁上的鈍化層40材質(zhì)，這樣才能保證在沉積ITO層50后，可利用沉積在側(cè)壁上的ITO層50金屬材質(zhì)，使處于不同圖層中的信號傳輸線20和阻抗平衡線10通過ITO層50實現(xiàn)連接線。
[0105]若保留頂層的ITO層50圖案，則此時的數(shù)據(jù)傳輸通道中包括三層導(dǎo)電圖層，例如形成于源漏金屬層30中的信號傳輸線20以及形成于柵極層60和ITO層50中的阻抗平衡線10，或者形成于柵極層60中的信號傳輸線20以及形成于源漏金屬層30中和ITO層50的阻抗平衡線；若不保留頂層的ITO層50圖案，則此時只有在過孔90的側(cè)壁上的存在ITO層50材質(zhì)，則存在的ITO層50材質(zhì)只起到導(dǎo)通信號傳輸線20和阻抗平衡線10的作用，此時的數(shù)據(jù)傳輸通道中包括兩層導(dǎo)電圖層，即形成于源漏金屬層30中的信號傳輸線20以及形成于柵極層60中的阻抗平衡線10，或者形成于柵極層60中的信號傳輸線20以及形成于源漏金屬層30中阻抗平衡線。
[0106]此方案做制作的陣列基板結(jié)構(gòu)可如附圖5所示。
[0107]刻蝕工藝方案二:
[0108]在本方案中，若本發(fā)明實施例不在源漏極(SDT) mask進行過孔的刻蝕，則可以在正常的過孔刻蝕工藝中，對位于像素區(qū)中連通漏電極與像素電極位置的過孔91 (附圖中未示出，標識91用于標識該過孔與過孔90為不同過孔)采用半曝光技術(shù)，而對于本發(fā)明實施例所涉及的過孔90采用全曝光技術(shù)。從而實現(xiàn)當(dāng)過孔90導(dǎo)通到柵極層60時，而連通漏電極與像素電極位置的過孔91也能在一個mask中順利形成。[0109]具體的，當(dāng)過孔mask后，過孔91上還存在PR膠(半曝光)，過孔90上無PR膠?？涛g工藝順序為:
[0110]干法刻蝕掉過孔90上的鈍化層40 ；
[0111]濕法刻蝕掉過孔90的源漏金屬層30 ；
[0112]干法刻蝕掉過孔90中的有源層80 ；
[0113]干法刻蝕灰化工藝刻蝕掉過孔91上的PR膠；
[0114]二次過孔刻蝕(2nd Via Etch)，刻蝕掉過孔91中的鈍化層40、過孔90中的柵絕緣層70、集線區(qū)的鈍化層40和柵絕緣層70，其中2nd Via Etch過程可同常規(guī)Via Etch工藝。
[0115]刻蝕完成后，同刻蝕方案一，利用沉積的ITO層50連通各處于各圖層的信號傳輸線20和阻抗平衡線10，并可以考慮保留ITO層50形成三層導(dǎo)電結(jié)構(gòu)，或者僅保留過孔位置的ITO層50材質(zhì)而形成兩層導(dǎo)電結(jié)構(gòu)。這樣在過孔91位置處就會形成ITO層50連接漏電極，在過孔90位置處就會形成ITO層50連接信號傳輸線20與阻抗平衡線10過孔結(jié)構(gòu)。
[0116]由于傳統(tǒng)的Via Etch只需刻蝕掉像素區(qū)連通漏電極與像素電極的鈍化層40以及集線區(qū)的鈍化層40與柵絕緣層70，故在本發(fā)明實施例所涉及的，采用二次過孔刻蝕(2ndVia Etch)工藝刻蝕過孔90中的柵絕緣層70完全在原理與實際操作上均可以實現(xiàn)。
[0117]該方案所提供的過孔刻蝕方案，可以在一道m(xù)ask中直接實現(xiàn)不同作用過孔的同步刻蝕。
[0118]經(jīng)過上述過孔刻蝕工藝形成的陣列基板同樣可如附圖5所示。
[0119]在本發(fā)明的另一具體實施例中，還可采用多次過孔刻蝕工藝，以使不同圖層中的信號傳輸線20和阻抗平衡線10之間實現(xiàn)電連接。
[0120]舉例說明，如附圖6所示，在有源層80沉積后添加mask工藝，在有源層80和柵絕緣層70中形成連接?xùn)艠O層60和源漏金屬層30中過孔90，然后通過工藝形成源漏金屬層30圖案(可以信號傳輸線20，也可以是阻抗平衡線10)，由于過孔90的側(cè)壁上覆蓋了源漏金屬層30的材質(zhì)，因此，棚極層60和源漏金屬層30之間頭現(xiàn)電連接。
[0121]然后，在源漏金屬層30上覆蓋鈍化層40，并再次通過mask工藝，在鈍化層40中過孔90所在位置處形成過孔92，后續(xù)通過在過孔92 (即過孔91位置處)以及鈍化層40上覆蓋ITO層50，從而使柵極層60、源漏金屬層30以及ITO層50之間實現(xiàn)電連接，從而形成三層導(dǎo)電結(jié)構(gòu)。
[0122]雖然此實施例中增加了一道m(xù)ask (在有源層80沉積后，增加一道m(xù)ask工藝并采用干法刻蝕做出過孔92)，但此實施例中降低了 ITO層50的爬坡高度，從而提高了工藝的可
靠性與良率。
[0123]在本發(fā)明另一具體實施例中，還可以將如附圖4、附圖5所示的技術(shù)方案相結(jié)合，也可以本發(fā)明實施例所涉及的陣列基板。
[0124]具體的，如附圖7、8所示，在過孔刻蝕時，刻蝕掉位于信號傳輸線20位置處的鈍化層40和部分柵絕緣層70，形成條狀淺溝道，然后在該溝道上沉積ITO層50，這樣也能實現(xiàn)不同圖層中的信號傳輸線20和阻抗平衡線10之間實現(xiàn)電連接。這樣的好處是ITO層50薄膜能與源漏金屬層30金屬直接接觸，從而提高了工藝的可靠性與良率。
[0125]本發(fā)明實施例還提供了 一種顯示裝置，所述裝置具體可以包括上述本發(fā)明實施例提供的陣列基板。
[0126]該顯示裝置具體可以為液晶面板、液晶電視、液晶顯示器、OLED (有機發(fā)光二極管)面板、OLED顯示器、等離子顯示器或電子紙等顯示裝置。
[0127]從以上所述可以看出，本發(fā)明提供的陣列基板及其制作方法、顯示裝置，所述陣列基板的集線區(qū)內(nèi)包括多條用于在驅(qū)動芯片和陣列基板的顯示區(qū)之間傳輸信號的信號傳輸線，每條信號傳輸線對應(yīng)于一數(shù)據(jù)傳輸通道，其特征在于，所述陣列基板還包括:至少一條與信號傳輸線對應(yīng)設(shè)置的阻抗平衡線；所述阻抗平衡線與所屬信號傳輸線之間電連接，使得所述集線區(qū)內(nèi)的不同數(shù)據(jù)傳輸通道的阻抗的差值符合第一預(yù)設(shè)條件。從而可在不增加端口區(qū)域的情況下，實現(xiàn)端口區(qū)域中每一條信號傳輸線對應(yīng)的信號傳輸通道間的電阻比值在一預(yù)設(shè)的范圍內(nèi)，以減少信號延遲情況。
[0128]同時，本發(fā)明實施例所提供技術(shù)方案的實現(xiàn)，可以降低信號傳輸線的寬度，因此可使一個端口區(qū)域內(nèi)容設(shè)置更多的信號傳輸線，從而可減少顯示面板中設(shè)置的端口區(qū)域，有利于窄邊框的實現(xiàn)。同時，在較小的區(qū)域利用一個驅(qū)動可驅(qū)動盡可能多的信號傳輸線，減小驅(qū)動數(shù)量，從而降低顯示面板的生產(chǎn)成本。
[0129]另外，本發(fā)明實施例所提供的技術(shù)方案，還可與現(xiàn)有折現(xiàn)設(shè)計共同應(yīng)用，從而也可實現(xiàn)使數(shù)據(jù)傳輸通道間的阻抗的差值的符合預(yù)設(shè)條件的目的。
[0130]以上所述僅是本發(fā)明的實施方式，應(yīng)當(dāng)指出，對于本【技術(shù)領(lǐng)域】的普通技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本發(fā)明的保護范圍。
【權(quán)利要求】
1.一種陣列基板，所述陣列基板的集線區(qū)內(nèi)包括多條用于在驅(qū)動芯片和陣列基板的顯示區(qū)之間傳輸信號的信號傳輸線，每條信號傳輸線對應(yīng)于一數(shù)據(jù)傳輸通道，其特征在于，所述陣列基板還包括: 至少一條與信號傳輸線對應(yīng)設(shè)置的阻抗平衡線； 所述阻抗平衡線與所屬信號傳輸線之間電連接，使得所述集線區(qū)內(nèi)的不同數(shù)據(jù)傳輸通道的阻抗的差值符合第一預(yù)設(shè)條件。
2.如權(quán)利要求1所述的陣列基板，其特征在于，所述第一預(yù)設(shè)條件為: 配置阻抗平衡線后，至少有一對數(shù)據(jù)傳輸通道的阻抗的差值小于配置阻抗平衡線前所述一對數(shù)據(jù)傳輸通道的阻抗的差值。
3.如權(quán)利要求1所述的陣列基板，其特征在于，所述第一預(yù)設(shè)條件為: 配置阻抗平衡線后所述集線區(qū)內(nèi)阻抗值最大的數(shù)據(jù)傳輸通道與阻抗值最小的數(shù)據(jù)傳輸通道之間的阻抗差值，小于配置阻抗平衡線前所述集線區(qū)內(nèi)阻抗值最大的數(shù)據(jù)傳輸通道與阻抗值最小的數(shù)據(jù)傳輸通道之間的阻抗差值。
4.如權(quán)利要求1所述的陣列基板，其特征在于，所述第一預(yù)設(shè)條件為: 配置阻抗平衡線后所述集線區(qū)內(nèi)的各數(shù)據(jù)傳輸通道間的阻抗最大差值在預(yù)設(shè)閾值范圍內(nèi)。
5.如權(quán)利要求1所述的陣列基板，其特征在于，阻抗平衡線與所屬信號傳輸線，形成于不同圖層中。
6.如權(quán)利要求1所述的陣列基板，其特征在于，所述阻抗平衡線形成于陣列基板的導(dǎo)電圖層中，所述導(dǎo)電圖層包括像素電極層、公共電極層、源漏金屬層、柵極層中的至少一層。
7.如權(quán)利要求1所述的陣列基板，其特征在于，所述阻抗平衡線與所屬信號傳輸線之間直接接觸，或者所述阻抗平衡線與所屬信號傳輸線之間通過過孔實現(xiàn)電連接。
8.如權(quán)利要求1所述的陣列基板，其特征在于，所述阻抗平衡線由至少一條導(dǎo)電線組成。
9.如權(quán)利要求1所述的陣列基板，其特征在于，分屬于不同信號傳輸線的阻抗平衡線導(dǎo)電面積不同和/或材質(zhì)不同。
10.如權(quán)利要求1所述的陣列基板，其特征在于，分屬于不同信號傳輸線的阻抗平衡線設(shè)置為:自身阻抗越大的信號傳輸線對應(yīng)的阻抗平衡線的長度越長；和/或， 自身阻抗越大的信號傳輸線對應(yīng)的阻抗平衡線的橫截面積越大；和/或， 自身阻抗越大的信號傳輸線對應(yīng)的阻抗平衡線的材質(zhì)的電阻率越小。
11.如權(quán)利要求1至10任一項所述的陣列基板，其特征在于，所述信號傳輸線形成于源漏金屬層，所述阻抗平衡線形成于像素電極層和/或柵極層中。
12.—種陣列基板制作方法，所述陣列基板的集線區(qū)內(nèi)包括多條用于在驅(qū)動芯片和陣列基板的顯示區(qū)之間傳輸信號的信號傳輸線，每條信號傳輸線對應(yīng)于一數(shù)據(jù)傳輸通道，其特征在于，所述方法包括: 在陣列基板集線區(qū)預(yù)設(shè)位置處形成信號傳輸線； 在至少一條信號傳輸線上形成阻抗平衡線，所述阻抗平衡線與所屬信號傳輸線之間電連接，使得所述集線區(qū) 內(nèi)的不同數(shù)據(jù)傳輸通道的阻抗的差值符合第一預(yù)設(shè)條件。
13.如權(quán)利要求12所述的方法，其特征在于，所述在至少一條信號傳輸線上形成阻抗平衡線的步驟包括: 在集線區(qū)預(yù)設(shè)位置處，形成信號傳輸線圖案，以及位于信號傳輸線之上的圖層； 通過刻蝕工藝中，刻蝕掉位于信號傳輸線之上的圖層； 在所述信號傳輸線之上形成阻抗平衡線圖案。
14.如權(quán)利要求12所述的方法，其特征在于，所述在至少一條信號傳輸線上形成阻抗平衡線的步驟包括: 在集線區(qū)預(yù)設(shè)位置處，形成信號傳輸線圖案，以及位于信號傳輸線之上的圖層； 在所述信號傳輸線圖案和/或位于信號傳輸線之上的圖層的預(yù)設(shè)位置處形成過孔； 在所述信號傳輸線之上的圖層之上，以及所述過孔位置處，形成阻抗平衡線圖案。
15.一種顯示裝置，其特征在于，所述裝置包括如權(quán)利要求1-11任一項所述的陣列基板。`
【文檔編號】H01L23/522GK103560134SQ201310530006
【公開日】2014年2月5日 申請日期:2013年10月31日 優(yōu)先權(quán)日:2013年10月31日
【發(fā)明者】張明, 祖華興, 張銀忠, 郝昭慧, 尹雄宣 申請人:京東方科技集團股份有限公司, 北京京東方顯示技術(shù)有限公司