使用cmos阱的具有減小的電阻率電壓系數(shù)和增加的擊穿電壓的擴(kuò)散電阻器的制造方法
【專利摘要】提供了用于建立擴(kuò)散電阻器（101，103）的集成電路及制造方法。其中擴(kuò)散電阻器阱與相對的摻雜阱間隔，從而在高偏置下，減輕擴(kuò)散電阻器阱耗盡，以便為高電壓應(yīng)用提供降低的電阻率電壓系數(shù)和增加的擊穿電壓。
【專利說明】使用CMOS阱的具有減小的電阻率電壓系數(shù)和增加的擊穿電壓的擴(kuò)散電阻器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路(integrated circuits, ICs)領(lǐng)域,更具體地涉及擴(kuò)散電阻器及其制造方法。
【背景技術(shù)】
[0002]在P-襯底雙阱容量CMOS技術(shù)中，擴(kuò)散電阻器或阱電阻器通常被實施為由相鄰P講圍繞的η講結(jié)構(gòu)。然而,這些擴(kuò)散電阻器具有相對較低的擊穿電壓(breakdown voltage,BV)和較高的電阻率電壓系數(shù)(voltage coefficient of resistivity,VCR),由此,這些常規(guī)的擴(kuò)散電阻器常常不適合于高電壓應(yīng)用?？梢允褂锰娲碾娮杵鹘Y(jié)構(gòu)，例如，硅化物多晶硅電阻器或硅化物阻斷多晶硅電阻器。多晶硅具有相對低的表面電阻，因此對于給定的期望電阻值，這些電阻器結(jié)構(gòu)大于相應(yīng)的擴(kuò)散電阻器。例如，典型的擴(kuò)散可以具有的電阻率為500歐姆每平方，而多晶硅約為20歐姆每平方。此外，對于較高電阻值，窄多晶硅線寬容易隨著工藝變化。另外，硅化物阻斷多晶電阻器需要額外的掩膜來阻斷硅化物，從而導(dǎo)致更高的制造成本。更進(jìn)一步，多晶硅僅能容納特定量的電流密度。另一個替代是使用輕摻雜高電壓η阱(high-voltage nwell, HVNWELL)電阻器，其中的摻雜濃度小于正常的CMOS η阱，在某些情形中，比例系數(shù)為10。更少的摻雜提供更高的擊穿電壓能力。然而，與重?fù)诫s擴(kuò)散電阻器相比，HVNWELLs的更少阱摻雜會導(dǎo)致更高的VCR。因此，需要改進(jìn)的集成電路和工藝技術(shù)來提供完整的電阻器。

【發(fā)明內(nèi)容】

[0003]通過簡要說明本發(fā)明的特點(diǎn)和實質(zhì)來總結(jié)本發(fā)明的各個方面使其符合37CFR§ 1.73以便于對本發(fā)明有基本的理解，其中該總結(jié)不是本發(fā)明的全面概述，既不旨在確定本發(fā)明的某些要素，也不描述本發(fā)明的范圍。相反，該總結(jié)的主要目的在于在之后提供的更加詳細(xì)的說明之前以簡單的形式提供本發(fā)明的若干概念，而且應(yīng)理解所提交的本總結(jié)不用于解釋或限制權(quán)利要求的范圍或含義。
[0004]發(fā)明人已經(jīng)理解傳統(tǒng)η阱擴(kuò)散電阻器的η阱到ρ阱結(jié)具有相對較低的擊穿電壓，因此通常不適合于具有相對高的信號和偏置電壓的電路應(yīng)用。此外，發(fā)明人已經(jīng)意識到，增加反向偏置時，傳統(tǒng)η阱擴(kuò)散電阻器具有較高的電阻率電壓系數(shù)，其由阱-阱結(jié)到電阻器主體部分的耗盡區(qū)的橫向延伸引起。在常規(guī)擴(kuò)散電阻器中，耗盡也會發(fā)生在P-襯底上方的η講的底部。
[0005]本發(fā)明提供具有擴(kuò)散電阻器的集成電路實施例，在其中的電阻器阱的主體區(qū)域與外沿阱結(jié)構(gòu)是間隔的，例如，通過使用P阱注入掩膜圖形化以阻止P阱注入與擴(kuò)散電阻器η阱鄰近的區(qū)域中。P型襯底的中間無阱區(qū)域的摻雜濃度比CMOS阱的摻雜濃度低得多，而且鄰近η阱電阻器主體的區(qū)域相對于電阻器中的摻雜密度而言相當(dāng)?shù)汀０l(fā)明人已經(jīng)理解，在這些實施例中，η阱注入和ρ阱注入之間的間隔距離能被設(shè)計以使ρ-η結(jié)兩端的大部分電壓降出現(xiàn)在電阻器之外的輕摻雜無阱區(qū)域。這降低了電阻器阱內(nèi)的耗盡量，因此降低電阻率電壓系數(shù)，而且還增加了擊穿電壓。
[0006]提供的集成電路包括具有一種導(dǎo)電型的第一注入阱的半導(dǎo)體襯底，該第一注入阱具有主體區(qū)域以及設(shè)置在該主體區(qū)域相對端的第一和第二端部區(qū)域。提供了一種不同的導(dǎo)電型的第二注入阱，其與第一阱橫向間隔從而提供在第二阱和第一阱的主體區(qū)域之間橫向延伸的半導(dǎo)體襯底的無阱部分。這些阱的每一個被形成為多個依次加深的注入?yún)^(qū)域，其中最深的區(qū)域具有限定相應(yīng)的阱深等于或大于形成在襯底中的淺溝槽隔離結(jié)構(gòu)的深度的范圍。在某些實施例中，第二阱面向第一阱的主體區(qū)域的至少一個側(cè)面，而且在其他實施例中，第二阱圍繞第一阱的兩個或更多，甚至所有的側(cè)面。無阱部分具有的摻雜濃度比第二阱和第一阱主體區(qū)域的摻雜濃度低，并且接觸結(jié)構(gòu)被分別連接至第一阱的端部區(qū)域。在某些實施例中，襯底和第二講是一種導(dǎo)電型，而第一講是一種不同的導(dǎo)電型，例如，擴(kuò)散電阻器阱是形成在P型襯底中的η阱，ρ阱與η阱隔開且環(huán)繞η阱。在其他實施例中，襯底和擴(kuò)散電阻器阱是同一種導(dǎo)電型，例如，形成在P襯底中的P阱。深阱，如深η阱可以被提供為在第一阱之下且與第一阱隔開，其中第二阱在襯底的上表面和深阱之間垂直延伸。
[0007]提供用于形成集成電路的方法，其包括提供半導(dǎo)體襯底，通過多個依次加深的注入形成第一阱，其中最深注入限定第一范圍為深度等于或大于隔離結(jié)構(gòu)的深度，由多個依次加深的另一種導(dǎo)電型的第二注入在襯底中形成至少一個與第一阱間隔的第二阱，第二阱的形成包括限定深度等于或大于隔離結(jié)構(gòu)深度的第二范圍的最深注入，以及形成連接至第一阱的間隔的第一和第二端部區(qū)域的接觸結(jié)構(gòu)，其中，這種注入被用于同時形成雙阱CMOS工藝中的阱。在某些實施例中，使用覆蓋襯底無阱部分的第一掩膜，通過注入形成第一阱，并通過注入摻雜同時使用第二注入掩膜覆蓋襯底的無阱部分以形成第二阱。在其他實施例中，所形成的深阱深度大于第一阱的深度，而且第二阱被形成在襯底的上表面和至少一部分深阱之間。
【專利附圖】

【附圖說明】
[0008]下列說明和附圖詳細(xì)地闡述了本發(fā)明的某些說明性實施，其表示可以實施本發(fā)明的各種原理的若干示例性方法。然而，所示實例不是本發(fā)明許多可能實施例的窮盡。本發(fā)明的其他對象、優(yōu)勢和新穎特征將在結(jié)合附圖的同時在下列描述中詳細(xì)闡述，其中:
[0009]圖1A-1C分別是部分截面端部視圖、俯視圖和側(cè)面圖，其圖示了具有η阱擴(kuò)散電阻器結(jié)構(gòu)的集成電路，其中η阱擴(kuò)散電容器結(jié)構(gòu)被由P-半導(dǎo)體襯底的中間無阱區(qū)域間隔的P阱橫向環(huán)繞；
[0010]圖2是圖示擴(kuò)散電阻器擊穿電壓與圖1A-1C的集成電路中的阱到阱間隔之間的函數(shù)圖；
[0011]圖3是用于制造具有圖1A-1C的η阱擴(kuò)散電阻器的集成電路的方法的流程圖；
[0012]圖4A-4F是圖示圖1A-1C的集成電路的部分截面視圖，其描述了制造過程的連續(xù)階段；
[0013]圖5Α和圖5Β是圖示具有形成在P-半導(dǎo)體襯底中的深η阱上并由間隔的η阱環(huán)繞的P阱擴(kuò)散電阻器的集成電路的部分截面圖；
[0014]圖6是圖示用于制造具有圖5Α和5Β的ρ阱擴(kuò)散電阻器的集成電路的方法的流程圖；以及
[0015]圖7A-7F是顯示圖5A和5B的集成電路在制造過程的連續(xù)階段中的部分截面視圖。
【具體實施方式】
[0016]后續(xù)將結(jié)合附圖描述一個或更多實施例或?qū)嵤?，其中相同的附圖標(biāo)記被用于指代全文中相同或類似的元素。各種特征不一定按照比例繪制而僅是為了圖示本發(fā)明的各種概念而提供。下文參考實例應(yīng)用以描述本發(fā)明的若干方面。應(yīng)當(dāng)理解所闡述的若干具體細(xì)節(jié)、關(guān)系和方法旨在提供本發(fā)明概念的完整理解。然而，相關(guān)領(lǐng)域的技術(shù)人員將很容易理解，如果沒有一個或多個具體細(xì)節(jié)或使用其他方法，也能實施這些概念。在其他實例中，眾所周知的結(jié)構(gòu)或操作不再詳細(xì)顯示以避免混淆所公開的裝置和工藝，其中，本發(fā)明并不受所示的行為或事件的順序所限制，因為某些動作可以以不同順序和/或與其他動作或事件同時出現(xiàn)。另外，根據(jù)本發(fā)明，實施一種方法并非需要所有示出的動作或事件。
[0017]圖1A-1C圖示了具有形成在P-襯底102上的η阱擴(kuò)散電容器101的集成電路100。在某些實施例中，襯底102可以是單晶硅片，而其他可以形成在襯底102上和/或中的各種結(jié)構(gòu)作為CMOS制造工藝的一部分，其中這些細(xì)節(jié)將省略以免影響本發(fā)明的不同方面。圖1B圖示了顯示襯底102中的擴(kuò)散電阻器101的俯視圖，其中圖1A顯示沿圖1B中的線1A-1A的截面視圖，而圖1C顯示沿圖B中的線1C-1C的截面?zhèn)让鎴D。如圖1C可清楚地看到，在該實例中擴(kuò)散電阻器101包括細(xì)長η阱104，其形成在襯底102的上表面，深度為104D，定義η阱的長度為104L，而寬度為104W (圖1Α)。此外，如圖1B和IC可看到，η阱104具有主體區(qū)域104Β以及被設(shè)置在主體區(qū)域104Β的相對縱向端部的縱向隔開的端部區(qū)域104Η，其中接觸結(jié)構(gòu)114，116分別被連接至端部區(qū)域104Η。在所示的實例中，部分端部區(qū)域104Η包括N+注入?yún)^(qū)域，通過該區(qū)域硅化物114被形成以連接至觸點(diǎn)116，當(dāng)然任意合適的低阻抗電接觸結(jié)構(gòu)能用于提供到阱104的第一和第二端部區(qū)域104Η的連接從而為形成的擴(kuò)散電阻器101提供連接116Α和116Β。此外，從圖1A和IC可看出，所示的IC100包括一個較厚的氧化層108，而且一個或更多覆蓋金屬層和其他結(jié)構(gòu)(沒有顯示)被提供以作為集成電路100的部分。
[0018]在給定實施中，可以定制η阱尺寸104D，104L和104W，以提供所需的標(biāo)稱目標(biāo)電阻值R，并根據(jù)雙阱或雙阱CMOS制作工藝標(biāo)準(zhǔn)化深度尺寸104D，據(jù)此在集成電路100的制造中，η阱104和其他阱(沒顯示)被同時形成。阱104包括多個依次加深的第一注入?yún)^(qū)域，其中第一注入?yún)^(qū)域的最深的一個具有限定最大注入摻雜濃度出現(xiàn)的第一阱深104D的第一范圍。此外，第一阱深104D大于或等于隔離結(jié)構(gòu)(沒顯示)的隔離深度，如形成于半導(dǎo)體襯底102中的淺溝槽(shallow trench isolation, STI)隔離結(jié)構(gòu)。在其中一個實例中，所形成的η阱104的深度約為1.5μπι或更小，例如在其中一個實施例中為1-1.5 μ m，或在另一個實施例中約為0.7-0.8 μ m，當(dāng)然其他深度104D是可能的，其至少與形成在集成電路100中其他地方的隔離結(jié)構(gòu)的深度一樣。對于η阱深度104D是根據(jù)標(biāo)準(zhǔn)CMOS工藝來設(shè)定的實施例，通過設(shè)計η阱長度104Η和寬度104W能夠?qū)崿F(xiàn)給定的期望電阻值R。
[0019]圖1A-1C的集成電路進(jìn)一步包括通常橫向包圍η阱104的ρ阱106，如圖1B可清楚看到。在某些實施例中，所形成的第二阱106橫向靠近或面向第一阱104的主體區(qū)域的至少一個側(cè)面。在其他實施例中，如圖1A-1C所示的那些實施例，ρ阱106圍繞(和面向)η阱104的所有4個側(cè)面。P阱106被形成為多個依次加深的第二注入?yún)^(qū)域，其中第二注入?yún)^(qū)域最深的一個具有限定最大注入P型摻雜濃度出現(xiàn)的第二阱深的第二范圍，其中第二阱深也大于或等于隔離深度，而且基本上與η阱104的深度104D相同。此外，有利地是，ρ阱106與雙阱CMOS工藝的其他ρ阱被同時形成。
[0020]另外，與常規(guī)CMOS雙阱配置不同，P阱106與第一阱104縱向間隔距離110以留出半導(dǎo)體襯底102的無阱部分，其在第二阱106和第一阱104的主體區(qū)域的所有或至少一側(cè)之間縱向延伸。此外，在這個實施例中，阱104和106的摻雜濃度都高于延伸在阱104和106之間的半導(dǎo)體襯底的無阱部分的摻雜濃度。如圖1B可看出，在該實施例中，橫向間隔110通常由周圍的η阱104的四個面維持，當(dāng)然可以在η阱104的橫向側(cè)周圍使用與間隔距離110不同的其他間隔配置。特別地，橫向間隔110近似于主體區(qū)域104Β，其提供的優(yōu)勢是控制擊穿電壓VB和電阻率電壓系數(shù)VCR。在所示的實施例中，所形成的ρ阱106的深度與η阱104的深度104D近似，當(dāng)然其他實施例中是所形成的阱104和106的深度不同是可能的。此外，雖然所示的η阱104具有大致為矩形平面形狀(圖1Β)，而且周圍的ρ阱具有大致矩形的開口，其限定阱104和106之間的襯底102的無阱區(qū)域，但是其他形狀或形狀的組合也可用于擴(kuò)散電阻器講104和講106中的開口。
[0021]雖然具有η阱電阻器104和周圍的P型阱106的所示的IC100形成在P型襯底102中/上，但是使用互補(bǔ)導(dǎo)電型組合的其他實施例是可能的。例如，集成電路被構(gòu)思為包括由間隔η阱縱向界定的ρ阱擴(kuò)散電阻器。這種替代實施例能夠被制造，例如，在N型襯底中，具有形成電阻器主體和端部區(qū)域的P阱，一個或更多橫向間隔的η阱，以及沿著電阻器阱的至少主體部分延伸的N襯底的無阱區(qū)域。此外，進(jìn)一步實施例是可能的，下文將結(jié)合圖5A-7F進(jìn)行圖示和說明，在這些實施例中，ρ阱擴(kuò)散電阻器103，橫向的外圍η阱206以及下面的深阱205形成在P型襯底102上。
[0022]圖2顯示了在圖1A-1C的擴(kuò)散電阻器實例中的阱-阱橫向間隔距離110與阱-阱擊穿電壓(BV)的函數(shù)關(guān)系圖140。如曲線140所示，對于較低偏置，提供的標(biāo)稱擊穿電壓約12V,曲線142在約0.2 μ m到約2.0 μ m上逐漸增加，擊穿電壓達(dá)到約35V。阱-阱間隔110的任意進(jìn)一步增加，擊穿電壓增加的較少或不再增加。因此，對于所給的設(shè)計，約2.Ομπι或小于2.Ομπι的間隔能用在某些實施例中以提供具體擊穿電壓量。在某些實施例中，間隔被構(gòu)思為約0.2 μ m或大于0.2 μ m，并且在某些實施例中，阱-阱間隔距離110被構(gòu)思為約
2.Ομπι或小于2.Ομπι。例如，如果給定的應(yīng)用需要15V的擊穿率，能夠使用的間隔距離110約為0.5-0.8 μ m。此外，發(fā)明人已經(jīng)想到間隔110能被定制從而為擴(kuò)散電阻器101提供改進(jìn)的電阻率電壓系數(shù)(VCR)。另外，對于不同的工藝和材料，可以繪制不同的曲線142。
[0023]與常規(guī)擴(kuò)散電阻器相比，在相對較高的偏置下，IC100中的阱104和106之間的耗盡主要發(fā)生在阱104和106之間的P-襯底102的輕摻雜無阱部分。將ρ阱106和η阱104的主體側(cè)間隔降低了阱104的橫向耗盡，因此即使在較高偏置下，阱104更多地保持未耗盡(導(dǎo)通)，從而與常規(guī)擴(kuò)散阱電阻器相比，VCR可以顯著降低。就這一點(diǎn)而言，與常規(guī)擴(kuò)散電阻器相比，在增加的偏置下，通過間隔擴(kuò)散阱結(jié)構(gòu)104中的阱104和106來最小化橫向耗盡，有效地維持電阻器101的導(dǎo)電寬度。結(jié)果是，在高偏置下，主要來自底部的任意耗盡對端部區(qū)域104Η中的阱104的頂部上的兩端114，116之間的電阻影響較小。因此，擴(kuò)散電阻器設(shè)計101具有較低的電阻率電壓系數(shù)(在電阻和電壓的函數(shù)中變化較小)。此外，這中新穎的方法是對高電壓阱結(jié)構(gòu)的改進(jìn)(例如，HVNWELL),因為這些結(jié)構(gòu)使用選擇性地低摻雜從而增加擊穿電壓，但是HVNWELL的較低摻雜會增加橫向耗盡，因此惡化VCR。另一方面，本發(fā)明的設(shè)計可以成功地使用以提高更高的擊穿電壓并降低VCR。此外，這些概念保持承載能力超過多晶硅電阻器解決方案的尺寸和電流優(yōu)勢。
[0024]現(xiàn)在參考圖3和圖4A-4F，圖3所示過程150用于制造具有改進(jìn)的如圖1A-1C所示擴(kuò)散電阻器101的集成電路100，并且圖4A-4F顯示制造過程中在各種中間級上的集成電路100。過程150在152開始，其中N型擴(kuò)散電阻器阱104在P-襯底中形成。在其中一個實施例中，該形成如圖4A所示，在該過程中，使用光刻膠或其他形式的注入掩膜153執(zhí)行注入過程152。在此之后所圖示和描述的掩膜153和其他掩膜可以被形成、圖形化并被用于選擇性注入，而且其后的移除是使用任意眾所周知的材料和技術(shù)，而且掩膜153被用于同時形成雙阱CMOS工藝中的其他N型阱(沒顯示)。在這種情況下，掩膜153遮蓋襯底102的后來的無阱區(qū)域，該區(qū)域位于注入η阱104的橫向側(cè)的外圍。另外，如圖4Α的側(cè)視圖所示，注入阱區(qū)域104包括中心主體區(qū)域104Β和設(shè)置在主體區(qū)域104Β的相對縱向端的兩個外圍端部區(qū)域104Η。在某些實施例中，注入過程152提供的阱104的深度104D約為1.5 μ m或小于1.5 μ m，當(dāng)然也可以使用任意合適的深度。注入過程152包括多個依次加深的N型注入(例如，在其中一個實施例中，注入磷)，其中最深的一個注入具有限定最大注入摻雜濃度出現(xiàn)的第一阱深(圖4A中的104D)的范圍，其中深度104D至少等于或大于淺溝槽隔離(STI)或形成在襯底102中的其他隔離結(jié)構(gòu)的隔離深度，而且依次加深的N型注入系列被同時用于形成雙阱CMOS工藝中的其他η阱。在某些實施例中，例如，阱深104D在任意淺溝槽隔離(STI)的溝槽底部(沒顯示)的平面下方延伸。在其中一個具體實施例中，根據(jù)注入種類通過在過程152選擇注入能量來提供深度104D，該深度約1.0-1.5 μ m。在另一個具體實施例，提供給η阱104的深度近似于0.7-0.8 μ m。此外，如圖4所示，注入的η阱104延伸縱向長度104L，并提供104W的阱寬(上述圖1A-1C所示)，長度和阱寬可以根據(jù)與電流密度、電阻和/或任意其他電阻器參數(shù)有關(guān)的具體設(shè)計來定制。在一個可能的實施例中，在152執(zhí)行多次注入，每次都在不同的能級上以形成阱104的不同部分，例如，在注入能量約為300-350kev時執(zhí)行磷或其他N型摻雜的最深注入。在152執(zhí)行足夠劑量水平的注入以提供阱104內(nèi)的摻雜濃度，使其超過周圍襯底102的摻雜濃度。
[0025]在圖3的154，通過任意合適的技術(shù)在襯底102中形成周圍橫向間隔的P型阱106(圖4B)。在所示的實例中，使用第二光刻膠或注入掩膜155執(zhí)行P型注入過程154，掩膜155暴露襯底102的部分上表面以在其中提供阱注入；同時掩膜155遮蓋η阱104和橫向相鄰的P-襯底102的無阱區(qū)域。注入過程154包括一系列兩個或更多依次加深的第二次注入，其中這些注入步驟的最深的一個具有限定最大注入摻雜濃度出現(xiàn)的第二阱深的第二范圍，其中第二阱深也大于或等于隔離深度，而且可以基本上等于第一阱104的深度104D。此外，在制造集成電路100的過程中，這種注入過程154還被用于同時形成雙阱CMOS工藝中的其他P阱。在這種或其他所述的注入過程中可以使用合適的掩膜形成、圖形化和移除工藝步驟，并且能執(zhí)行一個或更多低溫退貨操作以激活注入摻雜。
[0026]與傳統(tǒng)CMOS雙阱工藝不同，圖4A中的第一掩膜153和圖4B中的第二掩膜155不是嚴(yán)格互補(bǔ)的，相反，掩膜153和掩膜155覆蓋后來的無阱區(qū)域以便形成的阱104和106相互間隔圖4B所示的橫向間隔距離110。P型注入過程154能夠使用任意合適的P型摻雜，例如硼。在其中一個具體實施中，在依次變淺的深度上執(zhí)行一個或更多硼注入，其中，使用約為200-250kev的能量來執(zhí)行最深注入154，該注入154提供足夠的摻雜劑量以使形成的P阱的摻雜濃度超過P-襯底的摻雜濃度。此外，P阱106能使用至少等于或大于STI隔離深度的任意阱深，其可以與與η阱深104D相同或者不同。能夠使用合適的掩膜形成、圖形化和移除工藝步驟，并且可以執(zhí)行一個或更多退貨處理操作以激活注入摻雜。
[0027]在圖3中的156，在阱104的所有或部分橫向間隔端部區(qū)域形成N+區(qū)域112，例如，使用注入過程156 (圖4C)和相應(yīng)的注入掩膜157。就這一點(diǎn)而言，N+區(qū)域112提供更高濃度的參雜區(qū)域，其用于擴(kuò)散電阻器101兩個端部區(qū)域104Η的電接觸的后續(xù)形成。進(jìn)一步如圖4D所示，通過任意合適的硅化物形成技術(shù)在阱104的所有或部分端部接觸區(qū)域104Η上形成硅化物(圖3中的158)。在其中一種可能的實施例中，氮化物掩膜被形成和圖形化從而暴露部分端部接觸區(qū)域104Η，并沉積鈷或其他合適的金屬以接觸襯底的注入?yún)^(qū)域112。然后，加熱IC100 (例如，800-900° )以使硅和沉積的金屬反應(yīng)從而形成硅化物114，在其中一個可能的實施例中，硅化物114的厚度達(dá)到幾百埃。如圖4Ε和4F所示，在160上執(zhí)行金屬化過程，其包括形成較厚的氧化物中間介電層108 (圖4Ε)和金屬觸點(diǎn)116Α和116Β (圖4F)以便與硅化物114和電阻器阱104的端部區(qū)域104Η的注入部分112電連接。因此，至形成的擴(kuò)散電阻器101的兩端的兩個電接觸被制造，并且進(jìn)一步的金屬層(沒顯示)能被用于形成到電阻器觸點(diǎn)116的電路連接。
[0028]現(xiàn)在如圖5A-7F所示，圖5Α和5Β圖示了另一種集成電路實施例100的端部和側(cè)面視圖，包括使用形成為深度204D大于或等于STI或其他隔離結(jié)構(gòu)的隔離深度的ρ阱204形成P阱類型的擴(kuò)散電阻器103，其中阱204包括主體204Β和設(shè)置在P-襯底102中的兩個端部區(qū)域204Η。此外，IC100包括一個或更多橫向間隔的η阱206和下方的(縱向間隔)深η阱205。在上述實施例中，通過雙阱CMOS工藝使用P-襯底102來建立IC100，其中該實施例也包括形成在P-襯底102內(nèi)的深η阱205。隨著多個依次加深的注入形成的η阱206與ρ阱204橫向間隔并圍繞ρ阱204，其中，這些注入?yún)^(qū)域中最深的一個具有限定最大注入摻雜濃度出現(xiàn)的阱深的范圍，在該范圍中阱206的深度大于深η阱205的上限深度。同樣地，η阱206包括一系列兩個或更多依次加深的注入?yún)^(qū)域，其中最深的一個具有限定最大注入摻雜濃度出現(xiàn)的相應(yīng)阱深的范圍。在某些實施例中，形成的第二阱206橫向靠近(例如，面向但是間隔)P阱204的主體區(qū)域204Β的至少一個側(cè)面，并且在其他可能的實施例中，沉降阱206圍繞(以及面向)ρ阱204的所有四個側(cè)面。P阱204的深度為204D，寬度為204W (圖5Α)，長度為204L (圖5Β)。在不同的設(shè)計中，根據(jù)所需的電阻值R來設(shè)計長度204L和寬度104W，而深度至少等于IC100的隔離深度，而且在某些實施例中，深度204D約為1.5μπι或小于1.5μπι，例如，在一個具體實施例中約為1.0-1.5μπι，而在另一個具體實施例中約為
0.7-0.8 μ m。在某些實施例中，根據(jù)上述圖2中的曲線142或相似曲線來設(shè)定橫向阱-阱間隔距離110，例如，在某些實施例中，間隔距離110被設(shè)定為約2.0 μ m，而在某些實施例中其被設(shè)定為約0.2 μ m或更小。
[0029]在圖5A和5B的實施例中，ρ阱204的底部與深η阱205是間隔的，據(jù)此P阱204在橫向和縱向上被輕摻雜P-襯底材料102界定。就這一點(diǎn)而言，阱204和外圍阱206之間的無阱區(qū)域中的P-襯底材料的摻雜濃度小于阱204或206的摻雜濃度。此外，與上述實施例一樣，接觸結(jié)構(gòu)114和116被提供以電接觸設(shè)置在電阻器主體區(qū)域204B的橫向相對側(cè)上的端部區(qū)域204H。另外，在這個實施例中，在電阻器端部區(qū)域204H中提供P+注入113以便低阻抗連接至硅化物114和上覆金屬觸點(diǎn)116。圖5A和圖5B中形成的擴(kuò)散電阻器103也具有與圖1A-1C中的η阱類型擴(kuò)散電阻器101 —樣的優(yōu)勢，包括相對于常規(guī)擴(kuò)散電阻器具有增加的擊穿電壓(BV)和降低的電阻率電壓系數(shù)(VCR)，其至少部分原因是橫向間隔距離110。
[0030]圖6圖示了制造具有圖5Α-和5Β示例的擴(kuò)散阱電阻器103的集成電路100的過程170，而且圖7A-7F顯示了制造過程中的各種中間級上的集成電路100。在圖6的172，深η阱被形成在P-襯底中，其中能夠通過使用任意合適的深阱形成工藝來形成深η阱。如圖7Α所示，在其中一個實例中，通過注入過程172使用第一注入掩膜173如圖形化光刻膠在P-襯底102中形成深η阱205。任意合適的P型摻雜劑和注入能量都能夠被使用，例如，在合適能量上注入硼以在P-襯底102內(nèi)的相對深的區(qū)域上提供阱205。此外，深η阱205優(yōu)選地被形成以使阱205的上邊界與后來的ρ阱204間隔(例如，如圖5Α和5Β所示)。
[0031]如圖7Β所示，在174形成一個或更多沉降η阱206，例如，使用N型注入過程174和注入掩膜175。如在上述的實施例中，η阱206的注入掩膜175被形成以遮蓋后來的ρ阱擴(kuò)散區(qū)域204和后來的襯底102的無阱區(qū)域，其中，注入掩膜175被構(gòu)造為相似于用在上述圖4Β的實施例中的P型注入的掩膜155。η阱206被稱為“沉降”是因為其形成的深度至少與圖7Β中所示的深η阱205的頂部相當(dāng)，其中阱206的深度大于隔離深度。此外，某些實施例被構(gòu)思為其中的沉降η阱206在174被形成以便在后來的ρ阱204周圍延伸(并與后來的ρ阱204間隔橫向間隔距離110)，而且深η阱205接觸沉積η阱206并完全位于后來的P阱區(qū)域204的下方。在174能使用任意合適的阱形成技術(shù)，例如，在一系列依次加深的注入中，使用掩膜175注入一個或更多N型摻雜(例如，磷等)，其中最深N型注入具有限定最大注入摻雜濃度出現(xiàn)的阱深的范圍。此外，過程174中的注入劑量足以提供η阱206內(nèi)的摻雜濃度，使其超過周圍襯底102的摻雜濃度。注入能量與CMOS過程中那些形成其他η阱中使用的相同，或高于那些能量，從而實現(xiàn)η阱205的沉積阱深，并在依次變大的深度上執(zhí)行多次注入以建立沉積η阱206。在152執(zhí)行的注入劑量水平足以提供阱206的摻雜濃度，使其超過周圍襯底102的摻雜濃度。
[0032]再參考圖7C，在176形成P型擴(kuò)散電阻器阱204，該阱與沉降η阱206間隔橫向間隔距離110，而且P阱204還與深η阱205垂直間隔。能夠使用任意合適的擴(kuò)散阱形成方法形成P阱204，其中圖7C圖示了使用掩膜177的示例性注入技術(shù)176。注入步驟176包括在依次變大的深度上執(zhí)行多個P型注入，其中最深注入176具有發(fā)現(xiàn)最大注入摻雜濃度出現(xiàn)的相應(yīng)的阱204深的范圍，其中ρ阱204的阱深至少等于STI或形成在IC100中的其他隔離結(jié)構(gòu)的深度。被用于注入阱204的掩膜177還被同時用于形成雙阱CMOS工藝中的其他阱，并包括允許P型摻雜(例如，在一個實例中注入硼)注入的開口，該開口具有的阱長204L，寬204W (圖5A)。就這一點(diǎn)而言，掩膜177可以被構(gòu)造為相似于上述圖4A所示的掩膜153，而且提供限定主體區(qū)域204B和兩個沿著長度204L而橫向相對設(shè)置的阱端部區(qū)域204H的開口，同時覆蓋阱204的橫向側(cè)和沉降η阱206之間的襯底102的無阱區(qū)域，如圖7C所示。注入176采用的能級足以建立深度為204D的阱204，例如，在某些實施例中，約為I μ m，當(dāng)然可以使用任意合適的深度204D，但仍高于深η阱205的頂側(cè)。在一個實例中，ρ阱204被注入的深度204D約為1.5 μ m或更少，如在一個實施例中約為1-1.5 μ m，或在另一個實施例中約為0.7-0.8 μ m。此外，注入過程176中所用的注入劑量水平可以是任意能夠提供阱204中的摻雜濃度高于P-襯底102的無阱的摻雜濃度的合適水平。
[0033]在圖6的178，ρ+摻雜被注入阱204的所有或部分端部區(qū)域204H以形成P+區(qū)域113，如圖7D所示，例如，使用注入過程178和掩膜179 (例如，與上述圖4C中的N+注入掩膜157相似)。在180，在P+區(qū)域113上方形成硅化物端部接觸區(qū)域114。圖7E圖示了使用氮化物掩膜181的示例性硅化物形成過程180，通過該過程，硅化物114僅被形成在注入113上方的指定區(qū)域，其中過程180可以與上述結(jié)合圖4D描述的硅化物形成類似。圖7F圖示了在182執(zhí)行的金屬化過程，其包括較厚氧化物層108和連接至P型擴(kuò)散電阻器阱104的端部區(qū)域的金屬觸點(diǎn)116A和116B的形成。
[0034]上述實例僅描述了本發(fā)明的各個方面的若干可能的實施例，其中，在本領(lǐng)域的技術(shù)人員閱讀和理解該說明和附圖之后，本發(fā)明將會出現(xiàn)等價變型和/或改變。此外，盡管本發(fā)明的具體特征只是針對多個實施中的其中一個進(jìn)行描述，但對于任意給定或具體的應(yīng)用，該特征可以與其他實施例中的一個或更多其他特征組合，這是所期望并有利的。另外，對于說明書和/或權(quán)利要求書中使用的術(shù)語“包括”，“具有”，“有”及其變體旨在表示包括，其與術(shù)語“包括”的方式相似。
【權(quán)利要求】
1.一種集成電路，包括: 半導(dǎo)體襯底； 第一阱，其包括設(shè)置在所述半導(dǎo)體襯底中的一種導(dǎo)電型的多個依次加深的第一注入?yún)^(qū)域，其中所述第一注入?yún)^(qū)域中最深的一個具有限定第一阱深度的第一范圍，最大注入摻雜濃度出現(xiàn)在所述第一阱深度，所述第一阱深度大于或等于形成在所述半導(dǎo)體襯底中的淺溝槽隔離結(jié)構(gòu)的隔離深度，所述第一阱包括主體區(qū)域和設(shè)置在所述主體區(qū)域相對端的第一和第二端部區(qū)域； 至少一個第二阱，其包括設(shè)置在所述半導(dǎo)體襯底中的不同導(dǎo)電型的多個依次加深的第二注入?yún)^(qū)域，其中所述第二注入?yún)^(qū)域中最深的一個具有限定第二阱深度的第二范圍，最大注入摻雜濃度出現(xiàn)在所述第二阱深度，所述第二阱深度大于或等于所述隔離深度，所述第二阱由橫向間隔距離與所述第一阱離橫向間隔，并面向所述第一阱的所述主體區(qū)域的至少一個橫向側(cè)，其中所述半導(dǎo)體的無阱部分在所述第二阱和所述第一阱的所述主體區(qū)域之間橫向延伸，所述半導(dǎo)體襯底的所述無阱部分具有低于所述第二阱并低于所述第一阱的主體區(qū)域的摻雜濃度；以及 第一和第二接觸結(jié)構(gòu)，其分別連接至所述第一阱的所述第一和第二端部區(qū)域。
2.根據(jù)權(quán)利要求1所述的集成電路，其中所述半導(dǎo)體襯底和所述第二阱是第一導(dǎo)電類型，而所述第一阱是第二導(dǎo)電類型。
3.根據(jù)權(quán)利要求2所述的集成電路，所述半導(dǎo)體襯底和所述第二阱是P型，并且所述第一阱是N型，并且其中所述半導(dǎo)體襯底具有低于所述第二阱并低于所述第一阱的所述主體區(qū)域的摻雜濃度。
4.根據(jù)權(quán)利要求1所述的集成電路，其中所述半導(dǎo)體襯底和所述第一阱是第一導(dǎo)電類型，而且所述第二阱是第二導(dǎo)電類型。
5.根據(jù)權(quán)利要求4所述的集成電路，其包括設(shè)置在所述半導(dǎo)體襯底中位于所述第一阱下方的所述第二導(dǎo)電類型的深阱，其中所述半導(dǎo)體襯底的第二無阱部分在所述第一阱的底部和所述深阱的頂部之間垂直延伸，其中所述至少一個第二阱在所述半導(dǎo)體襯底的上表面和所述深阱的至少部分之間延伸。
6.根據(jù)權(quán)利要求5所述的集成電路，其中所述第一導(dǎo)電類型是P型，而其中所述第二導(dǎo)電類型是N型。
7.根據(jù)權(quán)利要求1所述的集成電路，其中所述第一阱的深度約為1.5μπι或更少。
8.根據(jù)權(quán)利要求1所述的集成電路，其中所述橫向間隔距離約為0.2μπι或更大。
9.根據(jù)權(quán)利要求8所述的集成電路，其中所述橫向間隔距離約為2.0μπι或更小。
10.根據(jù)權(quán)利要求1所述的集成電路，其中所述橫向間隔距離約為2.0ym或更小。
11.一種形成集成電路，即1C，的方法，所述方法包括: 提供半導(dǎo)體襯底； 通過在多個依次加深的第一注入中在所述半導(dǎo)體襯底上注入一種導(dǎo)電型的摻雜形成第一阱，其中所述第一注入中最深的一個具有限定第一阱深度的第一范圍，最大注入摻雜濃度出現(xiàn)在所述第一阱深度，所述第一阱深度大于或等于形成在所述半導(dǎo)體襯底上的淺溝槽隔離結(jié)構(gòu)的隔離深度，所述多個依次加深的第一注入被用于形成雙阱CMOS工藝之中的所述一種導(dǎo)電型的阱；通過在多個依次加深的第二注入中注入另一種導(dǎo)電型的摻雜形成至少一個第二阱，其中所述第二注入的最深一個具有限定第二阱深度的第二范圍，最大注入摻雜濃度出現(xiàn)在所述第二阱深度，所述第二阱深度大于或等于所述隔離深度，且以橫向間隔距離與所述半導(dǎo)體襯底中的所述第一阱的間隔并面向所述第一阱的主體區(qū)域的至少一個橫向側(cè)，留出在所述第一和第二阱之間橫向延伸的所述半導(dǎo)體襯底的無阱部分，所述多個依次加深的第二注入被用于同時形成在所述雙阱CMOS工藝中的所述另一種導(dǎo)電型的阱； 形成第一和第二接觸結(jié)構(gòu)，其分別連接至所述第一阱的間隔的第一和第二區(qū)域。
12.根據(jù)權(quán)利要求11所述的方法，其中形成所述第一阱包括將所述一種導(dǎo)電型的摻雜注入所述半導(dǎo)體襯底，同時使用第一注入掩膜遮蓋所述半導(dǎo)體襯底的所述無阱部分；并且其中形成所述至少一個第二阱包括將所述另一種導(dǎo)電型的摻雜注入到所述半導(dǎo)體襯底同時使用第二注入掩膜遮蓋所述半導(dǎo)體襯底的所述無阱部分。
13.根據(jù)權(quán)利要求12所述的方法，其中所述半導(dǎo)體襯底是P型；其中形成所述第一阱包括將N型摻雜注入所述半導(dǎo)體襯底；并且其中形成所述至少一個第二阱包括將P型摻雜注入所述半導(dǎo)體襯底。
14.根據(jù)權(quán)利要求11所述的方法，包括形成設(shè)置在所述半導(dǎo)體襯底中的所述另一種導(dǎo)電型的深阱，其深度大于所述第一阱的深度；其中所述至少一個第二阱形成在所述半導(dǎo)體襯底的上表面和所述深阱的至少部分之間。
15.根據(jù)權(quán)利要求14所述的方法，其中所述半導(dǎo)體襯底是第一導(dǎo)電型；其中形成所述深阱包括將第二導(dǎo)電型的摻雜注入所述半導(dǎo)體襯底；其中形成所述第一阱包括將所述第一導(dǎo)電型的摻雜注入所述半導(dǎo)體襯底；并且其中形成所述至少一個第二阱包括將所述第二導(dǎo)電型的摻雜注入所述半導(dǎo) 體襯底。
16.根據(jù)權(quán)利要求15所述的方法，其中所述第一導(dǎo)電型是P型，而且其中所述第二導(dǎo)電型為N型。
17.根據(jù)權(quán)利要求11所述的方法，其中所述第一阱被形成的深度約為1.5μπι或更小。
18.根據(jù)權(quán)利要求11所述的方法，其中所述橫向間隔距離約為0.2μπι或更大。
19.根據(jù)權(quán)利要求18所述的方法，其中所述橫向間隔距離約為2.0ym或更小。
20.根據(jù)權(quán)利要求11所述的方法，其中所述橫向間隔距離約為2.0ym或更小。
【文檔編號】H01L27/02GK103681656SQ201310411333
【公開日】2014年3月26日 申請日期:2013年9月11日 優(yōu)先權(quán)日:2012年9月11日
【發(fā)明者】K·博奈薩, A·查特吉 申請人:德克薩斯儀器股份有限公司