一種應(yīng)力溝道pmos器件及其制作方法
【專利摘要】本發(fā)明提供一種應(yīng)力溝道PMOS器件及其制作方法，所述制作方法包括步驟：1）提供一硅襯底，于所述硅襯底中形成溝槽結(jié)構(gòu)；2）于所述溝槽結(jié)構(gòu)內(nèi)形成包括Si1-xCx層、Si1-yCy層及SiGe溝道層的疊層結(jié)構(gòu)，其中，x的取值范圍為0.001~0.3，y的取值范圍為0.01~0.5，且x<y；3）于所述SiGe溝道層表面形成柵極結(jié)構(gòu)；4）刻蝕所述柵極結(jié)構(gòu)兩側(cè)下方的疊層結(jié)構(gòu)，形成填充槽；5）于所述填充槽內(nèi)形成SiGe填充層。本發(fā)明通過(guò)增加了Si1-xCx層、Si1-yCy層作為SiGe溝道層的緩沖層，可以有效增大SiGe溝道層的應(yīng)力，從而提高器件的性能。本發(fā)明方案簡(jiǎn)單，與傳統(tǒng)CMOS工藝兼容，容易實(shí)現(xiàn)產(chǎn)業(yè)化。
【專利說(shuō)明】一種應(yīng)力溝道PMOS器件及其制作方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體器件及其制作方法，特別是涉及一種應(yīng)力溝道PMOS器件及其制作方法。

【背景技術(shù)】
[0002]根據(jù)國(guó)際半導(dǎo)體技術(shù)發(fā)展藍(lán)圖，CMOS技術(shù)將于2009年進(jìn)入32nm技術(shù)節(jié)點(diǎn).然而，在CMOS邏輯器件從45nm向32nm節(jié)點(diǎn)按比例縮小的過(guò)程中卻遇到了很多難題。為了跨越尺寸縮小所帶來(lái)的這些障礙，要求把最先進(jìn)的工藝技術(shù)整合到產(chǎn)品制造過(guò)程中。根據(jù)現(xiàn)有的發(fā)展趨勢(shì)，可能被引入到32nm節(jié)點(diǎn)的新的技術(shù)應(yīng)用，涉及如下幾個(gè)方面:浸入式光刻的延伸技術(shù)、遷移率增強(qiáng)襯底技術(shù)、金屬柵/高介電常數(shù)柵介質(zhì)柵結(jié)構(gòu)、超淺結(jié)以及其他應(yīng)變?cè)鰪?qiáng)工程的方法，包括應(yīng)力鄰近效應(yīng)、雙重應(yīng)力襯里技術(shù)、應(yīng)變記憶技術(shù)、STI和PMD的高深寬比工藝、采用選擇外延生長(zhǎng)的嵌入SiGe(pFET)和SiC(nFET)源漏技術(shù)、中端(middle ofline, M0L)和后端工藝中的金屬化以及超低k介質(zhì)集成等。
[0003]金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)是集成電路最重要的基本有源器件。以N型MOSFET與P型MOSFET互補(bǔ)形成的CMOS是深亞微米超大集成電路的組成單元。眾所周知，提高M(jìn)OSFET器件速度并降低產(chǎn)品成本的主要手段是等比例縮小特征尺寸。但隨著器件尺寸進(jìn)入深亞微米領(lǐng)域，進(jìn)一步縮小尺寸將受到諸如材料、工藝和各種物理因素的潛在限制，且終究會(huì)達(dá)到其物理極限。如短溝道效應(yīng)(SCE)、漏感應(yīng)源勢(shì)壘下降效應(yīng)(DIBL)、熱載流子效應(yīng)(HCE)等，這將使器件性能和可靠性退化，限制特征尺寸的進(jìn)一步縮小。
[0004]隨著器件特征尺寸的不斷縮小，以提高溝道載流子遷移率為目的的應(yīng)變溝道工程起到越來(lái)越重要的作用。理論和經(jīng)驗(yàn)研究已經(jīng)證實(shí)，當(dāng)將應(yīng)力施加到晶體管的溝道中時(shí)，晶體管的載流子遷移率會(huì)得以提高或降低；然而，電子和空穴對(duì)相同類型的應(yīng)變具有不同的響應(yīng)。例如，在電流流動(dòng)的方向上施加壓應(yīng)力對(duì)空穴遷移率有利，但是對(duì)電子遷移率有害。而施加張應(yīng)力對(duì)電子遷移率有利，但是對(duì)空穴遷移率有害。具體而言，對(duì)于NMOS器件，在沿溝道方向引入張應(yīng)力提高了其溝道中電子的遷移率；另一方面，對(duì)于PMOS器件，在沿溝道方向引入壓應(yīng)力提高了其溝道中空穴的遷移率。目前，在溝道中引入應(yīng)變的方式也層出不窮，主要來(lái)說(shuō)有兩種，第一種是通過(guò)在硅襯底上外延弛豫鍺硅緩沖層(buffer)層，之后外延應(yīng)變硅實(shí)現(xiàn)溝道應(yīng)變的引入；第二種是通過(guò)選擇性外延技術(shù)在源漏區(qū)生長(zhǎng)鍺硅，實(shí)現(xiàn)在溝道區(qū)引入應(yīng)變。然而，現(xiàn)有的種種溝道引入應(yīng)力的方法，往往具有工藝復(fù)雜、應(yīng)力容易消失、容易造成溝道漏電流增大等缺點(diǎn)。


【發(fā)明內(nèi)容】

[0005]鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種應(yīng)力溝道PMOS器件及其制作方法，用于解決現(xiàn)有技術(shù)中的種種問(wèn)題。
[0006]為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種應(yīng)力溝道PMOS器件的制作方法，至少包括以下步驟:
[0007]I)提供一娃襯底,于所述娃襯底中形成溝槽結(jié)構(gòu)；
[0008]2)于所述溝槽結(jié)構(gòu)內(nèi)形成包括SihCx層、SLyCy層及SiGe溝道層的疊層結(jié)構(gòu)，其中，X的取值范圍為0.001?0.3，y的取值范圍為0.01?0.5，且x〈y ；
[0009]3)于所述SiGe溝道層表面形成柵極結(jié)構(gòu)；
[0010]4)刻蝕所述柵極結(jié)構(gòu)兩側(cè)下方的疊層結(jié)構(gòu)，形成填充槽；
[0011]5)于所述填充槽內(nèi)形成SiGe填充層。
[0012]作為本發(fā)明的應(yīng)力溝道PMOS器件的制作方法的一種優(yōu)選方案，步驟I)包括步驟:
[0013]1-1)于所述硅襯底中形成淺溝道隔離結(jié)構(gòu)；
[0014]1-2)于所述淺溝道隔離結(jié)構(gòu)內(nèi)的硅襯底中形成溝槽結(jié)構(gòu)。
[0015]作為本發(fā)明的應(yīng)力溝道PMOS器件的制作方法的一種優(yōu)選方案，步驟2)中，X的取值范圍為0.005?0.1，y的取值范圍為0.1?0.25。
[0016]作為本發(fā)明的應(yīng)力溝道PMOS器件的制作方法的一種優(yōu)選方案，步驟2)所述的SiGe溝道層中Ge的摩爾比例為0.02?0.45。
[0017]進(jìn)一步地，步驟2)所述的SiGe溝道層中包括自下往上排列的多個(gè)SiGe梯度層，且自下往上排列的多個(gè)SiGe梯度層中Ge的摩爾比例依次增大。
[0018]作為本發(fā)明的應(yīng)力溝道PMOS器件的制作方法的一種優(yōu)選方案，步驟2)所述的SiGe溝道層中摻雜有Sn或P。
[0019]作為本發(fā)明的應(yīng)力溝道PMOS器件的制作方法的一種優(yōu)選方案，步驟2)還包括采用氬氣、氮?dú)饧胺鷼鈱?duì)所述SiGe溝道層表面進(jìn)行平坦化處理的步驟。
[0020]作為本發(fā)明的應(yīng)力溝道PMOS器件的制作方法的一種優(yōu)選方案，形成所述填充槽后，所述層疊結(jié)構(gòu)的截面為沙漏狀。
[0021]作為本發(fā)明的應(yīng)力溝道PMOS器件的制作方法的一種優(yōu)選方案，步驟5)所述的SiGe填充層中摻雜有Sn。
[0022]本發(fā)明還提供一種應(yīng)力溝道PMOS器件，至少包括:
[0023]硅襯底，所述硅襯底中形成有溝槽結(jié)構(gòu)；
[0024]疊層結(jié)構(gòu)，形成于所述溝槽結(jié)構(gòu)內(nèi)，包括SihCx層、SipyCy層及SiGe溝道層，其中，X的取值范圍為0.001?0.3，y的取值范圍為0.01?0.5，且x〈y ；
[0025]填充槽，形成于所述疊層結(jié)構(gòu)與所述硅襯底之間；
[0026]SiGe填充層，填充于所述填充槽內(nèi)；
[0027]柵極結(jié)構(gòu)，結(jié)合于所述疊層結(jié)構(gòu)表面。
[0028]作為本發(fā)明的應(yīng)力溝道PMOS器件的一種優(yōu)選方案，所述SihCx層與Sii_yCy層中，X的取值范圍為0.005?0.1，y的取值范圍為0.1?0.25。
[0029]作為本發(fā)明的應(yīng)力溝道PMOS器件的一種優(yōu)選方案，所述SiGe溝道層中Ge的摩爾比例為0.02?0.45。
[0030]進(jìn)一步地，所述的SiGe溝道層中包括自下往上排列的多個(gè)SiGe梯度層，且自下往上排列的多個(gè)SiGe梯度層中Ge的摩爾比例依次增大。
[0031]作為本發(fā)明的應(yīng)力溝道PMOS器件的一種優(yōu)選方案，所述填充槽所夾的層疊結(jié)構(gòu)的截面為沙漏狀。
[0032]作為本發(fā)明的應(yīng)力溝道PMOS器件的一種優(yōu)選方案，所述SiGe溝道層中摻雜有Sn或P，所述SiGe填充層中摻雜有Sn。
[0033]如上所述，本發(fā)明提供一種應(yīng)力溝道PMOS器件及其制作方法，所述制作方法至少包括以下步驟:1)提供一硅襯底，于所述硅襯底中形成溝槽結(jié)構(gòu)；2)于所述溝槽結(jié)構(gòu)內(nèi)形成包括Si^Cx層、Si^Cy層及SiGe溝道層的疊層結(jié)構(gòu)，其中，X的取值范圍為0.001?0.3，Y的取值范圍為0.01?0.5，且x〈y ；3)于所述SiGe溝道層表面形成柵極結(jié)構(gòu)；4)刻蝕所述柵極結(jié)構(gòu)兩側(cè)下方的疊層結(jié)構(gòu)，形成填充槽；5)于所述填充槽內(nèi)形成SiGe填充層。本發(fā)明通過(guò)增加了 SihCx層、Sii_yCy層作為SiGe溝道層的緩沖層，可以有效增大SiGe溝道層的應(yīng)力，從而提高器件的性能。本發(fā)明方案簡(jiǎn)單，與傳統(tǒng)CMOS工藝兼容，容易實(shí)現(xiàn)產(chǎn)業(yè)化。

【專利附圖】

【附圖說(shuō)明】
[0034]圖1顯示為本發(fā)明的應(yīng)力溝道PMOS器件的制作方法的步驟流程示意圖。
[0035]圖2?圖4顯示為本發(fā)明的應(yīng)力溝道PMOS器件的制作方法步驟I)所呈現(xiàn)的結(jié)構(gòu)示意圖。
[0036]圖5顯示為本發(fā)明的應(yīng)力溝道PMOS器件的制作方法步驟2)所呈現(xiàn)的結(jié)構(gòu)示意圖。
[0037]圖6顯示為本發(fā)明的應(yīng)力溝道PMOS器件的制作方法步驟3)所呈現(xiàn)的結(jié)構(gòu)示意圖。
[0038]圖7顯示為本發(fā)明的應(yīng)力溝道PMOS器件的制作方法步驟4)所呈現(xiàn)的結(jié)構(gòu)示意圖。
[0039]圖8顯示為本發(fā)明的應(yīng)力溝道PMOS器件的制作方法步驟5)所呈現(xiàn)的結(jié)構(gòu)示意圖。
[0040]元件標(biāo)號(hào)說(shuō)明
[0041]101硅襯底
[0042]102淺溝道隔離結(jié)構(gòu)
[0043]103溝槽結(jié)構(gòu)
[0044]104SihCx 層
[0045]105Si^yCy 層
[0046]106SiGe 溝道層
[0047]107柵極結(jié)構(gòu)
[0048]108填充槽
[0049]109SiGe 填充層
[0050]Sll ?S15 步驟

【具體實(shí)施方式】
[0051]以下通過(guò)特定的具體實(shí)例說(shuō)明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說(shuō)明書(shū)所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過(guò)另外不同的【具體實(shí)施方式】加以實(shí)施或應(yīng)用，本說(shuō)明書(shū)中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒(méi)有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。
[0052]請(qǐng)參閱圖1?圖8。需要說(shuō)明的是，本實(shí)施例中所提供的圖示僅以示意方式說(shuō)明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。
[0053]如圖1?圖8所示，本實(shí)施例提供一種應(yīng)力溝道PMOS器件的制作方法，至少包括以下步驟:
[0054]如圖1?圖4所示，首先進(jìn)行步驟I)S 11，提供一硅襯底101，于所述硅襯底101中形成溝槽結(jié)構(gòu)103 ；
[0055]作為示例，所述硅襯底101為N型硅襯底101，或者為硅晶圓中通過(guò)離子注入形成的N阱。
[0056]在本實(shí)施例中，步驟I) Sll包括以下步驟:
[0057]如圖1?圖2所示，進(jìn)行步驟1-1)，于所述硅襯底101中形成淺溝道隔離結(jié)構(gòu)102。具體地，先于所述硅襯底101中刻蝕出淺溝槽，然后于所述淺溝槽中沉積二氧化硅，最后進(jìn)行CMP拋光以完成所述淺溝道隔離結(jié)構(gòu)102。
[0058]如圖3所示，進(jìn)行步驟1-2)，于所述淺溝道隔離結(jié)構(gòu)102內(nèi)的硅襯底101中形成溝槽結(jié)構(gòu)103。
[0059]作為示例，先于所述硅襯底101表面形成具有刻蝕窗口的掩膜版，然后采用干法刻蝕法(如ICP干法刻蝕法)于所述淺溝道隔離結(jié)構(gòu)102內(nèi)的硅襯底101中形成溝槽結(jié)構(gòu)103。
[0060]如圖1及圖5所示，然后進(jìn)行步驟2)S12，于所述溝槽結(jié)構(gòu)103內(nèi)形成包括SihCx層1^SihyCy層105及SiGe溝道層106的疊層結(jié)構(gòu)，其中，x的取值范圍為0.001?0.3，y的取值范圍為0.01?0.5，且x〈y。
[0061]作為示例，在Si1Jx層104、SipyCy層105中，X的取值范圍為0.005?0.1，y的取值范圍為0.1?0.25。此處SipxCx層1^SipyCy層105的作用是使后續(xù)生長(zhǎng)的SiGe溝道層106獲得壓縮應(yīng)力，并且能保證晶體的生長(zhǎng)質(zhì)量，降低缺陷，以提高SiGe溝道層106的性能。
[0062]作為示例，所述SiGe溝道層106中Ge的摩爾比例為0.02?0.45。
[0063]作為示例，所述SiGe溝道層106中包括自下往上排列的多個(gè)SiGe梯度層，且自下往上排列的多個(gè)SiGe梯度層中Ge的摩爾比例依次增大。具體地，在生長(zhǎng)所述SiGe溝道層106時(shí)，依次增大通入的Ge的摩爾比例，使所述SiGe溝道層106中形成自下往上排列的多個(gè)SiGe梯度層，且自下往上排列的多個(gè)SiGe梯度層中Ge的摩爾比例依次增大，其中，相鄰的兩個(gè)SiGe梯度層中，Ge摩爾比例的增量范圍可以選擇為0.02?0.05。這樣的工藝可以大大減小由于晶格失配等因素造成的缺陷。
[0064]作為示例，生長(zhǎng)所述SiGe溝道層106時(shí)，可以適當(dāng)摻雜少量的Sn (錫)或P (硼)，可以增加所述SiGe溝道層106應(yīng)力的穩(wěn)定性。
[0065]作為示例，本步驟還包括采用氬氣、氮?dú)饧胺鷼鈱?duì)所述SiGe溝道層106表面進(jìn)行平坦化處理的步驟。
[0066]如圖1及圖6所示，接著進(jìn)行步驟3) S13，于所述SiGe溝道層106表面形成柵極結(jié)構(gòu)107。
[0067]具體地，首先于所述SiGe溝道層106表面形成柵氧層及多晶硅層，并于所述柵氧層及多晶硅層兩側(cè)形成側(cè)墻結(jié)構(gòu)，在本實(shí)施例中，所述側(cè)墻結(jié)構(gòu)的材料為Si3N4。
[0068]如圖1及圖7所示，然后進(jìn)行步驟4)S14，刻蝕所述柵極結(jié)構(gòu)107兩側(cè)下方的疊層結(jié)構(gòu)，形成填充槽108。
[0069]作為示例，采用濕法腐蝕法于所述柵極結(jié)構(gòu)107兩側(cè)下方的疊層結(jié)構(gòu)中形成填充槽108，所述填充槽108的形狀與所述硅襯底101的晶向有關(guān)，在本實(shí)施例中，形成所述填充槽108后，所述層疊結(jié)構(gòu)的截面為沙漏狀。
[0070]如圖1及圖8所示，最后進(jìn)行步驟5) S15，于所述填充槽108內(nèi)形成SiGe填充層109。
[0071]作為示例，采用化學(xué)氣相沉積法于所述填充槽108內(nèi)形成SiGe填充層109。
[0072]在本實(shí)施例中，所述的SiGe填充層109中摻雜有Sn (錫)。
[0073]如圖8所示，本實(shí)施例還提供一種應(yīng)力溝道PMOS器件，至少包括:
[0074]硅襯底101，所述硅襯底中形成有溝槽結(jié)構(gòu)；
[0075]疊層結(jié)構(gòu)104?106，形成于所述溝槽結(jié)構(gòu)內(nèi)，包括Si1Jx層1^SihyCy層105及SiGe溝道層106，其中，X的取值范圍為0.001?0.3，y的取值范圍為0.01?0.5，且x〈y ；
[0076]填充槽，形成于所述疊層結(jié)構(gòu)104?106與所述硅襯底101之間；
[0077]SiGe填充層109，填充于所述填充槽內(nèi)；
[0078]柵極結(jié)構(gòu)107，結(jié)合于所述疊層結(jié)構(gòu)104?106表面。
[0079]作為示例，所述Si1Jx層104與SipyCy層105中，x的取值范圍為0.005?0.1，y的取值范圍為0.1?0.25。
[0080]作為示例，所述SiGe溝道層106中Ge的摩爾比例為0.02?0.45。
[0081 ] 作為示例，所述SiGe溝道層106中包括自下往上排列的多個(gè)SiGe梯度層，且自下往上排列的多個(gè)SiGe梯度層中Ge的摩爾比例依次增大，其中，相鄰的兩個(gè)SiGe梯度層中，Ge摩爾比例的增量范圍可以選擇為0.02?0.05。
[0082]作為示例，所述填充槽106所夾的層疊結(jié)構(gòu)的截面為沙漏狀。
[0083]作為示例，所述SiGe溝道層106中摻雜有Sn或P，所述SiGe填充層109中摻雜有Sn。
[0084]綜上所述，本發(fā)明提供一種應(yīng)力溝道PMOS器件及其制作方法，所述制作方法至少包括以下步驟:1)提供一硅襯底101，于所述硅襯底101中形成溝槽結(jié)構(gòu)103 ；2)于所述溝槽結(jié)構(gòu)103內(nèi)形成包括SLxCx層1^SipyCy層105及SiGe溝道層106的疊層結(jié)構(gòu)，其中，X的取值范圍為0.001?0.3，y的取值范圍為0.01?0.5，且x〈y ；3)于所述SiGe溝道層106表面形成柵極結(jié)構(gòu)107 ；4)刻蝕所述柵極結(jié)構(gòu)107兩側(cè)下方的疊層結(jié)構(gòu)，形成填充槽108 ;5)于所述填充槽108內(nèi)形成SiGe填充層109。本發(fā)明通過(guò)增加了 Si^Cx層、SLyCy層作為SiGe溝道層的緩沖層，可以有效增大SiGe溝道層的應(yīng)力，從而提高器件的性能。本發(fā)明方案簡(jiǎn)單，與傳統(tǒng)CMOS工藝兼容，容易實(shí)現(xiàn)產(chǎn)業(yè)化。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點(diǎn)而具高度產(chǎn)業(yè)利用價(jià)值。
[0085]上述實(shí)施例僅例示性說(shuō)明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬【技術(shù)領(lǐng)域】中具有通常知識(shí)者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。
【權(quán)利要求】
1.一種應(yīng)力溝道PMOS器件的制作方法，其特征在于，至少包括以下步驟: 1)提供一娃襯底，于所述娃襯底中形成溝槽結(jié)構(gòu)； 2)于所述溝槽結(jié)構(gòu)內(nèi)形成包括SihCx層、SipyCy層及SiGe溝道層的疊層結(jié)構(gòu)，其中，X的取值范圍為0.001?0.3，y的取值范圍為0.01?0.5，且x〈y ； 3)于所述SiGe溝道層表面形成柵極結(jié)構(gòu)； 4)刻蝕所述柵極結(jié)構(gòu)兩側(cè)下方的疊層結(jié)構(gòu)，形成填充槽； 5)于所述填充槽內(nèi)形成SiGe填充層。
2.根據(jù)權(quán)利要求1所述的應(yīng)力溝道PMOS器件的制作方法，其特征在于:步驟I)包括步驟: 1-1)于所述硅襯底中形成淺溝道隔離結(jié)構(gòu)； 1-2)于所述淺溝道隔離結(jié)構(gòu)內(nèi)的硅襯底中形成溝槽結(jié)構(gòu)。
3.根據(jù)權(quán)利要求1所述的應(yīng)力溝道PMOS器件的制作方法，其特征在于:步驟2)中，X的取值范圍為0.005?0.1，y的取值范圍為0.1?0.25。
4.根據(jù)權(quán)利要求1所述的應(yīng)力溝道PMOS器件的制作方法，其特征在于:步驟2)所述的SiGe溝道層中Ge的摩爾比例為0.02?0.45。
5.根據(jù)權(quán)利要求4所述的應(yīng)力溝道PMOS器件的制作方法，其特征在于:步驟2)所述的SiGe溝道層中包括自下往上排列的多個(gè)SiGe梯度層，且自下往上排列的多個(gè)SiGe梯度層中Ge的摩爾比例依次增大。
6.根據(jù)權(quán)利要求1所述的應(yīng)力溝道PMOS器件的制作方法，其特征在于:步驟2)所述的SiGe溝道層中摻雜有Sn或P。
7.根據(jù)權(quán)利要求1所述的應(yīng)力溝道PMOS器件的制作方法，其特征在于:步驟2)還包括采用氬氣、氮?dú)饧胺鷼鈱?duì)所述SiGe溝道層表面進(jìn)行平坦化處理的步驟。
8.根據(jù)權(quán)利要求1所述的應(yīng)力溝道PMOS器件的制作方法，其特征在于:形成所述填充槽后，所述層疊結(jié)構(gòu)的截面為沙漏狀。
9.根據(jù)權(quán)利要求1所述的應(yīng)力溝道PMOS器件的制作方法，其特征在于:步驟5)所述的SiGe填充層中摻雜有Sn。
10.一種應(yīng)力溝道PMOS器件，其特征在于，至少包括: 硅襯底，所述硅襯底中形成有溝槽結(jié)構(gòu)； 疊層結(jié)構(gòu)，形成于所述溝槽結(jié)構(gòu)內(nèi)，包括SihCx層、Sii_yCy層及SiGe溝道層，其中，X的取值范圍為0.001?0.3，y的取值范圍為0.01?0.5，且x〈y ； 填充槽，形成于所述疊層結(jié)構(gòu)與所述硅襯底之間； SiGe填充層，填充于所述填充槽內(nèi)； 柵極結(jié)構(gòu)，結(jié)合于所述疊層結(jié)構(gòu)表面。
11.根據(jù)權(quán)利要求10所述的應(yīng)力溝道PMOS器件，其特征在于:所述SihCx層與Si1Jy層中，X的取值范圍為0.005?0.1，y的取值范圍為0.1?0.25。
12.根據(jù)權(quán)利要求10所述的應(yīng)力溝道PMOS器件，其特征在于:所述SiGe溝道層中Ge的摩爾比例為0.02?0.45。
13.根據(jù)權(quán)利要求12所述的應(yīng)力溝道PMOS器件，其特征在于:所述SiGe溝道層中包括自下往上排列的多個(gè)SiGe梯度層，且自下往上排列的多個(gè)SiGe梯度層中Ge的摩爾比例依次增大。
14.根據(jù)權(quán)利要求10所述的應(yīng)力溝道PMOS器件，其特征在于:所述填充槽所夾的層疊結(jié)構(gòu)的截面為沙漏狀。
15.根據(jù)權(quán)利要求10所述的應(yīng)力溝道PMOS器件，其特征在于:所述SiGe溝道層中摻雜有Sn或P，所述SiGe填充層中摻雜有Sn。
【文檔編號(hào)】H01L29/06GK104347705SQ201310323926
【公開(kāi)日】2015年2月11日 申請(qǐng)日期:2013年7月29日 優(yōu)先權(quán)日:2013年7月29日
【發(fā)明者】趙猛 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司