溝槽功率mosfet的制作方法
【專利摘要】一種器件包括：具有第一導(dǎo)電類型的半導(dǎo)體區(qū)；延伸到半導(dǎo)體區(qū)內(nèi)的溝槽；以及位于溝槽中的場(chǎng)板，其中場(chǎng)板是導(dǎo)電的。第一介電層將場(chǎng)板的底部和側(cè)壁與半導(dǎo)體區(qū)分隔開。主柵極設(shè)置在溝槽中并且與場(chǎng)板重疊。第二介電層設(shè)置在主柵極和場(chǎng)板之間并且將主柵極和場(chǎng)板彼此分隔開。具有第一導(dǎo)電類型的摻雜漏極(DD)區(qū)位于第二介電層下方，其中主柵極的邊緣部分與DD區(qū)重疊。體區(qū)包括與主柵極的一部分處于同一水平面的第一部分，以及與DD區(qū)處于同一水平面并且接觸DD區(qū)的第二部分，其中體區(qū)具有與第一導(dǎo)電類型相反的第二導(dǎo)電類型。本發(fā)明提供了溝槽功率MOSFET。
【專利說明】溝槽功率MOSFET
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件，更具體而言，涉及功率M0SFET。
【背景技術(shù)】
[0002]在傳統(tǒng)的分柵溝槽功率金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)中，將多晶硅柵極分成上部和下部，兩部分都形成在溝槽中。通過介電層將上部和下部彼此分隔開。上部用作控制功率MOSFET的溝道的主柵極，以及下部用作降低表面電場(chǎng)的場(chǎng)板。因此，主柵極的深度取決于溝槽的深度以及凹槽中填充的介電層的厚度。溝槽的深度和介電層的厚度都出現(xiàn)了工藝變化，并且難于控制。
[0003]功率MOSFET包括p體區(qū)(p_body)，在其中形成功率MOSFET的溝道以連接位于P體區(qū)上方的源極區(qū)和位于P體區(qū)下方的漏極區(qū)。為了確保可以通過主柵極控制整個(gè)溝道，位于P體區(qū)下方的η型外延層的至少一部分需要與主柵極處于同一水平面。因?yàn)橹鳀艠O的深度難于控制，所以需要大的工藝窗口來確保外延區(qū)的至少一部分與主柵極處于同一水平面。但是，大的工藝窗口意味著柵漏重疊也大，反過來柵漏電容大，并且柵漏電容的變化也大。這導(dǎo)致功率MOSFET的性能降低以及大的功率MOSFET性能變化。

【發(fā)明內(nèi)容】

[0004]為了解決上述技術(shù)問題，一方面，本發(fā)明提供了一種器件，包括:半導(dǎo)體區(qū)，具有第一導(dǎo)電類型；溝槽，延伸到所述半導(dǎo)體區(qū)內(nèi)；場(chǎng)板，位于所述溝槽中，其中，所述場(chǎng)板是導(dǎo)電的；第一介電層，將所述場(chǎng)板的底部和側(cè)壁與所述半導(dǎo)體區(qū)分隔開；主柵極，位于所述溝槽中并且與所述場(chǎng)板重疊；第二介電層，位于所述主柵極和所述場(chǎng)板之間并且將所述主柵極和所述場(chǎng)板彼此分隔開；摻雜漏極(DD)區(qū)，具有所述第一導(dǎo)電類型，所述DD區(qū)位于所述第二介電層下方，其中，所述主柵極的邊緣部分與所述DD區(qū)重疊；以及體區(qū)，包括與所述主柵極的一部分處于同一水平面的第一部分，和與所述DD區(qū)處于同一水平面并且接觸所述DD區(qū)的第二部分，其中，所述體區(qū)具有與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型。
[0005]在所述的器件中，所述主柵極、所述DD區(qū)和所述體區(qū)形成功率金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，并且，所述功率MOSFET包括位于所述體區(qū)上方的源極和位于所述半導(dǎo)體區(qū)下面的漏極。
[0006]在所述的器件中，所述半導(dǎo)體區(qū)的雜質(zhì)濃度低于所述DD區(qū)的雜質(zhì)濃度。
[0007]在所述的器件中，所述DD區(qū)接觸所述第一介電層的側(cè)壁部分。
[0008]在所述的器件中，所述第二介電層包括:接觸所述DD區(qū)的頂面的底面；以及接觸所述主柵極的底面的頂面。
[0009]在所述的器件中，所述主柵極包括與所述DD區(qū)和所述第一介電層之間的界面基本對(duì)準(zhǔn)的可辨識(shí)的垂直界面。
[0010]在所述的器件中，所述DD區(qū)的底面高于所述場(chǎng)板的底面。
[0011]另一方面，本發(fā)明提供了一種器件，包括:半導(dǎo)體區(qū)，具有第一導(dǎo)電類型，所述第一導(dǎo)電類型選自基本上由P型和η型所組成的組；溝槽，從所述半導(dǎo)體區(qū)的頂面延伸到所述半導(dǎo)體區(qū)內(nèi)；第一介電層，作為所述溝槽的底部和側(cè)壁的內(nèi)襯；場(chǎng)板，包括接觸所述第一介電層的底部和側(cè)壁，其中，所述場(chǎng)板是導(dǎo)電的；主柵極，位于所述溝槽中并且與所述場(chǎng)板重疊；第二介電層，位于所述主柵極和所述場(chǎng)板之間并且將所述主柵極和所述場(chǎng)板彼此分隔開；以及摻雜漏極(DD)區(qū)，具有所述第一導(dǎo)電類型，其中所述DD區(qū)包括接觸所述第二介電層的頂面和接觸所述第一介電層的側(cè)壁，其中，所述DD區(qū)的雜質(zhì)濃度大于所述半導(dǎo)體區(qū)的雜質(zhì)濃度。
[0012]在所述的器件中，所述主柵極的邊緣部分與所述DD區(qū)重疊。
[0013]所述的器件還包括體區(qū)，所述體區(qū)包括與所述主柵極的一部分處于同一水平面的第一部分以及與所述DD區(qū)處于同一水平面并且接觸所述DD區(qū)的第二部分，其中，所述體區(qū)具有與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型。
[0014]在所述的器件中，所述主柵極和所述DD區(qū)形成功率金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)的一部分，并且，所述功率MOSFET包括位于所述主柵極上方的源極和位于所述半導(dǎo)體區(qū)下面的漏極。
[0015]在所述的器件中，所述功率MOSFET還包括位于所述半導(dǎo)體區(qū)和所述漏極之間的具有所述第一導(dǎo)電類型的重?fù)诫s區(qū)。
[0016]在所述的器件中，所述主柵極包括與所述DD區(qū)和所述第一介電層之間的界面基本對(duì)準(zhǔn)的可辨識(shí)的垂直界面。
[0017]在所述的器件中，所述DD區(qū)的底面高于所述場(chǎng)板的底面。
[0018]另一方面，本發(fā)明提供了一種方法，包括:外延生長(zhǎng)具有第一導(dǎo)電類型的外延半導(dǎo)體區(qū)；在所述外延半導(dǎo)體區(qū)中形成第一溝槽；形成延伸至所述溝槽內(nèi)并且覆蓋所述溝槽的邊緣部分的注入掩模；實(shí)施傾斜注入以在所述外延半導(dǎo)體區(qū)中形成摻雜漏極(DD)區(qū)，其中，所述DD區(qū)包括與所述注入掩模重疊的第一部分，并且，所述DD區(qū)具有第一導(dǎo)電類型；對(duì)所述外延半導(dǎo)體區(qū)進(jìn)行蝕刻以使所述溝槽進(jìn)一步向下延伸到所述外延半導(dǎo)體區(qū)內(nèi)，其中，采用所述注入掩模作為蝕刻掩模來實(shí)施蝕刻步驟；在所述蝕刻步驟之后，形成第一介電層作為所述溝槽的底部和側(cè)壁的內(nèi)襯；在所述溝槽中以及在所述第一介電層上方形成場(chǎng)板，其中，所述場(chǎng)板包括接觸所述第一介電層的底部和側(cè)壁；在所述場(chǎng)板上方形成第二介電層；以及在所述溝槽中以及在所述第二介電層上方形成主柵極。
[0019]所述的方法還包括:對(duì)所述外延區(qū)的頂部進(jìn)行注入以形成具有與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型的體區(qū)，其中，所述體區(qū)包括與所述主柵極的一部分齊平的一部分，并且，所述體區(qū)連接所述DD區(qū)。
[0020]所述的方法還包括:在所述外延半導(dǎo)體區(qū)上方形成源極區(qū)；以及在所述外延半導(dǎo)體區(qū)下方形成漏極區(qū)，其中，所述源極區(qū)、所述漏極區(qū)、所述DD區(qū)、所述場(chǎng)板和所述主柵極形成功率金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)。
[0021]在所述的方法中，在對(duì)所述外延半導(dǎo)體區(qū)進(jìn)行蝕刻以使所述溝槽進(jìn)一步向下延伸到所述外延半導(dǎo)體區(qū)內(nèi)的步驟之后實(shí)施形成所述DD區(qū)的步驟。
[0022]在所述的方法中，在對(duì)所述外延半導(dǎo)體區(qū)進(jìn)行蝕刻以使所述溝槽進(jìn)一步向下延伸到所述外延半導(dǎo)體區(qū)內(nèi)的步驟之前實(shí)施形成所述DD區(qū)的步驟。
[0023]在所述的方法中，所述注入掩模包含導(dǎo)電材料，并且，在形成所述主柵極的步驟之后，所述注入掩模形成所述主柵極的一部分。
【專利附圖】

【附圖說明】
[0024]為了更全面地理解實(shí)施例及其優(yōu)點(diǎn)，現(xiàn)在將參考結(jié)合附圖所進(jìn)行的以下描述，其中:
[0025]圖1A至圖1J是根據(jù)一些示例性實(shí)施例的制造溝槽功率金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)的中間階段的截面圖；
[0026]圖2A和圖2B是根據(jù)可選實(shí)施例的制造溝槽功率MOSFET的中間階段的截面圖；以及
[0027]圖3A至圖3H是根據(jù)又一可選實(shí)施例的制造溝槽功率MOSFET的中間階段的截面圖。
【具體實(shí)施方式】
[0028]在下面詳細(xì)論述本發(fā)明的實(shí)施例的制造和使用。然而，應(yīng)該理解，本發(fā)明的實(shí)施例提供了許多可以在各種具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用的發(fā)明構(gòu)思。所論述的具體實(shí)施例是說明性的，而不用于限制本發(fā)明的范圍。
[0029]根據(jù)各個(gè)示例性實(shí)施例提供了溝槽功率金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)及其形成方法。示出了形成溝槽功率MOSFET的中間階段。論述了實(shí)施例的變化。在所有各個(gè)視圖和說明性實(shí)施例中，相似的參考標(biāo)號(hào)用于表示相似的元件。
[0030]圖1A至圖1J是形成η型溝槽功率MOSFET的中間階段的截面圖。參照?qǐng)D1Α，提供了半導(dǎo)體區(qū)20，其是半導(dǎo)體襯底的一部分。半導(dǎo)體區(qū)20和相應(yīng)的半導(dǎo)體襯底可以具有晶體硅結(jié)構(gòu)?？蛇x地，半導(dǎo)體區(qū)20和相應(yīng)的半導(dǎo)體襯底可以由其他半導(dǎo)體材料諸如硅鍺形成。半導(dǎo)體襯底可以是塊體襯底。在一些實(shí)施例中，半導(dǎo)體區(qū)20是用η型雜質(zhì)(諸如磷或砷)摻雜至例如雜質(zhì)濃度介于約IO1Vcm3和約1021/cm3之間的重?fù)诫s層。在所述的實(shí)施例中，術(shù)語“重?fù)诫s的”意為雜質(zhì)濃度為約IO1Vcm3以上。但是，本領(lǐng)域中的技術(shù)人員將了解到，“重?fù)诫s的”是取決于具體器件類型、技術(shù)形成、最小部件尺寸等的術(shù)語。因此，該術(shù)語根據(jù)評(píng)價(jià)中的技術(shù)進(jìn)行解釋而不限于所述的實(shí)施例。
[0031]在重?fù)诫s的半導(dǎo)體區(qū)20上方，通過外延形成外延層22，并且通過η型雜質(zhì)對(duì)其進(jìn)行輕摻雜。外延層22的雜質(zhì)濃度可以在約IO1Vcm3和約IO1Vcm3之間。外延層22可以是晶體硅層，但是可以使用其他半導(dǎo)體材料。然后在外延層22上方形成墊氧化物層24和硬掩模26。在一些實(shí)施例中，通過熱氧化外延層22的頂層形成墊氧化物層24，因而墊氧化物層24包含氧化硅。硬掩模層26可以由例如氮化硅形成。圖案化硬掩模層26以在其中形成溝槽28。
[0032]接下來，如圖1B所示，采用圖案化的硬掩模層26作為蝕刻掩模，對(duì)墊氧化物層24和外延層22進(jìn)行蝕刻，從而使溝槽28延伸到外延層22內(nèi)。然后實(shí)施進(jìn)一步的氧化以在外延層22的暴露表面上形成氧化物層30,該暴露表面位于溝槽28中。氧化物層30包括側(cè)壁部分和底部。接下來，參照?qǐng)D1C，在氧化物層30上形成又一硬掩模層32?？梢圆捎霉残纬练e方法形成硬掩模層32，硬掩模層32的水平部分的厚度Tl接近于其垂直部分的厚度Τ2。硬掩模層32包括位于氧化物層30的側(cè)壁部分上的側(cè)壁部分和位于氧化物層30的底部上的底部。在一些示例性實(shí)施例中，厚度T2介于約IOnm和約1，OOOnm之間?？梢岳斫猓麄€(gè)說明書中列舉的尺寸僅是實(shí)例，并且可以變化為不同的值。
[0033]參照?qǐng)D1D，去除硬掩模層32的底部。然后實(shí)施傾斜注入34將η型雜質(zhì)注入到外延層22內(nèi)，從而在外延層22中形成N型摻雜漏極(NDD)區(qū)36。NDD區(qū)36與硬掩模層32自對(duì)準(zhǔn)。注入的η型雜質(zhì)可以包括磷和/或砷。傾斜注入34可以包括向相反方向傾斜的兩種傾斜注入。NDD區(qū)36橫向延伸超過硬掩模層32的邊緣距離Τ3。在一些示例性實(shí)施例中，距離Τ3在約IOnm和約1，OOOnm之間，但是距離Τ3可以更大或更小。NDD區(qū)36的η型雜質(zhì)濃度可以介于約IO1Vcm3和約IO1Vcm3之間。此外，NDD區(qū)36中的η型雜質(zhì)濃度與外延區(qū)22的η型雜質(zhì)濃度的比值可以大于約2個(gè)數(shù)量級(jí)(100倍)。
[0034]接下來，參照?qǐng)D1Ε，實(shí)施蝕刻步驟以蝕刻氧化物層30的底部和下面的部分外延層22，從而使溝槽28向下延伸至外延層22內(nèi)。根據(jù)一些實(shí)施例，溝槽28的底面28Α可以低于NDD區(qū)36的底面36Β。采用硬掩模層32作為蝕刻掩模實(shí)施蝕刻步驟。蝕刻可以是基本上各向異性的，并且NDD區(qū)36的一些部分留在溝槽28的相對(duì)面上。
[0035]圖1F示出用于形成介電層38的沉積。在一些實(shí)施例中，介電層38包含氧化硅，然而也可以使用適合于形成柵極電介質(zhì)的其他介電材料。介電層38包括位于溝槽28的底部的一部分和位于溝槽28的側(cè)壁上的側(cè)壁部分?？梢圆捎霉残纬练e方法形成介電層38。在形成介電層38之后,溝槽28的一部分未被填充。
[0036]還如圖1F所示，在形成介電層38之后，將導(dǎo)電材料填充到溝槽28內(nèi)，然后進(jìn)行深蝕刻(etch back)。在深蝕刻步驟中，溝槽28中的一部分導(dǎo)電材料保持不被蝕刻，而去除導(dǎo)電材料位于溝槽28外面的部分。導(dǎo)電材料的剩余部分形成場(chǎng)板40。在一些實(shí)施例中，場(chǎng)板40包含多晶硅，然而還可以使用其他導(dǎo)電材料，諸如金屬、金屬硅化物等。
[0037]參照?qǐng)D1G，形成又一介電層42，然后進(jìn)行深蝕刻。再次地，在深蝕刻步驟中，保留位于溝槽28中的一部分介電層42，而去除介電層42位于溝槽28外面的部分。介電層42位于場(chǎng)板40上方。在一些示例性實(shí)施例中，介電層42可以由氧化硅形成。接下來，參照?qǐng)D1H，例如采用稀HF溶液去除硬掩模層32和26。然而，墊氧化物層24、氧化物層30以及介電層38和42未被蝕刻。因?yàn)閺臏喜?8去除硬掩模層32，溝槽28橫向擴(kuò)展，并且暴露出墊氧化物層24、氧化物層30和介電層42。
[0038]接下來，也如圖1H所示，將另一導(dǎo)電材料填充至溝槽28內(nèi)，然后進(jìn)行深蝕刻。在深蝕刻步驟中，保留溝槽28中的一部分導(dǎo)電材料，而去除導(dǎo)電材料位于溝槽28外面的部分。導(dǎo)電材料的剩余部分形成主柵極44，其通過介電層42與場(chǎng)板40分隔開。
[0039]在隨后的步驟中，如圖1I所示，實(shí)施注入以在外延層22的頂層中形成P體區(qū)46。P體區(qū)46形成在主柵極44的相對(duì)面上。P體區(qū)46包含P型雜質(zhì)，諸如硼、和/或銦等。P體區(qū)46的底面46A低于主柵極44的底面44A，而高于NDD區(qū)36的底面36A。因此，p體區(qū)46與相應(yīng)的NDD區(qū)36相接觸。在一些實(shí)施例中，P體區(qū)46具有的p型雜質(zhì)濃度在約IO15/cm3和約IO1Vcm3之間。實(shí)施又一注入以形成重?fù)诫s的η型區(qū)48，其具有的η型雜質(zhì)濃度可以在例如約IO1Vcm3和約IO2Vcm3之間。ρ體區(qū)46包括與主柵極44齊平的上部46Β，以及與NDD區(qū)36齊平并且接觸NDD區(qū)36的下部46C。
[0040]接下來，參照?qǐng)D1J，在如圖1I中示出的結(jié)構(gòu)上方形成層間電介質(zhì)(ILD) 50，并且其形成在主柵極44上方。ILD50可以包含磷硅酸鹽玻璃(PSG)、硼硅酸鹽玻璃(BSG)、硼摻雜的磷硅酸鹽玻璃(BPSG)、原硅酸四乙酯(TEOS)氧化物等。ILD50可以形成為覆蓋層(blanketlayer)。然后通過蝕刻ILD50和重?fù)诫s的η型區(qū)48的一些部分來形成接觸開口(在圖1J中填充有源極區(qū)54)。在接觸開口形成之后，暴露出重?fù)诫s的η型區(qū)48的側(cè)壁，并且還暴露出ρ體區(qū)46的頂面。
[0041]接下來，還如圖1J所示，實(shí)施注入以將P型雜質(zhì)摻雜到接觸開口內(nèi)和P體區(qū)46內(nèi)，從而在P體區(qū)46的表面區(qū)域中形成重?fù)诫s的P型區(qū)52。重?fù)诫s的P型區(qū)52充當(dāng)ρ體區(qū)46的拾取區(qū)(pickup region)。接下來,沉積導(dǎo)電材料以形成源極區(qū)54。此外,在重?fù)诫s的半導(dǎo)體區(qū)20上沉積導(dǎo)電材料以形成漏極區(qū)56。還可以在相應(yīng)的晶圓/管芯的相對(duì)表面上沉積源極區(qū)54和漏極區(qū)56。在一些實(shí)施例中，源極區(qū)54和漏極區(qū)56由金屬或金屬合金,諸如鋁、銅、鎢、鎳等形成。因而形成功率M0SFET60?？梢酝ㄟ^形成接觸塞(該接觸塞不在圖1J中示出的平面中，因而沒有示出)來形成與主柵極44和場(chǎng)板40的電連接。在一些實(shí)施例中，場(chǎng)板40電連接至源極區(qū)54，并且與源極區(qū)54處于相同的電壓。在可選的實(shí)施例中，場(chǎng)板40與源極區(qū)54斷開,并施加有與源極區(qū)54的電壓分開的電壓。
[0042]采用曲線61示意性地示出功率M0SFET60的導(dǎo)通電流(on-current),曲線61經(jīng)過源極區(qū)54、重?fù)诫s的η型區(qū)48、ρ型體區(qū)46中的溝道區(qū)46’、NDD區(qū)36、外延層22和半導(dǎo)體區(qū)20，然后到達(dá)漏極區(qū)56。
[0043]可以觀察到，主柵極44和NDD區(qū)36具有重疊，重疊區(qū)域的寬度受到NDD區(qū)36的厚度T3的影響。重疊寬度和重疊寬度變化均較小。因此，因?yàn)镹DD區(qū)36形成功率M0SFET60的漏極區(qū)的一部分，所以柵漏電容較小?？梢杂^察到，重疊寬度基本不受在圖1E至圖1H示出的步驟中形成的各種部件的深度的工藝變化的影響。
[0044]圖2A和圖2B示出根據(jù)可選實(shí)施例的形成功率MOSFET的中間階段的截面圖。除非另有說明，這些實(shí)施例以及圖3A至圖3H中的實(shí)施例中的元件的材料和形成方法與圖1A至圖1J中示出的實(shí)施例中用相似的參考標(biāo)號(hào)表示的相似元件基本相同。因此，圖2A至圖3H中示出的相似元件的詳情可以在圖1A至圖1J示出的實(shí)施例的論述中找到。
[0045]這些實(shí)施例的初始步驟與圖1A至圖1C中示出的基本相同。接下來，如圖2A所示，實(shí)施蝕刻步驟以去除硬掩模層32的底部，并且使溝槽28延伸至外延層22內(nèi)。蝕刻可以是各向異性的，而剩余的硬掩模層32用作蝕刻掩模，其覆蓋溝槽28的邊緣部分，并且使溝槽28的中心區(qū)域未被覆蓋。接下來，如圖2B所示，通過傾斜注入34形成NDD區(qū)36。在一些實(shí)施例中，為了形成NDD區(qū)36，可以在溝槽28的底部形成掩模區(qū)37，從而使NDD區(qū)36的底面高于溝槽28的底部。然后去除掩模區(qū)37。在可選的實(shí)施例中，沒有形成掩模區(qū)37，采用適當(dāng)?shù)淖⑷虢嵌仁沟肗DD區(qū)36的底面高于溝槽28的底部。NDD區(qū)36與硬掩模層32自對(duì)準(zhǔn)。這些實(shí)施例中的后續(xù)步驟與圖1F至圖1J中所示出的基本相同，并在此不進(jìn)行重復(fù)。
[0046]圖3A至圖3H示出根據(jù)又一些可選實(shí)施例的形成溝槽功率MOSFET的中間階段的截面圖。這些實(shí)施例的初始步驟與圖1A和圖1B中示出的基本相同。接下來，如圖3A所示，形成導(dǎo)電層62。在一些實(shí)施例中，導(dǎo)電層62由多晶硅形成，并且在下文中被稱為多晶硅層62，然而也可以使用其他導(dǎo)電材料，諸如金屬、金屬合金、金屬硅化物等。
[0047]參照?qǐng)D3B，對(duì)多晶硅層62進(jìn)行蝕刻。去除多晶硅層62的水平部分，并且在溝槽28中保留多晶硅層62的一些垂直部分。接下來，多晶硅層62的剩余部分用作掩模來蝕刻氧化物層30和下面的部分外延層22。因而溝槽28延伸到外延層22內(nèi)。[0048]參照?qǐng)D3C，通過傾斜注入η型雜質(zhì)形成NDD區(qū)36。在一些實(shí)施例中，為了形成NDD區(qū)36，可以在溝槽28的底部形成掩模區(qū)37，使得NDD區(qū)36的底面可以高于溝槽28的底部。在可選的實(shí)施例中，沒有形成掩模區(qū)37，而采用適當(dāng)?shù)淖⑷虢嵌仁沟肗DD區(qū)36的底面高于溝槽28的底部。NDD區(qū)36與硬掩模層32自對(duì)準(zhǔn)?？梢杂^察到，多晶硅層62的剩余部分與NDD區(qū)36重疊，其中重疊寬度接近于多晶硅層62的厚度Τ5和NDD區(qū)36的厚度Τ3中的較小的厚度。在圖3D中，形成介電層38，然后在溝槽28的底部形成場(chǎng)板40。場(chǎng)板40的形成包括沉積步驟和深蝕刻步驟。在圖3Ε中，對(duì)介電層38進(jìn)行深蝕刻，并且形成介電層42以覆蓋場(chǎng)板40。
[0049]接下來，在圖3F中，對(duì)介電層42進(jìn)行深蝕刻從而去除介電層42位于溝槽28的側(cè)壁上的垂直部分和介電層42位于溝槽28外面的部分，同時(shí)使位于場(chǎng)板40上方的部分保持未被蝕刻。然后沉積導(dǎo)電材料，之后進(jìn)行深蝕刻。導(dǎo)電材料位于溝槽28中的部分與多晶硅層62的剩余部分合并以形成主柵極44。在一些實(shí)施例中，導(dǎo)電材料包括多晶娃。可以理解，在主柵極44中可以存在明顯的界面44C，因?yàn)橹鳀艠O44的兩部分在不同的時(shí)期形成。圖3G示出去除硬掩模層26。圖3Η示出形成ρ體區(qū)46、重?fù)诫s的η型區(qū)48、ILD50、重?fù)诫s的P型區(qū)52、源極區(qū)54和漏極區(qū)56。在此對(duì)這些工藝詳情不再重復(fù)。
[0050]雖然圖1A至圖3Η中示出的實(shí)施例提供了形成η型功率MOSFET的方法，但是，教導(dǎo)可很容易地用于形成P型功率M0SFET，其中顛倒相應(yīng)區(qū)域20、22、36、46、48和52的導(dǎo)電類型。
[0051]根據(jù)實(shí)施例，一種器件包括:具有第一導(dǎo)電類型的半導(dǎo)體區(qū)；延伸到半導(dǎo)體區(qū)內(nèi)的溝槽；以及位于溝槽中的場(chǎng)板，其中場(chǎng)板是導(dǎo)電的。第一介電層將場(chǎng)板的底部和側(cè)壁與半導(dǎo)體區(qū)分隔開。主柵極設(shè)置在溝槽中并且與場(chǎng)板重疊。第二介電層設(shè)置在主柵極和場(chǎng)板之間，并且將主柵極和場(chǎng)板彼此分隔開。具有第一導(dǎo)電類型的DD區(qū)位于第二介電層下方，其中主柵極的邊緣部分與DD區(qū)重疊。體區(qū)包括與主柵極的一部分處于同一水平面的第一部分和與DD區(qū)處于同一水平面并且接觸DD區(qū)的第二部分，其中，體區(qū)具有與第一導(dǎo)電類型相反的第二導(dǎo)電類型。
[0052]根據(jù)其他實(shí)施例，一種器件包括:具有選自基本上由P型和η型所組成的組的第一導(dǎo)電類型的半導(dǎo)體區(qū)，以及從半導(dǎo)體區(qū)的頂面延伸到半導(dǎo)體區(qū)內(nèi)的溝槽。第一介電層位于溝槽的底部和側(cè)壁。場(chǎng)板包括接觸第一介電層的底部和側(cè)壁，其中場(chǎng)板是導(dǎo)電的。主柵極位于溝槽中并且與場(chǎng)板重疊。第二介電層位于主柵極和場(chǎng)板之間并且將主柵極和場(chǎng)板彼此分隔開。具有第一導(dǎo)電類型的DD區(qū)包括接觸第二介電層的頂面，以及接觸第一介電層的側(cè)壁。DD區(qū)的雜質(zhì)濃度大于半導(dǎo)體區(qū)的雜質(zhì)濃度。
[0053]根據(jù)又一些實(shí)施例，一種方法包括:外延生長(zhǎng)具有第一導(dǎo)電類型的外延半導(dǎo)體區(qū)；在外延半導(dǎo)體區(qū)中形成第一溝槽；以及形成延伸至溝槽內(nèi)并且覆蓋溝槽的邊緣部分的注入掩模。實(shí)施傾斜注入以在外延半導(dǎo)體區(qū)中形成DD區(qū)，其中DD區(qū)包括與注入掩模重疊的部分，并且DD區(qū)具有第一導(dǎo)電類型。對(duì)外延半導(dǎo)體區(qū)進(jìn)行蝕刻以使其延伸到外延半導(dǎo)體區(qū)內(nèi)，其中采用注入掩模作為蝕刻掩模來實(shí)施蝕刻步驟。在蝕刻步驟之后，形成第一介電層作為溝槽的底部和側(cè)壁的內(nèi)襯。在溝槽中以及在第一介電層上方形成場(chǎng)板，其中場(chǎng)板包括接觸第一介電層的底部和側(cè)壁。在場(chǎng)板上方形成第二介電層。在溝槽中以及在第二介電層上方形成主柵極。[0054]盡管已經(jīng)詳細(xì)地描述了本發(fā)明的實(shí)施例及其優(yōu)勢(shì)，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的實(shí)施例的主旨和范圍的情況下，在其中進(jìn)行種不同的改變、替換和更改。此外，本申請(qǐng)的范圍并不僅限于說明書中描述的工藝、機(jī)器、制造、材料組分、裝置、方法和步驟的特定實(shí)施例。作為本領(lǐng)域普通技術(shù)人員根據(jù)本發(fā)明的
【發(fā)明內(nèi)容】
將很容易理解，根據(jù)本發(fā)明可以利用現(xiàn)有的或今后開發(fā)的用于執(zhí)行與根據(jù)本文所述相應(yīng)實(shí)施例基本上相同的功能或獲得基本上相同結(jié)果的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟。因此，所附權(quán)利要求應(yīng)該在其范圍內(nèi)包括這樣的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟。此外，每條權(quán)利要求構(gòu)成單獨(dú)的實(shí)施例，并且多個(gè)權(quán)利要求和實(shí)施例的組合在本發(fā)明的范圍內(nèi)。
【權(quán)利要求】
1.一種器件，包括: 半導(dǎo)體區(qū)，具有第一導(dǎo)電類型； 溝槽，延伸到所述半導(dǎo)體區(qū)內(nèi)； 場(chǎng)板，位于所述溝槽中，其中，所述場(chǎng)板是導(dǎo)電的； 第一介電層，將所述場(chǎng)板的底部和側(cè)壁與所述半導(dǎo)體區(qū)分隔開； 主柵極，位于所述溝槽中并且與所述場(chǎng)板重疊； 第二介電層，位于所述主柵極和所述場(chǎng)板之間并且將所述主柵極和所述場(chǎng)板彼此分隔開； 摻雜漏極(DD)區(qū)，具有所述第一導(dǎo)電類型，所述DD區(qū)位于所述第二介電層下方，其中，所述主柵極的邊緣部分與所述DD區(qū)重疊；以及 體區(qū)，包括與所述主柵極的一部分處于同一水平面的第一部分，和與所述DD區(qū)處于同一水平面并且接觸所述DD區(qū)的第二部分，其中，所述體區(qū)具有與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型。
2.根據(jù)權(quán)利要求1所述的器件，其中，所述主柵極、所述DD區(qū)和所述體區(qū)形成功率金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，并且，所述功率MOSFET包括位于所述體區(qū)上方的源極和位于所述半導(dǎo)體區(qū)下面的漏極。
3.根據(jù)權(quán)利要求1所述的器件，其中，所述半導(dǎo)體區(qū)的雜質(zhì)濃度低于所述DD區(qū)的雜質(zhì)濃度。
4.根據(jù)權(quán)利要求1所述的器件，其中，所述DD區(qū)接觸所述第一介電層的側(cè)壁部分。
5.根據(jù)權(quán)利要求1所述的器件，其中，所述第二介電層包括: 接觸所述DD區(qū)的頂面的底面；以及 接觸所述主柵極的底面的頂面。
6.根據(jù)權(quán)利要求1所述的器件，其中，所述主柵極包括與所述DD區(qū)和所述第一介電層之間的界面基本對(duì)準(zhǔn)的可辨識(shí)的垂直界面。
7.根據(jù)權(quán)利要求1所述的器件，其中，所述DD區(qū)的底面高于所述場(chǎng)板的底面。
8.一種器件，包括: 半導(dǎo)體區(qū)，具有第一導(dǎo)電類型，所述第一導(dǎo)電類型選自基本上由P型和η型所組成的組； 溝槽，從所述半導(dǎo)體區(qū)的頂面延伸到所述半導(dǎo)體區(qū)內(nèi)； 第一介電層，作為所述溝槽的底部和側(cè)壁的內(nèi)襯； 場(chǎng)板，包括接觸所述第一介電層的底部和側(cè)壁，其中，所述場(chǎng)板是導(dǎo)電的； 主柵極，位于所述溝槽中并且與所述場(chǎng)板重疊； 第二介電層，位于所述主柵極和所述場(chǎng)板之間并且將所述主柵極和所述場(chǎng)板彼此分隔開；以及 摻雜漏極(DD)區(qū)，具有所述第一導(dǎo)電類型，其中所述DD區(qū)包括接觸所述第二介電層的頂面和接觸所述第一介電層的側(cè)壁，其中，所述DD區(qū)的雜質(zhì)濃度大于所述半導(dǎo)體區(qū)的雜質(zhì)濃度。
9.一種方法，包括: 外延生長(zhǎng)具有第一導(dǎo)電類型的外延半導(dǎo)體區(qū)；在所述外延半導(dǎo)體區(qū)中形成第一溝槽； 形成延伸至所述溝槽內(nèi)并且覆蓋所述溝槽的邊緣部分的注入掩模； 實(shí)施傾斜注入以在所述外延半導(dǎo)體區(qū)中形成摻雜漏極(DD)區(qū)，其中，所述DD區(qū)包括與所述注入掩模重疊的第一部分，并且，所述DD區(qū)具有第一導(dǎo)電類型； 對(duì)所述外延半導(dǎo)體區(qū)進(jìn)行蝕刻以使所述溝槽進(jìn)一步向下延伸到所述外延半導(dǎo)體區(qū)內(nèi)，其中，采用所述注入掩模作為蝕刻掩模來實(shí)施蝕刻步驟； 在所述蝕刻步驟之后，形成第一介電層作為所述溝槽的底部和側(cè)壁的內(nèi)襯； 在所述溝槽中以及在所述第一介電層上方形成場(chǎng)板，其中，所述場(chǎng)板包括接觸所述第一介電層的底部和側(cè)壁； 在所述場(chǎng)板上方形成第二介電層；以及 在所述溝槽中以及在所述第二介電層上方形成主柵極。
10.根據(jù)權(quán)利要求9所述的方法，還包括:對(duì)所述外延區(qū)的頂部進(jìn)行注入以形成具有與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型的體區(qū)，其中，所述體區(qū)包括與所述主柵極的一部分齊平的一部分，并且，所述體區(qū)連接 所述DD區(qū)。
【文檔編號(hào)】H01L21/336GK103456791SQ201310153257
【公開日】2013年12月18日 申請(qǐng)日期:2013年4月27日 優(yōu)先權(quán)日:2012年6月1日
【發(fā)明者】伍震威, 周學(xué)良, 柳瑞興, 蘇柏智 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司