專利名稱：半導體器件及電源器件的制作方法
技術領域：
本文中討論的實施方案涉及包括化合物半導體器件的半導體器件及電源器件。
背景技術：
近年來，已經(jīng)積極開發(fā)了通過在由藍寶石、SiC、氮化鎵(GaN)、Si等制成的襯底上依次形成GaN層和AlGaN層所獲得的并且其GaN層用作電子傳輸層的電子器件(化合物半導體器件)。GaN的帶隙是3.4eV，其高于Si的帶隙1.1eV和GaAs的帶隙1.4eV。因此，該化合物半導體器件有望在高的耐受電壓下工作。作為這樣的化合物半導體器件的一個示例是GaN基高電子遷移率晶體管(HEMT)。在下文中，該GaN基高電子遷移率晶體管被稱作GaN-HEMT。在GaN-HEMT用作用于電源的逆變器的開關的情況下，降低導通電阻與提高耐受電壓是兼容的。此外，與Si基晶體管相比，可以降低待機功耗并且可以提高工作頻率。因此，可以減少開關損耗并且可以減少逆變器的功率消耗。此外，在表現(xiàn)出等效性能的晶體管的情況下，與Si基晶體管相比，GaN-HEMT在尺寸方面可以減小。以下是參考文獻:文獻I日本公開特許公報第2006-223016號文獻2日本公開特許公報第2008-311653號文獻3國際專利申請的日本國家公開第2008-522436號

發(fā)明內(nèi)容
根據(jù)本發(fā)面的一個方面，一種半導體器件包括:由引線和管芯臺(die stage)構成的引線框；GaN-HEMT，該GaN-HEMT設置在管芯臺上并且具有在GaN-HEMT的后表面上的源電極，所述源電極連接至管芯臺；以及M0S-FET，該MOS-FET設置在管芯臺上并且具有在MOS-FET的后表面上的漏電極，所述漏電極連接至管芯臺；其中GaN-HEMT的源電極與MOS-FET的漏電極經(jīng)由管芯臺而彼此共源共柵連接。通過在權利要求中特別指出的元件及組合，將實現(xiàn)并獲得本發(fā)明的目的和優(yōu)點。應當理解，前述總體描述和以下詳細描述是示例性和說明性的，而非限制所要求保護的本發(fā)明。


圖1是GaN-HEMT的構造圖；圖2是共源共柵連接電路的電路圖；圖3A和圖3B示出其中GaN-HEMT和MOS-FET為一體的半導體器件的構造；圖4A和圖4B示出GaN-HEMT的源電壓的波形；圖5A和圖5B示出 根據(jù)第一實施方案的半導體器件的構造；
圖6是根據(jù)第一實施方案的GaN-HEMT的截面圖；圖7是根據(jù)第一實施方案的MOS-FET的截面圖；圖8是根據(jù)第二實施方案的半導體器件的電路圖；圖9A和圖9B示出根據(jù)第二實施方案的半導體器件的構造；以及圖10示出應用第一實施方案的半導體器件的電源器件的構造。
具體實施例方式首先描述普通GaN-HEMT。圖1是示出普通GaN-HEMT 30的構造的截面圖。在SiC襯底90上依次形成AlN層91、未摻雜的1-GaN層92以及η型n-AlGaN層94。此外，在n-AlGaN層94上形成源電極81、漏電極82和柵電極83。在GaN-HEMT 30中，在n-AlGaN層94相對于i_GaN層92的界面上形成的二維電子氣體93用作載流子。在此，AlN層91用作緩沖層。然而，相關技術的由硅制成的MOS-FET在沒有電壓施加到柵極的狀態(tài)下斷開，即，相關技術的MOS-FET是常斷型(增強型)M0S-FET，而GaN-HEMT通常在沒有電壓施加到柵極的狀態(tài)下接通，也就是說，GaN-HEMT是常通型(耗盡型，depression type) GaN-HEMT。因此，不得不使用負電(negative power)來切換耗盡型GaN-HEMT,但是負電生成電路在電路尺寸方面巨大并且成本增加，這是不利的。或者,具有一種共源共柵連接(cascode connection)的方法,其中這樣的耗盡型GaN-HEMT與耗盡型FET結合以用作增強型GaN_HEMT。圖2示出共源共柵連接電路的示例。共源共柵連接電路I包括串聯(lián)連接的耗盡型GaN-HEMT 30和增強型MOS-FET 20。耗盡型GaN_HEMT30的源極連接到增強型MOS-FET 20的漏極。例如，增強型MOS-FET 20是通?？傻玫降墓杌切蚆0S-FET。GaN-HEMT 30的柵極和MOS-FET 20的源極接地。GaN-HEMT 30的漏極用作共源共柵連接電路I的漏極，并且MOS-FET 20的源極用作共源共柵連接電路I的源極。以類似的方式，MOS-FET 20的柵極用作共源共柵連接電路I的柵極。在共源共柵連接電路I的情況下，新添加了增強型MOS-FET 20，使得必須在電路襯底上確保用于增強型MOS-FET 20的安裝空間。因此，存在使得共源共柵連接電路I結合到單個半導體器件中以將該半導體器件安裝在用于GaN-HEMT 30的安裝空間中的方法。圖3Α和圖3Β示出其中耗盡型GaN-HEMT 30和增強型M0S-FET20結合在單個封裝件中的半導體器件的示例。圖3Α是平面透視圖，圖3Β是圖3Α的W平面的截面圖。在為一個示例的半導體器件10中，耗盡型GaN-HEMT 30和增強型M0S-FET 20安裝在由金屬例如銅制成并具有板狀形狀的管芯臺15上。設置在增強型MOS-FET 20的表面上的源電極焊墊24和作為半導體器件10的外部端子的源極引線端子11通過接合線41彼此連接。設置在增強型MOS-FET 20的表面上的柵電極焊墊26和作為半導體器件10的外部端子的柵極引線端子13通過接合線43彼此連接。參考圖3Β，增強型MOS-FET 20設置在管芯臺15上并且絕緣板16和金屬板17介于增強型MOS-FET 20和管芯臺15之間。在增強型MOS-FET 20的后表面上形成漏電極焊墊25并且通過例如釬料膏 (未示出)的導電材料將其固定在金屬板17上。
設置在耗盡型GaN-HEMT 30的表面上的漏電極焊墊35和作為半導體器件10的外部端子的漏極引線端子12通過接合線42彼此連接。設置在耗盡型GaN-HEMT 30的表面上的柵電極焊墊36和作為半導體器件10的外部端子的柵極引線端子14通過接合線44彼此連接。設置在耗盡型GaN-HEMT 30的表面上的源電極焊墊34和設置在增強型MOS-FET20下方的金屬板17通過接合線45彼此連接。因此，增強型MOS-FET 20的漏電極焊墊25和耗盡型GaN-HEMT 30的源電極焊墊34經(jīng)由金屬板17和接合線45彼此電連接。因此，增強型MOS-FET 20和耗盡型GaN-HEMT 30共源共柵連接。管芯臺15、源極引線端子11、漏極引線端子12、柵極引線端子13以及柵極引線端子14是引線框的通過對由銅等制成的單片金屬板進行蝕刻或沖壓而形成的常見部件。通過樹脂50密封耗盡型GaN-HEMT 30、增強型MOS-FET 20以及接合線41、42、43、44和45，并且源極引線端子11、漏極引線端子12、柵極引線端子13以及柵極引線端子14的部分從樹脂50中引出以成為半導體器件10的外部端子。在使用耗盡型GaN-HEMT的情況下，可以通過用半導體器件10替換來將耗盡型GaN-HEMT用作常斷型GaN-HEMT，并且此外，用于一個GaN-HEMT的安裝空間就足夠了。然而，已經(jīng)產(chǎn)生了如下問題:例如，耗盡型GaN-HEMT 30的擊穿和耗盡型GaN-HEMT30沒有接通或被斷開的狀態(tài)。發(fā)明人研究了在作為示例描述的半導體器件中產(chǎn)生的問題，例如，耗盡型GaN-HEMT 30的擊穿和耗盡型GaN-HEMT 30沒有接通或被斷開的狀態(tài)。圖4A示出半導體器件10中的耗盡型GaN-HEMT 30的源電壓。如圖4A中示出的，觀察到:在耗盡型GaN-HEMT 30的源電壓上升時產(chǎn)生了浪涌電壓。已經(jīng)理解:在將大于額定值的電壓施加到MOS-FET中的源極和柵極之間以及GaN-HEMT中的源極和柵極之間時，發(fā)生擊穿或故障。另外，還觀察到耗盡型GaN-HEMT 30的源電壓的上升波形和下降波形的失真。在作為一個示例的半導體器件10中，分別通過三條接合線42連接設置在耗盡型GaN-HEMT 30的表面上的漏電極焊墊35和作為半導體器件10的外部端子的漏極引線端子
12。此外，分別通過三條接合線41連接設置在增強型MOS-FET 20的表面上的源電極焊墊24和作為半導體器件10的外部端子的源極引線端子11。另一方面，在耗盡型GaN-HEMT 30上的源電極焊墊34和增強型MOS-FET 20上的漏電極焊墊25經(jīng)由金屬板17而通過接合線45彼此連接。因此，接線長度比其它接合線要長，使得容易出現(xiàn)寄生電感。發(fā)明人考慮到上述浪涌和波形失真是由耗盡型GaN-HEMT 30的源極和增強型MOS-FET 20的漏極之間的連接中出現(xiàn)的寄生電感所引起的，發(fā)明了如下實施方案?，F(xiàn)在參考附圖在下文詳細描述根據(jù)本公開內(nèi)容的優(yōu)選實施方案。圖5A和圖5B不出根據(jù)本公開內(nèi)容的第一實施方案的半導體器件的構造。在圖5A和圖5B中，與圖3A和圖3B中示出的半導體器件10的組成元件相同或等同的組成元件用相同的附圖標記表示并且省略其描述。圖5A是第一實施方案的半導體器件IOA的平面透視圖，圖5B是圖5A的W平面的截面圖。在半導體器件 IOA中，耗盡型GaN-HEMT 31和增強型MOS-FET 21安裝在由例如銅的金屬制成的并且具有板狀形狀的管芯臺15上。設置在增強型MOS-FET 21的表面上的源電極焊墊24和作為半導體器件IOA的外部端子的源極引線端子11通過接合線41彼此連接。設置在增強型MOS-FET 21的表面上的柵電極焊墊26和作為半導體器件IOA的外部端子的柵極引線端子13通過接合線43彼此連接。在增強型MOS-FET 21的表面上的除柵電極焊墊26之外的區(qū)域中設置有第一實施方案的增強型MOS-FET 21的源電極焊墊24。在此，在第一實施方案的增強型MOS-FET 21的表面上沒有設置漏電極焊墊。設置在耗盡型GaN-HEMT 31的表面上的漏電極焊墊35和作為半導體器件IOA的外部端子的漏極引線端子12通過接合線42彼此連接。設置在耗盡型GaN-HEMT 30的表面上的柵電極焊墊36和作為半導體器件IOA的外部端子的柵極引線端子14通過接合線44彼此連接。在此，在第一實施方案的耗盡型GaN-HEMT 31的表面上沒有設置源電極焊墊。通過樹脂50密封耗盡型GaN-HEMT 31、增強型MOS-FET 21以及接合線41、42、43和44，并且源極引線端子11、漏極引線端子12、柵極引線端子13和柵極引線端子14的部分從樹脂50中伸出以成為半導體器件IOA的外部端子。隨后，參考圖6描述用于根據(jù)第一實施方案的半導體器件IOA中的耗盡型GaN-HEMT 31的構造。圖6是耗盡型GaN-HEMT 31的示意性截面圖。

在SiC襯底90上依次形成AlN層91、未摻雜的i_GaN層92以及η型n_AlGaN層94。此外，在n-AlGaN層94上形成漏電極82、柵電極83和源電極81。在GaN-HEMT 31中，使用在n-AlGaN層94的相對于i_GaN層92的界面上形成的二維電子氣體93作為載流子。在此，AlN層91用作緩沖層。此外，在η型n-AlGaN層94、源電極81、漏電極82以及柵電極83上形成由絕緣材料如聚酰亞胺制成的層間絕緣膜95。在該層間絕緣膜95上形成漏電極焊墊35和柵電極焊墊36。漏電極82和漏電極焊墊35通過在層間絕緣膜95中形成的接觸塞85彼此電連接，并且柵電極83和柵電極焊墊36通過在層間絕緣膜95中形成的接觸塞86彼此電連接。漏電極焊墊35和柵電極焊墊36的周圍區(qū)域被覆蓋膜96覆蓋。在耗盡型GaN-HEMT 31的后表面上，S卩，在SiC襯底90的底表面上，形成導電膜以作為GaN-HEMT 31的源電極端子37。源電極端子37和源電極81通過穿透SiC襯底90、A1N層91、未摻雜的1-GaN層92和η型n-AlGaN層94的接觸塞87彼此電連接。接著，參考圖7描述用于根據(jù)第一實施方案的半導體器件IOA中的增強型MOS-FET21的構造。圖7是增強型MOS-FET 21的示意性截面圖。在增強型MOS-FET 21中，在p型襯底70上形成p-外延層71、溝道層73、n_漂移層75和η+層74。在形成于η-漂移層75和η+層74之間的溝道層73上形成柵電極63并且柵極氧化膜64介于溝道層73和柵電極63之間。此外，在形成于η-漂移層75中的η+層74上形成源電極61。在形成于P型襯底70上的P-外延層71的周邊上設置ρ+沖壓層72。在增強型MOS-FET 21的后表面上，S卩，在ρ型襯底70的底表面上，形成作為漏電極62的導電膜。此外，在ρ+沖壓層72、η+層74、η-漂移層75、柵電極63和源電極61上形成由絕緣材料如聚酰亞胺制成的層間絕緣膜76。
在該層間絕緣膜76上形成源電極焊墊24和柵電極焊墊26。源電極61和源電極焊墊24通過在層間絕緣膜76中形成的接觸塞66彼此電連接，并且柵電極63和柵電極焊墊26通過在層間絕緣膜76中形成的接觸塞65彼此電連接。源電極焊墊24和柵電極焊墊26的周圍區(qū)域被覆蓋膜77覆蓋。參考圖5B，通過導電材料如釬料膏(未示出)將用于根據(jù)第一實施方案的半導體器件IOA中的增強型MOS-FET 21和耗盡型GaN_HEMT31固定到管芯臺15上。增強型MOS-FET 21安裝為使得設置在增強型MOS-FET 21的底表面上的漏電極62面向管芯臺15。盡管設置有導電材料例如釬料膏，但是，使增強型MOS-FET 21的漏電極62和管芯臺15彼此表面接觸。耗盡型GaN-HEMT 31安裝為使得設置在耗盡型GaN-HEMT 31的底表面上的源電極端子37面向管芯臺15。盡管設置有導電材料例如釬料膏，但是，使耗盡型GaN-HEMT 31的源電極端子37和管芯臺15彼此表面接觸。由于管芯臺是由金屬例如銅制成的導體，因此，增強型MOS-FET 21的漏電極62和耗盡型GaN-HEMT 31的源電極端子37經(jīng)由管芯臺15彼此電連接。圖4B示出設置在根據(jù)第一實施方案的半導體器件IOA中的耗盡型GaN-HEMT 31的源電壓。如圖4B所示出的，證實了在耗盡型GaN-HEMT31的源極電壓上升時沒有產(chǎn)生浪涌電壓。另外，還證實了沒有出現(xiàn)耗盡型GaN-HEMT 31的源電壓的上升波形和下降波形的失真，而是獲得了清晰的通/斷波形。根據(jù)第一實施方案的半導體器件10A，沒有發(fā)生源電壓的浪涌和作為示例的半導體器件10的耗盡型GaN-HEMT的波形失真，使得幾乎不發(fā)生GaN-HEMT的故障、擊穿等。因此，可以提供聞效率和聞可罪性的半導體器件?，F(xiàn)在參考圖8至圖9B描述根據(jù)本公開內(nèi)容的第二實施方案的半導體器件。圖8示出根據(jù)第二實施方案的半導體器件的電路構造。根據(jù)第二實施方案的半導體器件的電路2除包括參考圖2描述的共源共柵連接電路I外，還包括針對用于控制共源共柵連接電路I的通/斷的信號的驅(qū)動電路3。驅(qū)動電路3將輸入到增強型MOS-FET的柵極中的信號的電壓電平轉換成與設置在共源共柵連接電路I中的增強型MOS-FET的閾值同步。半導體器件還可以包括用于接通/斷開柵極的脈沖寬度調(diào)制(PWM)信號發(fā)生電路。圖9A和圖9B示出根據(jù)第二實施方案的半導體器件的構造。圖9A是第二實施方案的半導體器件IOB的平面透視圖，圖9B是圖9A的A-Ai平面的截面圖。與圖5A和圖5B中描述的半導體器件IOA的組成元件相同或等同的組成元件用相同的附圖標記表示并且省略其描述。在由金屬例如銅制成并且具有板狀形狀的管芯臺15上安裝耗盡型GaN-HEMT 31、增強型MOS-FET 21和包括驅(qū)動電路3的控制芯片100。在控制芯片100的表面上形成四個電極焊墊:電源焊墊101、接地焊墊102、輸入信
號焊墊103和輸出信號焊墊104。電源焊墊101和作為半導體器件IOB的外部端子的電源引線端子16通過接合線彼此連接。接地焊墊102和作為半導體器件IOB的外部端子的接地引線端子17通過接合線彼此連接。輸入信號焊墊103和作為半導體器件IOB的外部端子的柵極引線端子13通過接合線彼此連接。輸出 信號焊墊104和設置在增強型MOS-FET 21上的柵電極焊墊26通過接合線彼此連接。其它連接與第一實施方案的半導體器件IOA的連接相同。通過樹脂50密封耗盡型GaN-HEMT 31、增強型MOS-FET 21、控制芯片100以及接合線41、42、43和44，并且源極引線端子11、漏極引線端子12、柵極引線端子13、柵極引線端子14、電源引線端子16和接地引線端子17的部分從樹脂50中引出以成為半導體器件IOB的外部端子。參考圖9B，在根據(jù)第二實施方案的半導體器件IOB中，也通過導電材料例如釬料膏(未示出)將增強型MOS-FET 21和耗盡型GaN-HEMT31固定到管芯臺15上。增強型MOS-FET 21安裝為使得設置在增強型MOS-FET 21的底表面上的漏電極62面向管芯臺15，而耗盡型GaN-HEMT 31安裝為使得設置在耗盡型GaN-HEMT 31的底表面上的源電極端子37面向管芯臺15。因此，增強型MOS-FET 21的漏電極62和耗盡型GaN-HEMT 31的源電極端子37經(jīng)由管芯臺15彼此電連接。增強型MOS-FET 21的漏電極62和管芯臺15之間的連接以及耗盡型GaN-HEMT 31的源電極端子37和管芯臺15之間的連接是表面連接，使得漏電極62和管芯臺15之間以及源電極端子37和管芯臺15之間的阻抗顯著減小并且寄生電容顯著降低。根據(jù)第二實施方案的半導體器件10B，沒有表現(xiàn)出已經(jīng)在作為一個實例的半導體器件10中、在耗盡型GaN-HEMT的源電極和增強型MOS-FET的漏電極之間產(chǎn)生的寄生電感的影響，使得幾乎不發(fā)生GaN-HEMT的故障、擊穿等問題，從而能夠提供高可靠性的半導體器件。最后，描述將第一實施方案的半導體器件IOA用作例如逐步降低相對高的電壓并且向器件內(nèi)部提供功率的開關電源(電源器件)如服務器等的開關元件的情況。在普通的開關電源中，將高耐受壓的MOS-FET用作開關元件。圖10是其中設置有用于提高電源的功率因子的功率因子校正(PFC)電路的電源器件的電路圖。圖10中示出的電源器件包括整流電路210、PFC電路220、控制單元250和DC (直流)-DC轉換器260。整流電路210與AC源200連接并且對AC電流進行全波整流以輸出已整流的AC電流。在此，AC源200的輸出電壓是Vin，使得整流電路210的輸入電壓是Vin。整流電路210輸出通過對從AC源200接收的AC電源進行全波整流所獲得的功率。例如，將電壓為80 (V)至265 (V)的AC電源輸入到整流電路210，使得整流電路210的輸出電壓也為Vin。PFC電路220包括以T狀形式連接的電感器、開關元件(第一實施方案的半導體器件10A)和二極管，以及平滑電容器240。PFC電路220是減小包含在電流中的諧波等的失真的有源濾波電路，所述電流通過整流電路210進行整流以提高電源的功率因子?？刂茊卧?50輸出被施加到開關元件IOA的柵極的脈沖柵極電壓?？刂茊卧?50基于從整流電路210輸出的全波整流電源的電壓值Vin、在開關元件IOA中流動的電流的電流值以及在濾波電容器240的輸出側上的電壓值Vout來確定柵極電壓的占空比并且將柵極電壓施加到開關元件IOA的柵極。例如，可以將可以基于在開關元件IOA中流動的電流的電流值、電壓值Vout和電壓值Vin來計算占空比的乘法電路用作控制單元250。平滑電容器240使從PFC電路220輸出的電壓變得平滑，以將已平滑處理的電壓輸入到DC-DC轉換器260。作為DC-DC轉換器260，例如，可以使用正向型或全橋型DC-DC轉換器。例如，可以將電 壓為385 (V)的DC電源輸入到DC-DC轉換器260中。
DC-DC轉換器260是對DC電源的電壓值進行轉換以輸出DC電源的轉換電路。負載電路270連接至DC-DC轉換器260的輸出側。在此，DC-DC轉換器260將電壓為385 (V)的DC電源轉換為電壓為12 (V)的DC電源，例如，以將DC電源輸出到負載電路270。根據(jù)實施方案，可以容易地用包括呈現(xiàn)小損耗的GaN-HEMT的半導體器件來替換PFC電路的在電源器件中的開關元件，使得能夠進一步提高電源的效率。至此，已經(jīng)詳細描述了優(yōu)選的實施方案。然而，本公開內(nèi)容的實施方案不限于指定的實施方案并且在權利要求中所描述的本公開內(nèi)容的范圍內(nèi)可以出現(xiàn)各種變更和修改。本文中所講述的所有實施例和條件性用語意在教導的目的，以幫助讀者理解本發(fā)明以及由發(fā)明人所貢獻的促進本領域技術的概念，并且應當被理解為不限于這些具體講述的實施例和條件，而且本說明書中的這些實施例的組織也不涉及示出本發(fā)明的優(yōu)勢和劣勢。盡管已經(jīng)對本發(fā)明的實施方案做了詳細的描述，但是應當理解，可以在不背離本發(fā)明的精神和范圍的情況下對本 發(fā)明做各種改變、替代和變更。
權利要求
1.一種半導體器件，包括: 由引線和管芯臺構成的引線框； GaN-HEMT,所述GaN-HEMT設置在所述管芯臺上并且具有在所述GaN-HEMT的后表面上的源電極，所述源電極連接至所述管芯臺；以及 MOS-FET,所述MOS-FET設置在所述管芯臺上并且具有在所述MOS-FET的后表面上的漏電極，所述漏電極連接至所述管芯臺；其中， 所述GaN-HEMT的源電極與所述MOS-FET的漏電極經(jīng)由所述管芯臺而彼此共源共柵連接。
2.根據(jù)權利要求1所述的半導體器件，其中， 在所述GaN-HEMT的所述后表面上的所述源電極通過釬料膏與所述管芯臺彼此連接，以及 在所述MOS-FET的所述后表面上的所述漏電極通過釬料膏與所述管芯臺彼此連接。
3.根據(jù)權利要求1所述的半導體器件，其中所述GaN-HEMT是耗盡型GaN-HEMT并且在其前表面上設置有柵電極和漏電極。
4.根據(jù)權利要求3所述的半導體器件，其中， 所述引線包括多個引線， 所述多個引線中的第一引線通過第一接合線與所述柵電極連接，以及 所述多個弓I線中的第 二引線通過第二接合線與所述漏電極連接。
5.根據(jù)權利要求1所述的半導體器件，其中所述MOS-FET是增強型MOS-FET并且在其前表面上設置有柵電極和源電極。
6.根據(jù)權利要求5所述的半導體器件，其中， 所述引線包括多個引線， 所述多個引線中的第一引線通過第一接合線與所述柵電極連接，以及 所述多個引線中的第二引線通過第二接合線與所述源電極連接。
7.根據(jù)權利要求1所述的半導體器件，還包括: 設置在所述管芯臺上的控制芯片。
8.一種電源器件，包括: DC-DC轉換器；以及 構造為向所述DC-DC轉換器供電的開關元件；其中， 所述開關元件包括: 由引線和管芯臺構成的引線框， GaN-HEMT,所述GaN-HEMT設置在所述管芯臺上并且具有在所述GaN-HEMT的后表面上的源電極，所述源電極連接至所述管芯臺，以及 MOS-FET，所述MOS-FET設置在所述管芯臺上并且具有在所述MOS-FET的后表面上的漏電極，所述漏電極連接至所述管芯臺，以及 所述GaN-HEMT的源電極與所述MOS-FET的漏電極經(jīng)由所述管芯臺而彼此共源共柵連接。
全文摘要
本發(fā)明涉及半導體器件以及電源器件。所述半導體器件包括由引線和管芯臺組成的引線框；GaN-HEMT，該GaN-HEMT設置在管芯臺上并且具有在GaN-HEMT的后表面上的源電極，所述源電極連接至管芯臺；以及MOS-FET，該MOS-FET設置在管芯臺上并且具有在MOS-FET的后表面上的漏電極，所述漏電極連接至管芯臺；其中GaN-HEMT的源電極與MOS-FET的漏電極經(jīng)由管芯臺而彼此共源共柵連接。
文檔編號H01L23/495GK103219374SQ20131000651
公開日2013年7月24日 申請日期2013年1月8日 優(yōu)先權日2012年1月24日
發(fā)明者今田忠纮, 廣瀨達哉 申請人:富士通株式會社