貫穿硅過孔的泄漏測量的制作方法
【專利摘要】本發(fā)明提供一種用于貫穿襯底過孔的泄漏測量結構，包括：半導體襯底；半導體襯底中的基本上延伸貫穿半導體襯底的多個貫穿襯底過孔；和位于半導體襯底中的泄漏測量結構。該泄漏測量結構包含：延伸到半導體襯底中的多個襯底觸點；與多個貫穿襯底過孔和多個襯底觸點連接的多個感測電路，多個感測電路提供指示從多個貫穿襯底過孔的電流泄漏的多個輸出；用于步進通過對多個貫穿襯底過孔的測試的內置自測試（BIST）引擎；和與BIST引擎耦合以接收來自多個感測電路的輸出的存儲器。還包括測試半導體襯底的方法。
【專利說明】貫穿硅過孔的泄漏測量【技術領域】
[0001]本發(fā)明涉及半導體結構中的貫穿硅過孔的測試，更特別地，涉及通過可在完成半導體結構之前測試各貫穿硅過孔來測試貫穿硅過孔。
【背景技術】
[0002]半導體芯片的三維(3D)層疊有望在電子產品中實現(xiàn)更高的晶體管密度和更小的印跡。3D層疊是包含通過貫穿硅過孔(TSV)互連的半導體芯片的垂直疊層的單個封裝。即使在常規(guī)的特征尺寸縮放變得越來越困難和昂貴的時代，基于TSV的3D層疊也提供更小尺寸下功能更多、帶寬和性能更高以及功率消耗和成本更低的益處。TSV提供從半導體芯片的活性前側(面)通過半導體襯底到襯底的后側的電連接。TSV允許半導體芯片或晶片與另一半導體芯片或芯片垂直互連。TSV還允許多個垂直層疊的半導體芯片或晶片相互互連。
[0003]為了向顧客保證足夠的發(fā)出產品質量，通過TSV互連的半導體芯片的3D疊層需要測試制造缺陷。與TSV相關的電流泄漏是包含TSV的半導體結構中的重要的可靠性問題。在本領域的當前狀態(tài)，必須完成附加的處理以使得能夠直接探測直接接觸TSV(或與TSV對應的TSV捕獲焊盤)的結構以測試電流泄漏。TSV和周圍的保護實際上可能由于直接探測受損。為了防止TSV的損傷，可僅在截口結構中而不在實際產品上完成泄漏測量，這將測試的TSV的數(shù)量限制到存在于芯片中的TSV的總數(shù)的小樣本。另外，可能僅僅存在泄漏檢測的單個閾值，從而意味著只使用泄漏的二元分類。這種電流泄漏的二元分類可能不足以精確地評價TSV泄漏電流相對于時間的任何漂移。

【發(fā)明內容】

[0004]根據(jù)示例性實施例的第一方面，通過提供用于貫穿硅過孔的泄漏電流測量結構，實現(xiàn)以上和以下描述的示例性實施例的各種優(yōu)點和目的，其包括:包含半導體基底、絕緣層和絕緣體上硅層(SOI)層的絕緣體上`硅(SOI)襯底；多個貫穿硅過孔，這些貫穿硅過孔延伸到SOI襯底中，使得各貫穿硅過孔具有其自身的相應的襯底觸點和與其連接的感測電路；和位于SOI層中的泄漏測量結構。該泄漏測量結構包含:各貫穿硅過孔的在SOI層與半導體基底之間延伸的襯底觸點；各貫穿硅過孔的感測電路，這些感測電路與貫穿硅過孔中的每一個以及襯底觸點中的每一個連接，并且提供指示來自貫穿硅過孔中的每一個的電流泄漏的輸出；用于步進通過對貫穿硅過孔的測試的內置自測試(BIST)引擎；和與BIST引擎耦合以接收來自感測電路中的每一個的輸出的存儲器元件。
[0005]根據(jù)示例性實施例的第二方面，提供用于貫穿過孔的泄漏測量結構，其包括:具有活性層的半導體襯底；半導體襯底中的基本上延伸貫穿半導體襯底的多個貫穿襯底過孔；和位于半導體襯底上和半導體襯底中的泄漏測量結構。該泄漏測量結構包含:延伸到半導體襯底中的多個襯底觸點；與多個貫穿襯底過孔和多個襯底觸點連接的多個感測電路，多個感測電路提供指示來自多個貫穿過孔的電流泄漏的多個輸出；用于步進通過對多個貫穿過孔的測試的內置自測試(BIST)引擎；和與BIST引擎耦合以接收來自多個感測電路的輸出的存儲器元件。
[0006]根據(jù)示例性實施例的第三方面，提供測試半導體襯底的電流泄漏的方法，該半導體襯底具有活性層和多個貫穿襯底過孔，該方法包括形成位于半導體襯底的活性層上和半導體襯底的活性層中的泄漏測量結構，該泄漏測量結構包含:延伸到半導體襯底中的多個襯底觸點；與多個貫穿襯底過孔和多個襯底觸點連接，使得存在襯底觸點和感測電路與各貫穿襯底過孔的一一對應關系的多個感測電路；用于步進通過對多個貫穿襯底過孔的測試的內置自測試(BIST)引擎；和與BIST耦合的存儲器元件。該方法還包括:向感測電路施加基準電流，以設定多個貫穿襯底過孔的電流泄漏閾值；通過BIST引擎選擇用于測試的貫穿襯底過孔；通過感測電路感測選擇的貫穿襯底過孔，以確定是否存在來自選擇的貫穿襯底過孔的電流泄漏；和通過感測電路向存儲器提供指示來自選擇的貫穿襯底過孔的電流泄漏的輸出，使得如果選擇的貫穿過孔的感測的電流泄漏超過泄漏閾值，那么選擇的貫穿襯底過孔的感測電路提供指示來自選擇的貫穿襯底過孔的電流泄漏的輸出。
【專利附圖】

【附圖說明】
[0007]在所附的權利要求中具體闡述被視為新穎的示例性實施例的特征和示例性實施例的特征要素。附圖僅出于解釋的目的，并且沒有按比較繪制。參照以下結合附圖給出的詳細的描述，示例性實施例關于組織和操作方法均可被最佳地理解。
[0008]圖1是半導體晶片的常規(guī)的三維(3D)疊層的部分斷面圖。
[0009]圖2是根據(jù)示例性實施例的半導體測試結構的示意圖。
[0010]圖3是根據(jù)示例性實施例的感測電路的示意圖。
[0011]圖4是根據(jù)示例性實施例的具有半導體測試結構的SOI晶片的斷面圖。
【具體實施方式】
[0012]參照附圖特別是參照圖1，出于解釋而不是限制的目的，更詳細地表示包含多個TSV14的半導體晶片12的3D疊層10的實現(xiàn)。各半導體晶片12可具有用于連接一個TSV14與另一 TSV14的接合焊盤16。TSV14通常被諸如銅的金屬填充?？纱嬖谟糜陔娺B接TSV14與在TSV14的任一端上的接合焊盤16的諸如銅或焊料的接合材料18。各半導體晶片12可通過可包含粘接劑的接合層20或本發(fā)明的范圍不限制的一些其它手段與另一半導體晶片12接合。在形成3D疊層10之后，將其切割成半導體芯片的單個3D疊層，每個可包含多個TSV14。
[0013]雖然圖1代表的現(xiàn)有技術的例子示出接合在一起的多個晶片，但3D疊層也可包含接合在一起的多個半導體裸片?？赏ㄟ^本領域技術人員已知的各種手段實現(xiàn)晶片與晶片、裸片與裸片或裸片與晶片接合。
[0014]如上所述，與TSV相關的電流泄漏是包含TSV的半導體結構中的重要的可靠性問題。會希望能夠在將晶片或裸片接合成3D疊層10之前在晶片階段測試TSV。
[0015]在當前的測試中，通過物理探測單個TSV或與它們連接的探針焊盤完成TSV的電氣測試。TSV的物理直接探測是不希望的，原因是它可導致對TSV的損傷。另外，由于與物理探測單個TSV相關的時間約束，因此只有有限數(shù)量的TSV能夠被測試，并且這些測試的TSV可處于截口區(qū)域中而不是在晶片的產品區(qū)域中。會希望在晶片的產品區(qū)域中并且以不破壞TSV以及不明顯影響產品中的TSV的正常操作的方式測試各TSV。
[0016]現(xiàn)在參照圖2,示出位于絕緣體上半導體(SOI)晶片(未示出)中的半導體測試結構200的示意圖。SOI晶片可以是圖1所示的晶片12中的任一個。另外，半導體測試結構200可位于塊體半導體而不是SOI晶片中，盡管測試結構200位于SOI晶片中是優(yōu)選的實施例。
[0017]應當理解，半導體晶片一般包含多個半導體芯片，并且，半導體芯片中的每一個包含多個TSV212A、212B、212C、212D、212E。雖然在圖2中僅表示5個代表性的TSV，但應理解，在典型的半導體芯片中存在多得多的這種TSV。TSV212A?E中的每一個與感測電路216A?E連接，這里，各感測電路與單個TSV對應。S卩，TSV212A與感測電路216A連接，TSV212B與感測電路216B連接，等等。
[0018]以下討論感測電路216A?E的細節(jié)。
[0019]測試結構200還包含與感測電路216A?E連接的襯底觸點214A?E。襯底觸點214A?E監(jiān)視TSV212A?E是否與半導體晶片基底襯底電接觸。TSV212A?E應與半導體晶片電氣隔離。
[0020]在優(yōu)選的示例性實施例中，各TSV212A?E具有其自身的感測電路216A?E和襯底觸點214A?E。即，TSV212A與感測電路216A連接，而感測電路216A與襯底觸點214A連接。這種一對一關系對所有剩余的TSV212B?E、感測電路216B?E和襯底觸點214A?E均成立。
[0021 ] 感測電路216A?E的輸出220A?E通過存儲器元件218被接收并通過TSV212A?E的位置被記錄。存儲器元件218與BIST引擎222耦合。
[0022]BIST引擎222通過TSV選擇線224A?E可針對泄漏測試選擇TSV212A?E中的任一個或全部的TSV212A?E。BIST引擎222可依次或者以任意的次序或者甚至全部同時選擇TSV212A?E。在優(yōu)選的實施例中，半導體晶片上的所有TSV212A?E可被選擇和測試。BIST引擎222可向感測電路216A?E中的每一個施加基準電流226。
[0023]襯底觸點214A?E和感測電路216A?E被示為位置與各TSV212A?E相鄰。例如，在優(yōu)選的實施例中，襯底觸點214A和感測電路216A被示為在位置上與TSV212A相鄰，襯底觸點214B和感測電路216B被示為在位置上與TSV212B相鄰，等等。但是，襯底觸點214A?E和感測電路216A?E連同存儲器元件218和BIST引擎222可位于半導體芯片上的任何位置上，但優(yōu)選它們位于產品區(qū)域中而不在截口區(qū)域中。
[0024]現(xiàn)在參照圖3，示出感測電路300的示例性實施例。感測電路300可以是圖2所示的感測電路216A?E中的任一個。在以下的討論中，N型金屬氧化物場效應晶體管可被稱為NM0SFET或簡稱為NFET，而P型金屬氧化物場效應晶體管可被稱為PM0SFET或簡稱為PFET0基準電流226被施加到感測電路300并然后通過晶體管Ql (可以是NFET)、晶體管Q2 (可以是NFET)、電阻器R1、晶體管Q3 (可以是PFET)被路由到晶體管Q4 (可以是PFET)?；鶞孰娏?26被選擇，使得晶體管Q4浮動為高并被設為I。
[0025]TSV302與感測電路300連接308，具體而言，與晶體管Q4的源極/漏極連接。感測電路300還可與實際上與圖2中的襯底觸點214A?E對應的襯底接地點306連接。具體而言，襯底接地點306與晶體管Q6的源極/漏極連接。感測電路300還包含晶體管Q5(可以是PFET)和Q6 (可以是NFET)。晶體管Q5和Q6—起形成反相器以反相來自晶體管Q4的結果并提供感測輸出結果310。感測輸出結果310是提供給存儲器元件218 (在圖2中示出)的輸出220A?E。當BIST引擎222 (圖2)通過bSel信號304選擇用于測試的TSV302時，晶體管Q7 (可以是NFET)被關斷。bSel信號304可以是圖2所示的TSV選擇線224A?E中的任一個。如果存在小于由電流基準226設定的閾值的電流泄漏，那么晶體管Q4在“I”上保持為高，并且反相器晶體管Q5、Q6輸出“O”作為感測輸出結果310。如果存在超過由電流基準226設定的閾值的電流泄漏，那么晶體管Q4被拉低并變?yōu)椤?”，并且，且反相器晶體管Q5、Q6輸出“I”作為感測輸出結果310。電流基準226可被調整，以根據(jù)半導體芯片的設計要求改變電流泄漏閾值。
[0026]電流泄漏的出現(xiàn)可能是由于與塊體半導體襯底的接觸或者通過相鄰的TSV。通過襯底觸點306的接觸將表示電流泄漏到塊體半導體襯底。通常，TSV在溝槽或過孔開口中形成，其中，電介質首先沉積，使得TSV與塊體半導體襯底隔離。在通常的起作用TSV中，在測試中應不存在向塊體半導體襯底的泄漏。在為了準備與另一半導體晶片或芯片接合而對半導體襯底進行后側研磨之后，TSV的底部的電介質被去除并且TSV被露出以供與其它半導體晶片或芯片接合。當TSV與另一晶片或半導體裝置接合時，可存在電流流動，但在通常的起作用的TSV之前不存在。
[0027]如果存在通向相鄰的TSV的電流泄漏，那么該電流泄漏可被檢測如下。只有選擇的TSV302的晶體管Q7被關斷；相鄰的TSV的晶體管Q7被接通。因此，如果存在與相鄰TSV的電流泄漏，那么電流路徑將是從TSV302到相鄰TSV并然后是相鄰TSV的感測電路中的晶體管Q7并然后接地。感測電路300中的晶體管Q4將感測向相鄰TSV的電流泄漏，被拉低為“0”，并且，反相器晶體管Q5、Q6輸出“ I ”作為感測輸出結果310。
[0028]感測輸出結果310可代表任意類型的電流泄漏。即，感測輸出結果310可簡單地指示在某處存在電流泄漏，但不特別指示電流泄漏是來自向半導體襯底的泄漏還是來自相鄰TSV的泄漏。作為替代方案，BIST引擎可循環(huán)以指示電流泄漏的確切原點。
[0029]現(xiàn)在參照圖4，示出諸如具有TSV412和半導體測試結構的SOI晶片402的晶片的斷面圖。SOI晶片402包含半導體襯底404、BOX層406 (也稱為埋入氧化物層)和SOI層408。在SOI晶片402的頂部是多個BEOL (線的后端)布線層410。還示出從BEOL布線層410深深延伸到半導體襯底404中的TSV412。TSV412可基本上延伸貫穿半導體襯底404。在使用中，可通過諸如后研磨處理的常規(guī)手段從SOI晶片402的后側428減薄半導體襯底404的厚度，以露出TSV412的端部430。
[0030]應當理解，半導體襯底404可包含在當前或將來使用的任何半導體材料。類似地，SOI層408可包含在當前或將來使用的任何半導體材料。一般地，包含半導體襯底404和SOI層408的半導體材料可包含娃。
[0031]還應理解，雖然TSV由于其可延伸貫穿包含硅的襯底因而通常被稱為“貫穿硅”過孔，但TSV事實上可延伸貫穿不包含硅的半導體材料。即使在后一種情況下，TSV也仍可被稱為“貫穿硅過孔”。作為替代方案，它可被稱為“貫穿襯底過孔”或簡稱為“貫穿過孔”。
[0032]從SOI層408延伸到半導體襯底404中的襯底觸點414位于SOI晶片402內。襯底觸點414與圖3中的襯底觸點306和圖2中的襯底觸點214A?E對應。一般示為416、在圖2中表示為216A?E并且在圖3中詳細描述的感測電路也位于SOI層408內。在感測電路416特別表示的優(yōu)選是晶體管Q6 (從圖3)。晶體管Q6的柵極422可通過BEOL層410中的過孔418和布線層420與TSV412連接。晶體管Q6的源極/漏極424可通過布線426與襯底觸點414連接。位于襯底觸點414的左側的另一 TSV沒有被示出。
[0033]出于解釋而不是限制的目的，TSV412可具有約25 μ m (微米)的直徑，感測電路416可具有約I μ m2的面積尺寸，并且襯底觸點414可具有約40nm (納米)的直徑。
[0034]示例性實施例還包含用于測試具有活性層和多個貫穿過孔的半導體的方法。在半導體襯底的活性層中形成前面描述的泄漏測量結構?；鶞孰娏鞅皇┘拥礁袦y電路，以設定多個貫穿過孔的電流泄漏閾值。通過BIST引擎選擇用于測試的貫穿過孔。感測電路感測選擇的貫穿過孔，以確定是否存在來自選擇的貫穿過孔的電流泄漏。優(yōu)選地，通過感測電路的感測包含通過選擇的貫穿過孔的襯底觸點測試選擇的貫穿過孔向半導體襯底的電流泄漏，以及測試選擇的貫穿過孔向另一貫穿過孔的電流泄漏。感測電路向存儲器提供指示來自選擇的貫穿過孔的電流泄漏的輸出，使得如果選擇的貫穿過孔的感測的電流泄漏超過泄漏閾值，那么選擇的貫穿過孔的感測電路提供指示來自選擇的貫穿過孔的電流泄漏的輸出。輸出可被存儲于存儲器元件中。
[0035]在該方法中，重復選擇、感測和存儲輸出的步驟，直到測試了預定數(shù)量的貫穿過孔的電流泄漏。優(yōu)選地，所有的多個TSV被測試。優(yōu)選地，基準電流可改變以改變電流泄漏閾值。
[0036]注意到本公開的本領域技術人員可以理解，在不背離本發(fā)明的精神的情況下，可提出超出這里具體描述的實施例的示例性實施例的其它修改。因此，這些修改被視為處于由所附的權利要求單獨地限定的本發(fā)明的范圍內。
【權利要求】
1.一種用于貫穿過孔的泄漏測量結構，包括: 具有活性層的半導體襯底； 半導體襯底中的基本上延伸貫穿半導體襯底的多個貫穿襯底過孔；和 位于半導體襯底的活性層中的泄漏測量結構，該泄漏測量結構包含: 延伸到半導體襯底中的多個襯底觸點； 與多個貫穿襯底過孔和多個襯底觸點連接的多個感測電路，多個感測電路提供指示來自多個貫穿襯底過孔的電流泄漏的多個輸出； 用于步進通過對多個貫穿襯底穿過孔的測試的內置自測試(BIST)引擎；和 與BIST引擎耦合以接收來自多個感測電路的輸出的存儲器。
2.根據(jù)權利要求1的結構，其中，泄漏測量結構測試貫穿襯底過孔中的每一個向半導體襯底的泄漏以及貫穿襯底過孔中的每一個向另一貫穿襯底過孔的泄漏。
3.根據(jù)權利要求1的結構，其中，與襯底觸點組合的感測電路測試貫穿襯底過孔中的每一個向半導體襯底的泄漏以及貫穿襯底過孔中的每一個向另一貫穿襯底過孔的泄漏。
4.根據(jù)權利要求3的結構，還包括基準電流，該基準電流進入感測電路中以設定泄漏閾值，使得如果用于多個貫穿襯底過孔中的一個貫穿襯底過孔的檢測泄漏超過泄漏閾值，那么用于所述一個貫穿襯底過 孔的感測電路提供存在從所述一個貫穿襯底過孔的電流泄漏的輸出。
5.根據(jù)權利要求1的結構，其中，泄漏測量結構串行地測試各貫穿襯底過孔。
6.根據(jù)權利要求1的結構，其中，多個貫穿襯底過孔的僅僅一端通過感測電路與泄漏測量結構連接。
7.根據(jù)權利要求1的結構，其中，襯底觸點和感測電路的位置與各貫穿襯底過孔相鄰。
8.根據(jù)權利要求1的結構，其中，半導體襯底還包含布線層的后端，并且，多個貫穿襯底過孔延伸到布線層的后端中。
9.根據(jù)權利要求1的結構，其中，BIST引擎選擇要通過泄漏測量結構測試的貫穿襯底過孔。
10.根據(jù)權利要求1的結構，其中，BIST引擎在存儲器中構建各貫穿襯底過孔的位置圖，并且串行地讀出存儲器的內容。
11.根據(jù)權利要求1的泄漏測量結構，其中，所述半導體襯底是包含半導體基底、絕緣層和絕緣體上硅(SOI)層的絕緣體上硅(SOI)襯底。
12.根據(jù)權利要求11的結構，其中，泄漏測量結構測試貫穿硅過孔中的每一個向SOI襯底的泄漏和貫穿硅過孔中的每一個向另一貫穿硅過孔的泄漏。
13.根據(jù)權利要求11的結構，其中，與襯底觸點組合的感測電路測試貫穿硅過孔中的每一個向SOI襯底的泄漏和貫穿硅過孔中的每一個向另一貫穿硅過孔的泄漏。
14.根據(jù)權利要求13的結構，還包括基準電流，該基準電流進入感測電路中以設定泄漏閾值，使得，如果用于多個貫穿硅過孔中的一個貫穿硅過孔的檢測泄漏超過泄漏閾值，那么感測電路提供存在從被測試的所述一個貫穿硅過孔的電流泄漏的輸出。
15.根據(jù)權利要求11的結構，其中，泄漏測量結構串行地測試各貫穿硅過孔。
16.根據(jù)權利要求11的結構，其中，貫穿硅過孔中的每一個的僅僅一端通過感測電路與泄漏測量結構連接。
17.根據(jù)權利要求11的結構，其中，襯底觸點和感測電路中的每一個的位置與各貫穿硅過孔相鄰。
18.根據(jù)權利要求11的結構，其中，SOI襯底還包含布線層的后端，并且，多個貫穿硅過孔延伸到布線層的后端中。
19.根據(jù)權利要求11的結構，其中，感測電路位于SOI層中。
20.根據(jù)權利要求11的結構，其中，BIST引擎選擇要通過泄漏測量結構測試的貫穿硅過孔。
21.根據(jù)權利要求20的結構，其中，BIST引擎在存儲器中構建各貫穿硅過孔的位置圖，并且串行地讀出存儲器的內容。
22.—種測試半導體襯底的方法，包括: 形成權利要求1的泄漏測量結構，其中，存在襯底觸點和感測電路與各貫穿襯底過孔的一一對應關系； 向感測電路施加基準電流以設定多個貫穿襯底過孔的電流泄漏閾值； 通過BIST引擎選擇用于測試的貫穿襯底過孔； 通過感測電路感測選擇的貫穿襯底過孔，以確定是否存在來自選擇的貫穿襯底過孔的電流泄漏， 并通過感測電路向存儲器提供指示來自選擇的貫穿襯底過孔的電流泄漏的輸出，使得如果選擇的貫穿過孔的感測的電流泄漏超過泄漏閾值，那么選擇的貫穿襯底過孔的感測電路提供指示來自選擇的貫穿襯底過孔的電流泄漏的輸出；和 在存儲器元件中存儲輸出。
23.根據(jù)權利要求22的方法，還包括重復選擇、感測和存儲感測電路輸出的步驟，直到已測試了預定數(shù)量的貫穿襯底過孔的電流泄漏。
24.根據(jù)權利要求22的方法，還包括改變基準電流以改變電流泄漏閾值。
25.根據(jù)權利要求22的方法，其中，通過感測電路感測包含通過用于選擇的貫穿襯底過孔的襯底觸點測試選擇的貫穿過孔向半導體襯底的電流泄漏并測試選擇的貫穿襯底過孔向另一貫穿襯底過孔的電流泄漏。
【文檔編號】H01L21/28GK103797571SQ201280044782
【公開日】2014年5月14日 申請日期:2012年9月14日 優(yōu)先權日:2011年9月15日
【發(fā)明者】B·布霍瓦拉格汗, M·G·法羅庫, E·金塞爾, S·薩洛普 申請人:國際商業(yè)機器公司