專(zhuān)利名稱(chēng)：一種降低部分soi pd mosfet接觸電阻和寄生電容的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路優(yōu)化設(shè)計(jì)技術(shù)，具體地說(shuō)是一種降低SOI PD MOSFET接觸電阻和寄生電容的方法。
背景技術(shù)：
集成電路的高速發(fā)展是以MOS晶體管的尺寸不斷按比例縮小為基礎(chǔ)的，其特征尺寸的減小，不僅可以極大地提高集成電路的集成密度，還可提高電路的性能，但這也對(duì)器件的各種特性加固帶來(lái)了更大的困難。隨著集成電路的發(fā)展，集成度越來(lái)越高，這伴隨著單個(gè)晶體管的尺寸不斷減小，器件的工作電壓也越來(lái)越低，但當(dāng)器件尺寸下降到Iym以下時(shí)，器件的性能就會(huì)下降。我們知道，SOI器件相對(duì)于體硅器件而言，在低的工作電壓下有更好的器件特性。這是由于SOI器件通過(guò)一層埋氧層將有源區(qū)與襯底隔離，減小了結(jié)電容。SOI作為一種全介質(zhì)隔離技術(shù)，有著許多體硅技術(shù)不可比擬的優(yōu)越性。同時(shí)，由于SOI器件的有源區(qū)制作在一個(gè)薄硅層中，薄膜器件要減小尺寸就得減小薄膜層的厚度。但是，隨著薄膜層厚度的減小，薄膜層的阻抗就會(huì)隨著增大，這會(huì)減小器件的電流驅(qū)動(dòng)能力。若是通過(guò)減小源漏區(qū)的掩埋層來(lái)增大源漏區(qū)的膜厚，又會(huì)引起源漏與襯底之間寄生電容的增大。因此，隨著器件集成電路集成度的增大，在器件的尺寸越來(lái)越小的前提下，如何減小源漏導(dǎo)通電阻和寄生電容成為一個(gè)日趨重要的問(wèn)題。絕緣體上硅即SOI電路具有高速、低功耗等優(yōu)點(diǎn)，與體硅技術(shù)相比，SOI技術(shù)在抗輻照方面特別是抗單粒子效應(yīng)、抗瞬態(tài)輻照和抗中子輻照等方面具有獨(dú)特的優(yōu)勢(shì)，因此SOI器件和電路在航天、航空、核能利用等領(lǐng)域有著廣泛的應(yīng)用，備受人們重視。但是由于SOI襯底的存在，其固有的一層較厚的埋氧層受到空間輻照源的輻射會(huì)俘獲空穴，導(dǎo)致背柵晶體管導(dǎo)通，引起關(guān)態(tài)電流增加，增大功耗，同時(shí)也會(huì)影響前閾值電壓等，影響了 SOI器件的抗總劑量輻照水平。因此，SOI器件在抗總劑量輻照方面，與體硅器件相比沒(méi)有優(yōu)越性，SOI器件電路的抗總劑量輻照的加固也是一項(xiàng)非常具有挑戰(zhàn)性的工作。針對(duì)此問(wèn)題，已經(jīng)有人提出通過(guò)改變?cè)绰﹨^(qū)結(jié)構(gòu)，在源漏區(qū)與埋氧層之間增加一層與源或漏相反摻雜的摻雜層，隔斷總劑量輻照下的背柵寄生導(dǎo)電溝道，增強(qiáng)器件的抗輻照能力。此方法結(jié)構(gòu)稍顯復(fù)雜，且需不斷改變?cè)绰┑膿诫s濃度等，在實(shí)現(xiàn)中難度較大。對(duì)此，另有專(zhuān)利提出，通過(guò)設(shè)計(jì)“L”型的埋氧層來(lái)隔斷背柵導(dǎo)電溝道，在器件的物理結(jié)構(gòu)層次上來(lái)達(dá)到增強(qiáng)器件抗輻照的能力。但此器件的實(shí)現(xiàn)工藝中有許多刻蝕步驟，繁瑣且增加設(shè)計(jì)成本，且未能解決源漏導(dǎo)通電阻和寄生電容的改善問(wèn)題，仍需改進(jìn)。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種采用選擇外延生長(zhǎng)和橫向刻蝕技術(shù)提高器件材料質(zhì)量、減小閂鎖效應(yīng)、簡(jiǎn)化工藝步驟的降低部分SOI PD (全耗盡)MOSFET接觸電阻和寄生電容的方法。
本發(fā)明的目的是這樣實(shí)現(xiàn)的降低SOI PD MOSFET接觸電阻和寄生電容的方法包括以下步驟①.在娃襯底I上外延生長(zhǎng)一 SiGe層2,并對(duì)中間的一段進(jìn)行刻蝕,露出娃襯底I ;②.在SiGe層2和露出的襯底上方生長(zhǎng)外延娃層3,并對(duì)該外延娃層3進(jìn)行機(jī)械拋光；③.在外延硅層3上方生長(zhǎng)柵氧層6，在柵氧層6上淀積多晶硅柵材料，刻蝕形成柵電極7圖形，并以柵電極7為掩膜，刻蝕柵氧層6，使兩側(cè)未摻雜的外延硅層3露出，并對(duì)兩側(cè)的外延硅層3進(jìn)行N型輕摻雜；④.淀積氮化硅介質(zhì)層，回刻后在柵電極7及柵氧層6兩側(cè)形成柵側(cè)墻8 ； ⑤.離子注入柵側(cè)墻8兩側(cè)的外延層5，使其N(xiāo)+重?fù)诫s，而柵側(cè)墻8下方的N型外延層4保持N型輕摻雜；⑥.在源漏區(qū)上方再次外延生長(zhǎng)硅層9，拋光后使硅層9的上表面低于柵電極7的頂層，并對(duì)硅層9進(jìn)行N+型摻雜，形成N+重?fù)诫s的外延硅層10，并與N+型外延層5以及N型外延層4共同構(gòu)成器件的源漏區(qū)；⑦.對(duì)SiGe層2進(jìn)行橫向選擇性腐蝕，在源漏區(qū)與硅襯底I之間形成空氣溝槽11;⑧.最后進(jìn)入后道工序，包括淀積鈍化層、開(kāi)接觸孔以及金屬化，即可制得該器件。本發(fā)明方法的優(yōu)點(diǎn)在于本發(fā)明的結(jié)構(gòu)形成方法，采用了外延生長(zhǎng)技術(shù)進(jìn)行有源區(qū)和加厚源漏區(qū)材料的生長(zhǎng)，簡(jiǎn)化了不斷淀積生長(zhǎng)的繁瑣步驟，減小了器件的接觸電阻；步驟中采用SiGe材料，SiGe埋層結(jié)構(gòu)較鍺注入源復(fù)合中心技術(shù)來(lái)說(shuō)不存在注入損傷的影響，所生長(zhǎng)的外延層質(zhì)量也得到了提高；對(duì)SiGe埋層的結(jié)構(gòu)采用了橫向刻蝕技術(shù)，形成特殊結(jié)構(gòu)，減小了器件的寄生電容，步驟簡(jiǎn)單，不影響器件的結(jié)構(gòu)性能。


圖I在SiGe及露出的襯底上生長(zhǎng)外延硅層的工藝步驟圖；圖2在外延層上生長(zhǎng)柵氧、淀積柵電極、生長(zhǎng)柵側(cè)墻并完成兩側(cè)外延層摻雜的工藝步驟圖；圖3在兩側(cè)重?fù)诫s的外延層上生長(zhǎng)新的外延層的工藝步驟圖；圖4對(duì)新外延層進(jìn)行重?fù)诫s并對(duì)SiGe進(jìn)行橫向腐蝕的工藝步驟具體實(shí)施例方式下面結(jié)合附圖舉例對(duì)本發(fā)明做更詳細(xì)的描述結(jié)合圖I-圖4對(duì)本發(fā)明N型場(chǎng)效應(yīng)晶體管制備方法和工藝流程作進(jìn)一步詳細(xì)描述。I在娃襯底I上外延生長(zhǎng)一層SiGe層2,并選定中間一段進(jìn)行刻蝕,露出娃襯底I ;SiGe層2的主要作用是降低空穴電流的體-源勢(shì)壘，從而通過(guò)增加體區(qū)空穴電流的泄放來(lái)抑制浮體效應(yīng)，SiGe層2結(jié)構(gòu)較鍺注入源復(fù)合中心技術(shù)來(lái)說(shuō)不存在注入損傷的影響，但需要采用外延工藝；此處形成了隔斷的掩埋層，阻止了背溝道的導(dǎo)通；2在SiGe層2和露出的襯底上方外延生長(zhǎng)娃層3,并對(duì)其進(jìn)行機(jī)械拋光,為制作器件的有源區(qū)做準(zhǔn)備；本發(fā)明提出對(duì)SiGe層2進(jìn)行刻蝕，使得外延硅層3與硅襯底I形成體接觸，消除了 Kink效應(yīng)，且有利于器件的散熱，同時(shí)截?cái)嗟穆裱鯇邮沟闷骷诳倓┝枯椪障乱种屏吮硿系缹?dǎo)電溝道，增強(qiáng)了器件的抗總劑量輻照能力。3在外延硅層3上生長(zhǎng)柵氧層6，并選定柵極位置，在柵氧層6上淀積多晶硅柵材料，刻蝕形成柵圖形7 ;以柵電極7為掩膜刻蝕柵氧層6，使兩側(cè)未摻雜的外延硅層3露出，并對(duì)其進(jìn)行N型輕摻雜；4淀積氮化硅介質(zhì)層，回刻后在柵電極7及柵氧層6兩側(cè)形成柵側(cè)墻8 ；5離子注入柵側(cè)墻8兩側(cè)的外延硅層5，對(duì)其N(xiāo)+重?fù)诫s，形成N+重?fù)诫s的5和N型·輕摻雜的4組成的源漏區(qū)，輕摻雜的N型外延層4位于柵側(cè)墻8的下方；6在重?fù)诫s源漏區(qū)5上方再次生長(zhǎng)硅層9，拋光后其上表面低于柵電極7頂層，并對(duì)其進(jìn)行N+型重?fù)诫s，摻雜濃度同下方源漏區(qū)的重?fù)诫s濃度，則該重?fù)诫s的外延硅層10和下方的重?fù)诫s外延層5部分合并，相當(dāng)于對(duì)外延層5進(jìn)行加厚，形成新的源漏區(qū)結(jié)構(gòu)，新的源漏區(qū)膜厚增大，減小了器件的接觸電阻； 7選用對(duì)SiGe材料有高選擇性的腐蝕劑對(duì)襯底上方兩側(cè)的橫向SiGe層2進(jìn)行橫向腐蝕，完全腐蝕后在源漏區(qū)與硅襯底I之間形成空氣溝槽11，由于空氣溝槽已挖空，空氣的介電常數(shù)較其他介質(zhì)材料相比很小，降低了源漏與襯底之間的寄生電容；8最后進(jìn)入器件制作的常規(guī)后道工序，包括淀積鈍化層、開(kāi)接觸孔及金屬化，即可制得上述器件。本發(fā)明采用選擇外延生長(zhǎng)技術(shù)進(jìn)行外延硅層3和N+重?fù)诫s的外延硅層10的生長(zhǎng)，提高了器件材料質(zhì)量，解決了傳統(tǒng)工藝中采用半導(dǎo)體硅層淀積方法生長(zhǎng)易形成閂鎖效應(yīng)的缺陷。上述為本發(fā)明特舉之實(shí)施例，并非用以限定本發(fā)明。本發(fā)明提供降低源漏導(dǎo)通電阻、寄生電容并抗輻照的器件，其制作工藝同樣適用于普通超結(jié)結(jié)構(gòu)器件以及它們的變體。在不脫離本發(fā)明的實(shí)質(zhì)和范圍內(nèi)，可做些許的調(diào)整和優(yōu)化，本發(fā)明的保護(hù)范圍以權(quán)利要求為準(zhǔn)。
權(quán)利要求
1.一種降低SOI PD MOSFET接觸電阻和寄生電容的方法，其特征在于包括以下步驟 ①.在娃襯底(I)上外延生長(zhǎng)一SiGe層(2),并對(duì)中間的一段進(jìn)行刻蝕,露出娃襯底(I); ②.在SiGe層(2)和露出的襯底上方生長(zhǎng)外延娃層(3),并對(duì)該外延娃層(3)進(jìn)行機(jī)械拋光； ③.在外延硅層(3)上方生長(zhǎng)柵氧層(6)，在柵氧層(6)上淀積多晶硅柵材料，刻蝕形成柵電極(7)圖形，并以柵電極(7)為掩膜，刻蝕柵氧層(6)，使兩側(cè)未摻雜的外延硅層(3)露出，并對(duì)兩側(cè)的外延硅層(3)進(jìn)行N型輕摻雜； ④.淀積氮化硅介質(zhì)層，回刻后在柵電極(7)及柵氧層(6)兩側(cè)形成柵側(cè)墻(8)； ⑤.離子注入柵側(cè)墻(8)兩側(cè)的外延層(5)，使其N(xiāo)+重?fù)诫s，而柵側(cè)墻(8)下方的外N型外延層(4)保持N型輕摻雜； ⑥.在源漏區(qū)上方再次外延生長(zhǎng)硅層(9)，拋光后使硅層(9)的上表面低于柵電極(7)的頂層，并對(duì)硅層(9)進(jìn)行N+型摻雜，形成N+重?fù)诫s的外延硅層(10)，并與N+型外延層(5)以及N型外延層(4)共同構(gòu)成器件的源漏區(qū)； ⑦.對(duì)SiGe層(2)進(jìn)行橫向選擇性腐蝕，在源漏區(qū)與硅襯底(I)之間形成空氣溝槽(II)； ⑧.最后進(jìn)入后道工序，包括淀積鈍化層、開(kāi)接觸孔以及金屬化，即可制得該器件。
全文摘要
本發(fā)明提供的是降低SOI PD MOSFET接觸電阻和寄生電容的方法。包括在硅襯底1上外延生長(zhǎng)SiGe層2，對(duì)中間的一段進(jìn)行刻蝕，露出硅襯底1并生長(zhǎng)外延硅層3；在外延硅層3上生長(zhǎng)柵氧層6，在柵氧層6上淀積多晶硅柵材料，刻蝕形成柵電極7圖形，淀積氮化硅介質(zhì)層，回刻后形成柵側(cè)墻8；在源漏區(qū)上方再生長(zhǎng)硅層9，并形成N+重?fù)诫s的外延硅層10；對(duì)SiGe層2進(jìn)行橫向選擇性腐蝕，在源漏區(qū)與硅襯底1之間形成空氣溝槽11；本發(fā)明本提供一種選擇外延生長(zhǎng)和橫向刻蝕技術(shù)提高器件材料質(zhì)量、減小閂鎖效應(yīng)、簡(jiǎn)化工藝步驟的降低SOI PD MOSFET接觸電阻和寄生電容的方法。
文檔編號(hào)H01L21/336GK102903641SQ201210414960
公開(kāi)日2013年1月30日 申請(qǐng)日期2012年10月26日 優(yōu)先權(quán)日2012年10月26日
發(fā)明者王穎, 賀曉雯, 曹菲, 邵雷 申請(qǐng)人:哈爾濱工程大學(xué)