專利名稱：一種三多晶SOI SiGe HBT平面集成器件及制備方法
技術領域：
本發(fā)明屬于半導體集成電路領域，尤其涉及一種三多晶SOI SiGe HBT集成器件及制備方法。
背景技術：
集成電路是信息社會經濟發(fā)展的基石和核心。正如美國工程技術界最近評出20世紀世界20項最偉大工程技術成就中第五項電子技術時提到，“從真空管到半導體、集成電路，已成為當代各行業(yè)智能工作的基石。”集成電路時最能體現(xiàn)知識經濟特征的典型產品之一。目前，以集成電路為基礎的電子信息產業(yè)已成為世界第一大產業(yè)。隨著集成電路技術的 發(fā)展，整機和元件之間的明確界限被突破，集成電路不僅成為現(xiàn)代產業(yè)和科學技術的基礎，而且正創(chuàng)造著信息時代的硅文化。由于Si材料的優(yōu)良特性，特別是能方便地形成極其有用的絕緣膜——SiO2膜和Si3N4膜，從而能夠利用Si材料實現(xiàn)最廉價的集成電路工藝，發(fā)展至今，全世界數以萬億美元的設備和技術投入，已使Si基工藝形成了非常強大的產業(yè)能力。同時，長期的科研投入也使人們對Si及其工藝的了解，達到十分深入、透徹的地步，因此在集成電路產業(yè)中，Si技術是主流技術，Si集成電路產品是主流產品，占集成電路產業(yè)的90%以上。在Si集成電路中以雙極晶體管作為基本結構單元的模擬集成電路在電子系統(tǒng)中占據著重要的地位，隨著Si技術的發(fā)展，Si雙極晶體管的性能也獲得了大幅的提高。但是到了上世紀90年代，Si雙極晶體管由于電壓、基區(qū)寬度、功率密度等原因的限制，不能再按工業(yè)界普遍采用的等比例縮小的方法來提高器件與集成電路的性能，嚴重地制約了 |吳擬集成電路和以其為基礎的電子系統(tǒng)性能的進一步提聞。為了進一步提高器件及集成電路的性能，研究人員借助新型的半導體材料如GaAs, InP等，以獲得適于無線移動通信發(fā)展的高速器件及集成電路。盡管GaAs和InP基化合物器件頻率特性優(yōu)越，但其制備工藝比Si工藝復雜、成本高，大直徑單晶制備困難、機械強度低，散熱性能不好，與Si工藝難兼容以及缺乏像SiO2那樣的鈍化層等因素限制了它的廣泛應用和發(fā)展。

發(fā)明內容
本發(fā)明的目的在于提供一種三多晶SOI SiGe HBT集成器件及制備方法，旨在解決盡管GaAs和InP基化合物器件頻率特性優(yōu)越，但其制備工藝比Si工藝復雜、成本高，大直徑單晶制備困難、機械強度低，散熱性能不好，與Si工藝難兼容以及缺乏像SiO2那樣的鈍化層等因素限制了它的廣泛應用和發(fā)展的問題。本發(fā)明的目的在于提供一種三多晶SOI SiGe HBT集成器件，所述集成器件制備在SOI襯底上。進一步、所述集成器件基區(qū)為應變SiGe材料。進一步、所述集成器件為平面結構。
進一步、所述集成器件發(fā)射極、基極和集電極都采用多晶硅接觸。本發(fā)明的另一目的在于提供一種三多晶SOI SiGe HBT集成器件的制備方法，所述制備方法包括如下步驟第一步、選取氧化層厚度為150 400nm，上層Si厚度為100 150nm，N型摻雜濃度為IXIO16 I X IO17CnT3的SOI襯底片；第二步、利用化學汽相淀積(CVD)的方法，在600 750°C，在襯底上生長四層材料第一層是Si外延層，厚度為50 lOOnm，N型摻雜，摻雜濃度為IXlO16- I X IO1W,作為集電區(qū)；第二層是SiGe層，Ge組分為15 25%，厚度為20 60nm，P型摻雜，摻雜濃度為5 X IO18 5 X 1019cnT3，作為基區(qū)；第三層是未摻雜的本征Si層，厚度為10 20nm ;第四層是未摻雜的本征Poly-Si層，厚度為200 300nm，作為基區(qū)、集電區(qū)和發(fā)射區(qū)；第三步、利用化學汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚 度為200 300nm的SiO2層和一層厚度為100 200nm的SiN層；光刻器件間淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為750 1200nm的淺槽，利用化學汽相淀積(CVD)方法，在600 800°C，在淺槽內填充SiO2 ；第四步、用濕法刻蝕掉表面的SiO2和SiN層，再利用化學汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為200 300nm的SiO2層和一層厚度為100 200nm的SiN層；光刻集電區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為180 300nm的淺槽，利用化學汽相淀積(CVD)方法，在600 800°C，在淺槽內填充SiO2 ;第五步、用濕法刻蝕掉表面的SiO2和SiN層，再利用化學汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為200 300nm的SiO2層和一層厚度為100 200nm的SiN層；光刻基區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為215— 325nm的淺槽，利用化學汽相淀積(CVD)方法，在600 800°C，在淺槽內填充SiO2 ;第六步、用濕法刻蝕掉表面的SiO2和SiN層，利用化學汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為300 500nm的SiO2層；光刻集電極區(qū)域，對該區(qū)域進行N型雜質注入，使集電極接觸區(qū)摻雜濃度為I父1019 1父102°(^_3，形成集電極接觸區(qū)域；第七步、光刻基極區(qū)域，對該區(qū)域進行P型雜質注入，使基極接觸區(qū)摻雜濃度為I X IO19 I X IO2ciCnT3,形成基極接觸區(qū)域；第八步、光刻發(fā)射區(qū)域，對該區(qū)域進行N型雜質注入，使該區(qū)域摻雜濃度為
IX IO17 5 X IO17Cm-3,形成發(fā)射區(qū)，再利用低能量、大劑量離子注入，對該發(fā)射區(qū)進行N型雜質注入,使發(fā)射區(qū)上半部分摻雜濃度達到5X IO19 5X 102°cnT3，形成發(fā)射極接觸區(qū)，并對襯底在950 1100°C溫度下，退火15 120s，進行雜質激活；第九步、用濕法刻蝕掉表面的SiO2,再利用化學汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為300 500nm的SiO2層；光刻發(fā)射極、基極和集電極引線孔，形成SiGe HBT器件；第十步、在襯底表面派射金屬鈦(Ti),合金形成娃化物；第十一步、濺射金屬，光刻引線，形成發(fā)射極、基極和集電極金屬引線，構成基區(qū)厚度為20 60nm，集電區(qū)厚度為150 250nm的SOI SiGe HBT集成器件。進一步、所述基區(qū)厚度根據第二步生長SiGe的厚度來確定，取20 60nm。
進一步、所述集電區(qū)厚度根據第一步SOI上層Si厚度和第二步生長的Si外延層的厚度來決定，取150 250nm。進一步、該制備方法中所涉及的最高溫度根據第二、三、四、五、六和第九步中的化學汽相淀積(CVD)工藝溫度決定，最高溫度小于等于800°C。本發(fā)明的另一目的在于提供一種三多晶SiGe HBT集成電路的制備方法，該制備方法包括如下步驟步驟I,外延材料制備步驟(Ia)選取SOI襯底片，該襯底下層支撐材料I為Si，中間層2為SiO2，厚度為150nm,上層材料為摻雜濃度為I X IO16CnT3的N型Si，厚度為IOOnm ；(Ib)利用化學汽相淀積(CVD)的方法，在600°C，在上層Si材料上生長一層厚度為50nm的N型外延Si層，作為集電區(qū)，該層摻雜濃度為I X IO16CnT3 ； (Ic)利用化學汽相淀積(CVD)的方法，在600°C，在襯底上生長一層厚度為20nm的SiGe層，作為基區(qū)，該層Ge組分為15%，摻雜濃度為5 X IO18CnT3 ；(Id)利用化學汽相淀積(CVD)的方法，在600°C，在襯底上生長一層厚度IOnm的未摻雜的本征Si層；(Ie)利用化學汽相淀積(CVD)的方法，在600°C，在襯底上生長一層厚度200nm的未摻雜的本征Poly-Si層；步驟2，器件淺槽隔離制備步驟(2a)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm 的 SiO2 層；(2b)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm 的 SiN 層；(2c)光刻器件間淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為750nm的淺槽；(2d)利用化學汽相淀積(CVD)方法，在600°C，在淺槽內填充SiO2,形成器件淺槽隔離；步驟3，集電極淺槽隔離制備步驟(3a)用濕法刻蝕掉表面的SiO2和SiN層；(3b)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm 的 SiO2 層；(3c)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm 的 SiN 層；(3d)光刻集電區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為ISOnm的淺槽；(3e)利用化學汽相淀積(CVD)方法，在600°C，在淺槽內填充SiO2，形成集電極淺槽隔離；步驟4，基極淺槽隔離制備步驟(4a)用濕法刻蝕掉表面的SiO2和SiN層；(4b)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm 的 SiO2 層；(4c)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm 的 SiN 層；(4d)光刻基區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為215nm的淺槽；(4e)利用化學汽相淀積(CVD)方法，在600°C，在淺槽內填充SiO2，形成基極淺槽隔離；步驟5，集電極、基極和發(fā)射極制備步驟(5a)用濕法刻蝕掉表面的SiO2和SiN層；(5b)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為300nm 的 SiO2 層； (5c)光刻集電極區(qū)域，對該區(qū)域進行N型雜質注入，使集電極接觸區(qū)摻雜濃度為I X IO19CnT3,形成集電極；(5d)光刻基極區(qū)域，對該區(qū)域進行P型雜質注入，使基接觸區(qū)摻雜濃度為I X IO19CnT3,形成基極；(5e)光刻發(fā)射區(qū)，對該區(qū)域進行N型雜質注入，使發(fā)射極接觸區(qū)摻雜濃度為I X IO17CnT3,形成發(fā)射區(qū)；(5f)利用低能量、大劑量離子注入，對該發(fā)射區(qū)進行N型雜質注入，使發(fā)射區(qū)上半部分摻雜濃度達到5 X IO19cnT3，形成發(fā)射極接觸區(qū)；(5g)對襯底在950°C溫度下，退火120s，進行雜質激活；步驟6，引線制備步驟(6a)用濕法刻蝕掉表面的SiO2層；(6b)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為300nm 的 SiO2 層；(6c)光刻發(fā)射極、基極和集電極引線孔，形成HBT器件；(6d)在襯底表面派射金屬鈦(Ti),合金形成娃化物；(6e)濺射金屬，光刻引線，形成發(fā)射極、基極和集電極金屬引線，構成基區(qū)厚度為20nm，集電區(qū)厚度為150nm的SOI SiGe HBT集成電路。本發(fā)明具有如下優(yōu)點I.本發(fā)明制備的三多晶SOI SiGe HBT集成器件的集電區(qū)厚度較傳統(tǒng)器件薄，因此，該器件存在集電區(qū)橫向擴展效應，并能夠在集電區(qū)形成二維電場，從而提高了該器件的反向擊穿電壓和Early電壓，在相同的擊穿特性下，具有比傳統(tǒng)器件更優(yōu)異的特征頻率；2.本發(fā)明制備的三多晶SOI SiGe HBT集成器件，發(fā)射極、基極和集電極全部采用多晶，多晶可以部分制作在氧化層上面，極大減小了發(fā)射區(qū)、基區(qū)和集電區(qū)的面積，從而減小器件尺寸，提高器件性能；3.由于本發(fā)明所提出的工藝方法與現(xiàn)有集成電路加工工藝兼容，并可應用于BiCMOS集成器件及電路制造當中，因此，可以在資金和設備投入很小的情況下，大幅提高集成電路的性能；4.本發(fā)明制備三多晶SOI SiGe HBT集成器件過程中涉及的最高溫度為800°C，低于引起應變SiGe弛豫的工藝溫度，因此該制備方法能有效地保持應變SiGe的特性，提高器件與集成電路的性能。


圖I是本發(fā)明提供的一種三多晶SOI SiGe HBT集成器件及電路的制備方法的實現(xiàn)流程圖。圖2是用本發(fā)明提供的一種三多晶SOI SiGe HBT集成器件及電路制備的過程示意圖。
具體實施例方式為了使本發(fā)明的目的、技術方案及優(yōu)點更加清楚明白，以下結合附圖及實施例，對本發(fā)明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。 本發(fā)明實施例提供了一種三多晶SOI SiGe HBT集成器件，集成器件制備在SOI襯底上。作為本發(fā)明實施例的一優(yōu)選方案，集成器件基區(qū)為應變SiGe材料。作為本發(fā)明實施例的一優(yōu)選方案，集成器件為全平面結構。作為本發(fā)明實施例的一優(yōu)選方案，集成器件發(fā)射極、基極和集電極都采用多晶硅接觸。以下參照附圖I和附圖2，對本發(fā)明三多晶SOI SiGe HBT平面集成器件及電路制備的工藝流程作進一步詳細描述。實施例I :制備基區(qū)厚度為20nm的三多晶SOI SiGe HBT平面集成器件及電路方法，具體步驟如下步驟I，外延材料制備，如圖2 (a)所示。(Ia)選取SOI襯底片，該襯底下層支撐材料I為Si，中間層2為SiO2，厚度為150nm,上層材料3為摻雜濃度為I X IO16CnT3的N型Si，厚度為IOOnm ；(Ib)利用化學汽相淀積(CVD)的方法，在600°C，在上層Si材料上生長一層厚度為50nm的N型外延Si層4，作為集電區(qū)，該層摻雜濃度為I X IO16CnT3 ；(Ic)利用化學汽相淀積(CVD)的方法，在600°C，在襯底上生長一層厚度為20nm的SiGe層5，作為基區(qū)，該層Ge組分為15%，摻雜濃度為5 X IO18CnT3 ；(Id)利用化學汽相淀積(CVD)的方法，在600°C，在襯底上生長一層厚度IOnm的未摻雜的本征Si層6 ;(Ie)利用化學汽相淀積(CVD)的方法，在600°C，在襯底上生長一層厚度200nm的未摻雜的本征Poly-Si層7。步驟2，器件淺槽隔離制備，如圖2 (b)所示。(2a)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm 的 SiO2 層 8 ；(2b)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm 的 SiN 層 9 ;(2c)光刻器件間淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為750nm的淺槽；(2d)利用化學汽相淀積(CVD)方法，在600°C，在淺槽內填充SiO2，形成器件淺槽隔離10。步驟3，集電極淺槽隔離制備，如圖2 (C)所示。(3a)用濕法刻蝕掉表面的SiO2和SiN層；(3b)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm 的 SiO2 層 11 ;(3c)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm 的 SiN 層 12 ；(3d)光刻集電區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為ISOnm的淺 槽；(3e)利用化學汽相淀積(CVD)方法，在600°C，在淺槽內填充SiO2，形成集電極淺槽隔離13。步驟4，基極淺槽隔離制備，如圖2 (d)所示。(4a)用濕法刻蝕掉表面的SiO2和SiN層；(4b)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm 的 SiO2 層 14 ；(4c)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm 的 SiN 層 15 ；(4d)光刻基區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為215nm的淺槽；(4e)利用化學汽相淀積(CVD)方法，在600°C，在淺槽內填充SiO2，形成基極淺槽隔離16。步驟5，集電極、基極和發(fā)射極制備，如圖2 (e)所示。(5a)用濕法刻蝕掉表面的SiO2和SiN層；(5b)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為300nm 的 SiO2 層 17 ；(5c)光刻集電極區(qū)域，對該區(qū)域進行N型雜質注入，使集電極接觸區(qū)摻雜濃度為I X IO19CnT3,形成集電極18 ；(5d)光刻基極區(qū)域，對該區(qū)域進行P型雜質注入，使基接觸區(qū)摻雜濃度為I X IO19CnT3,形成基極 19 ；(5e)光刻發(fā)射區(qū)，對該區(qū)域進行N型雜質注入，使發(fā)射極接觸區(qū)摻雜濃度為I X IO17CnT3,形成發(fā)射區(qū)；(5f)利用低能量、大劑量離子注入，對該發(fā)射區(qū)進行N型雜質注入，使發(fā)射區(qū)上半部分摻雜濃度達到5X 1019cm_3，形成發(fā)射極接觸區(qū)20 ；(5g)對襯底在950°C溫度下，退火120s，進行激活雜質。步驟6，引線制備，如圖2 (f)所示。(6a)用濕法刻蝕掉表面的SiO2層；(6b)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為300nm 的 SiO2 層 21 ;
(6c)光刻發(fā)射極、基極和集電極引線孔，形成HBT器件22 ；(6d)在襯底表面派射金屬鈦(Ti),合金形成娃化物；(6e)濺射金屬，光刻引線，形成發(fā)射極23、基極24和集電極25金屬引線，構成基區(qū)厚度為20nm，集電區(qū)厚度為150nm的SOI SiGe HBT集成電路。實施例2:制備基區(qū)厚度為40nm的三多晶SOI SiGe HBT平面集成器件及電路方法，具體步驟如下步驟I,外延材料制備,如圖2 (a)所示。(Ia)選取SOI襯底片，該襯底下層支撐材料I為Si，中間層2為SiO2，厚度為300nm,上層材料3為摻雜濃度為5X IO16CnT3的N型Si，厚度為120nm ；(Ib)利用化學汽相淀積(CVD)的方法，在700°C，在上層Si材料上生長一層厚度·為80nm的N型外延Si層4，作為集電區(qū)，該層摻雜濃度為5 X IO16CnT3 ；(Ic)利用化學汽相淀積(CVD)的方法，在700°C，在襯底上生長一層厚度為40nm的SiGe層5，作為基區(qū)，該層Ge組分為20%，摻雜濃度為IX 1019cm_3 ；(Id)利用化學汽相淀積(CVD)的方法，在700°C，在襯底上生長一層厚度15nm的未摻雜的本征Si層6 ;(Ie)利用化學汽相淀積(CVD)的方法，在700°C，在襯底上生長一層厚度240nm的未摻雜的本征Poly-Si層7。步驟2，器件淺槽隔離制備，如圖2 (b)所示。(2a)利用化學汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層厚度為240nm 的 SiO2 層 8 ；(2b)利用化學汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層厚度為150nm 的 SiN 層 9 ;(2c)光刻器件間淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為IOOOnm的淺槽；(2d)利用化學汽相淀積(CVD)方法，在700°C，在淺槽內填充SiO2，形成器件淺槽隔離10。步驟3，集電極淺槽隔離制備，如圖2 (C)所示。(3a)用濕法刻蝕掉表面的SiO2和SiN層；(3b)利用化學汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層厚度為240nm 的 SiO2 層 11 ;(3c)利用化學汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層厚度為150nm 的 SiN 層 12 ；(3d)光刻集電區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為240nm的淺槽；(3e)利用化學汽相淀積(CVD)方法，在700°C，在淺槽內填充SiO2，形成集電極淺槽隔離13。步驟4，基極淺槽隔離制備，如圖2 (d)所示。(4a)用濕法刻蝕掉表面的SiO2和SiN層；(4b)利用化學汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層厚度為240nm 的 SiO2 層 14 ；(4c)利用化學汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層厚度為150nm 的 SiN 層 15 ；(4d)光刻基區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為260nm的淺槽；(4e)利用化學汽相淀積(CVD)方法，在700°C，在淺槽內填充SiO2，形成基極淺槽隔離16。步驟5，集電極、基極和發(fā)射極制備，如圖2 (e)所示。(5a)用濕法刻蝕掉表面的SiO2和SiN層；(5b)利用化學汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層厚度為 400nm 的 SiO2 層 17 ； (5c)光刻集電極區(qū)域，對該區(qū)域進行N型雜質注入，使集電極接觸區(qū)摻雜濃度為5 X IO19CnT3,形成集電極18 ；(5d)光刻基極區(qū)域，對該區(qū)域進行P型雜質注入，使基接觸區(qū)摻雜濃度為5 X IO19CnT3,形成基極 19 ；(5e)光刻發(fā)射區(qū)，對該區(qū)域進行N型雜質注入，使發(fā)射極接觸區(qū)摻雜濃度為3 X IO17CnT3,形成發(fā)射區(qū)；(5f)利用低能量、大劑量離子注入，對該發(fā)射區(qū)進行N型雜質注入，使發(fā)射區(qū)上半部分摻雜濃度達到lX102°cm_3，形成發(fā)射極接觸區(qū)20 ；(5g)對對襯底在1000°C溫度下，退火60s，進行激活雜質。步驟6，引線制備，如圖2 (f)所示。(6a)用濕法刻蝕掉表面的SiO2層；(6b)利用化學汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層厚度為400nm 的 SiO2 層 21 ;(6c)光刻發(fā)射極、基極和集電極引線孔，形成HBT器件22 ；(6d)在襯底表面派射金屬鈦(Ti),合金形成娃化物；(6e)濺射金屬，光刻引線，形成發(fā)射極23、基極24和集電極25金屬引線，構成基區(qū)厚度為40nm，集電區(qū)厚度為200nm的SOI SiGe HBT集成電路。實施例3:制備基區(qū)厚度為60nm的三多晶SOI SiGe HBT平面集成器件及電路方法，具體步驟如下步驟1，外延材料制備，如圖2 (a)所示。(Ia)選取SOI襯底片，該襯底下層支撐材料I為Si，中間層2為SiO2，厚度為400nm,上層材料3為摻雜濃度為I X IO17CnT3的N型Si，厚度為150nm ；(Ib)利用化學汽相淀積(CVD)的方法，在750°C，在上層Si材料上生長一層厚度為IOOnm的N型外延Si層4，作為集電區(qū)，該層摻雜濃度為I X 1017cm_3 ；(Ic)利用化學汽相淀積(CVD)的方法，在750°C，在襯底上生長一層厚度為60nm的SiGe層5，作為基區(qū)，該層Ge組分為25%，摻雜濃度為5X 1019cm_3 ；(Id)利用化學汽相淀積(CVD)的方法，在750°C，在襯底上生長一層厚度20nm的未摻雜的本征Si層6 ;(Ie)利用化學汽相淀積(CVD)的方法，在750°C，在襯底上生長一層厚度300nm的未摻雜的本征Poly-Si層7。步驟2，器件淺槽隔離制備，如圖2 (b)所示。(2a)利用化學汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層厚度為300nm 的 SiO2 層 8 ；(2b)利用化學汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層厚度為200nm 的 SiN 層 9 ;(2c)光刻器件間淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為1200nm的淺槽；(2d)利用化學汽相淀積(CVD)方法，在800°C，在淺槽內填充SiO2，形成器件淺槽隔離10。 步驟3，集電極淺槽隔離制備，如圖2 (C)所示。(3a)用濕法刻蝕掉表面的SiO2和SiN層；(3b)利用化學汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層厚度為300nm 的 SiO2 層 11 ;(3c)利用化學汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層厚度為200nm 的 SiN 層 12 ；(3d)光刻集電區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為300nm的淺槽；(3e)利用化學汽相淀積(CVD)方法，在800°C，在淺槽內填充SiO2，形成集電極淺槽隔離13。步驟4，基極淺槽隔離制備，如圖2 (d)所示。(4a)用濕法刻蝕掉表面的SiO2和SiN層；(4b)利用化學汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層厚度為300nm 的 SiO2 層 14 ；(4c)利用化學汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層厚度為200nm 的 SiN 層 15 ；(4d)光刻基區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為325nm的淺槽；(4e)利用化學汽相淀積(CVD)方法，在800°C，在淺槽內填充SiO2，形成基極淺槽隔離16。步驟5，集電極、基極和發(fā)射極制備，如圖2 (e)所示。(5a)用濕法刻蝕掉表面的SiO2和SiN層；(5b)利用化學汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層厚度為500nm 的 SiO2 層 17 ；(5c)光刻集電極區(qū)域，對該區(qū)域進行N型雜質注入，使集電極接觸區(qū)摻雜濃度為I X IO20CnT3,形成集電極18 ；(5d)光刻基極區(qū)域，對該區(qū)域進行P型雜質注入，使基接觸區(qū)摻雜濃度為I X IO20CnT3,形成基極 19 ；(5e)光刻發(fā)射區(qū)，對該區(qū)域進行N型雜質注入，使發(fā)射極接觸區(qū)摻雜濃度為5 X IO17CnT3,形成發(fā)射區(qū)；
(5f)利用低能量、大劑量離子注入，對該發(fā)射區(qū)進行N型雜質注入，使發(fā)射區(qū)上半部分摻雜濃度達到5X 102°cm_3，形成發(fā)射極接觸區(qū)20 ；(5g)對襯底在1100°C溫度下，退火15s，進行激活雜質。步驟6，引線制備，如圖2 (f)所示。(6a)用濕法刻蝕掉表面的SiO2層；(6b)利用化學汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層厚度為500nm 的 SiO2 層 21 ;(6c)光刻發(fā)射極、基極和集電極引線孔，形成HBT器件22 ； (6d)在襯底表面派射金屬鈦(Ti),合金形成娃化物；(6e)濺射金屬，光刻引線，形成發(fā)射極23、基極24和集電極25金屬引線，構成基區(qū)厚度為60nm，集電區(qū)厚度為250nm的SOI SiGe HBT集成電路。本發(fā)明實施例三多晶SOI SiGe HBT集成器件及制備方法具有如下優(yōu)點I.本發(fā)明實施例制備的三多晶SOI SiGe HBT集成器件的集電區(qū)厚度較傳統(tǒng)器件薄，因此，該器件存在集電區(qū)橫向擴展效應，并能夠在集電區(qū)形成二維電場，從而提高了該器件的反向擊穿電壓和Early電壓，在相同的擊穿特性下，具有比傳統(tǒng)器件更優(yōu)異的特征頻率；2.本發(fā)明實施例制備的三多晶SOI SiGe HBT集成器件，發(fā)射極、基極和集電極全部采用多晶接觸，多晶可以部分制作在氧化層上面，極大減小了發(fā)射結和集電結的面積，從而減小器件尺寸，提高器件性能；3.由于本發(fā)明實施例所提出的工藝方法與現(xiàn)有集成電路加工工藝兼容，并可應用于BiCMOS集成器件及電路制造當中，因此，可以在資金和設備投入很小的情況下，大幅提聞集成電路的性能；4.本發(fā)明實施例制備的三多晶SOI SiGe HBT集成器件過程中涉及的最高溫度為800°C，低于引起應變SiGe弛豫的工藝溫度，因此該制備方法能有效地保持應變SiGe的特性，提聞器件與集成電路的性能。以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發(fā)明的保護范圍之內。
權利要求
1.一種三多晶SOI SiGe HBT集成器件，其特征在于，所述集成器件制備在SOI襯底上。
2.根據權利要求I所述的集成器件，其特征在于，所述集成器件基區(qū)為應變SiGe材料。
3.根據權利要求I所述的集成器件，其特征在于，所述集成器件為平面結構。
4.根據權利要求I所述的集成器件，其特征在于，所述集成器件發(fā)射極、基極和集電極都米用多晶娃接觸。
5.一種三多晶SOI SiGe HBT集成器件的制備方法，其特征在于，所述制備方法包括如下步驟 第一步、選取氧化層厚度為150 400nm，上層Si厚度為100 150nm，N型摻雜濃度為 I X IO16 I X IO17CnT3 的 SOI 襯底片； 第二步、利用化學汽相淀積(CVD)的方法，在600 750°C，在襯底上生長四層材料第一層是Si外延層，厚度為50 lOOnm，N型摻雜，摻雜濃度為I X IO16 I X IO1W,作為集電區(qū)；第二層是SiGe層，Ge組分為15 25%，厚度為20 60nm，P型摻雜，摻雜濃度為5X IO18 5X 1019cnT3，作為基區(qū)；第三層是未摻雜的本征Si層，厚度為10 20nm ;第四層是未摻雜的本征Poly-Si層，厚度為200 300nm，作為基區(qū)、集電區(qū)和發(fā)射區(qū)； 第三步、利用化學汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為200 300nm的5102層和一層厚度為100 200nm的SiN層；光刻器件間淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為750 1200nm的淺槽，利用化學汽相淀積(CVD)方法，在600 800°C，在淺槽內填充SiO2 ； 第四步、用濕法刻蝕掉表面的SiO2和SiN層，再利用化學汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為200 300nm的SiO2層和一層厚度為100 200nm的SiN層；光刻集電區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為180 300nm的淺槽，利用化學汽相淀積(CVD)方法，在600 800°C，在淺槽內填充SiO2 ; 第五步、用濕法刻蝕掉表面的SiO2和SiN層，再利用化學汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為200 300nm的SiO2層和一層厚度為100 200nm的SiN層；光刻基區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為215—325nm的淺槽，利用化學汽相淀積(CVD)方法，在600 800°C，在淺槽內填充SiO2 ;第六步、用濕法刻蝕掉表面的SiO2和SiN層，利用化學汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為300 500nm的SiO2層；光刻集電極區(qū)域，對該區(qū)域進行N型雜質注入，使集電極接觸區(qū)摻雜濃度為IX IO19 IX 102°cnT3，形成集電極接觸區(qū)域；第七步、光刻基極區(qū)域，對該區(qū)域進行P型雜質注入，使基極接觸區(qū)摻雜濃度為I X IO19 I X IO2ciCnT3,形成基極接觸區(qū)域； 第八步、光刻發(fā)射區(qū)域，對該區(qū)域進行N型雜質注入，使該區(qū)域摻雜濃度為I X IO17 5 X IO17Cm-3,形成發(fā)射區(qū)，再利用低能量、大劑量離子注入，對該發(fā)射區(qū)進行N型雜質注入，使發(fā)射區(qū)上半部分摻雜濃度達到5X1019 5X102°cm_3，形成發(fā)射極接觸區(qū)，并對襯底在950 1100°C溫度下，退火15 120s，進行雜質激活； 第九步、用濕法刻蝕掉表面的SiO2，再利用化學汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為300 500nm的SiO2層；光刻發(fā)射極、基極和集電極引線孔，形成SiGe HBT器件； 第十步、在襯底表面濺射金屬鈦(Ti)，合金形成硅化物；第十一步、濺射金屬，光刻引線，形成發(fā)射極、基極和集電極金屬引線，構成基區(qū)厚度為20 60nm，集電區(qū)厚度為150 250nm的SOI SiGe HBT集成器件。
6.根據權利要求5所述的制備方法，其特征在于，所述基區(qū)厚度根據第二步生長SiGe的厚度來確定，取20 60nm。
7.根據權利要求5所述的制備方法，其特征在于，所述集電區(qū)厚度根據第一步SOI上層Si厚度和第二步生長的Si外延層的厚度來決定，取150 250nm。
8.根據權利要求5所述的制備方法，該制備方法中所涉及的最高溫度根據第二、三、四、五、六和第九步中的化學汽相淀積(CVD)工藝溫度決定，最高溫度小于等于800°C。
9.一種三多晶SiGe HBT集成電路的制備方法，其特征在于，該制備方法包括如下步驟 步驟I，外延材料制備步驟 (Ia)選取SOI襯底片，該襯底下層支撐材料I為Si，中間層2為SiO2，厚度為150nm，上層材料為摻雜濃度為I X IO16CnT3的N型Si，厚度為IOOnm ； (Ib)利用化學汽相淀積(CVD)的方法，在600°C，在上層Si材料上生長一層厚度為50nm的N型外延Si層，作為集電區(qū)，該層摻雜濃度為IXlO16cnT3 ； (Ic)利用化學汽相淀積(CVD)的方法，在600°C，在襯底上生長一層厚度為20nm的SiGe層，作為基區(qū)，該層Ge組分為15%，摻雜濃度為5 X IO18CnT3 ； (Id)利用化學汽相淀積(CVD)的方法，在600°C，在襯底上生長一層厚度IOnm的未摻雜的本征Si層； (Ie)利用化學汽相淀積(CVD)的方法，在600°C，在襯底上生長一層厚度200nm的未摻雜的本征Poly-Si層； 步驟2，器件淺槽隔離制備步驟 (2a)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm的SiO2 層； (2b)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm的SiN 層； (2c)光刻器件間淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為750nm的淺槽； (2d)利用化學汽相淀積(CVD)方法，在600°C，在淺槽內填充SiO2，形成器件淺槽隔離； 步驟3，集電極淺槽隔離制備步驟 (3a)用濕法刻蝕掉表面的SiO2和SiN層； (3b)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm的SiO2 層； (3c)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm的SiN 層； (3d)光刻集電區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為ISOnm的淺槽； (3e)利用化學汽相淀積(CVD)方法，在600°C，在淺槽內填充SiO2，形成集電極淺槽隔離； 步驟4，基極淺槽隔離制備步驟 (4a)用濕法刻蝕掉表面的SiO2和SiN層；(4b)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm的SiO2 層； (4c)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm的SiN 層； (4d)光刻基區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為215nm的淺槽； (4e)利用化學汽相淀積(CVD)方法，在600°C，在淺槽內填充SiO2，形成基極淺槽隔離； 步驟5，集電極、基極和發(fā)射極制備步驟 (5a)用濕法刻蝕掉表面的SiO2和SiN層； (5b)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為300nm的SiO2 層； (5c)光刻集電極區(qū)域，對該區(qū)域進行N型雜質注入，使集電極接觸區(qū)摻雜濃度為I X IO19CnT3,形成集電極； (5d)光刻基極區(qū)域，對該區(qū)域進行P型雜質注入，使基接觸區(qū)摻雜濃度為IX 1019cnT3，形成基極； (5e)光刻發(fā)射區(qū)，對該區(qū)域進行N型雜質注入，使發(fā)射極接觸區(qū)摻雜濃度為I X IO17CnT3,形成發(fā)射區(qū)； (5f)利用低能量、大劑量離子注入，對該發(fā)射區(qū)進行N型雜質注入，使發(fā)射區(qū)上半部分摻雜濃度達到5 X IO19cnT3，形成發(fā)射極接觸區(qū)； (5g)對襯底在950°C溫度下，退火120s，進行雜質激活； 步驟6，引線制備步驟 (6a)用濕法刻蝕掉表面的SiO2層； (6b)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為300nm的SiO2 層； (6c)光刻發(fā)射極、基極和集電極引線孔，形成HBT器件； (6d)在襯底表面派射金屬鈦(Ti),合金形成娃化物； (6e)濺射金屬，光刻引線，形成發(fā)射極、基極和集電極金屬引線，構成基區(qū)厚度為20nm，集電區(qū)厚度為150nm的SOI SiGe HBT集成電路。
全文摘要
本發(fā)明適用于半導體集成電路領域，提供了一種三多晶SOI SiGeHBT集成器件及制備方法，在SOI襯底上連續(xù)生長N-Si、P-SiGe、i-Si、i-Poly-Si，淀積介質層，制備淺槽隔離，光刻集電區(qū)淺槽隔離區(qū)域，制備集電區(qū)淺槽隔離，刻蝕并淀積介質層，光刻基區(qū)淺槽隔離區(qū)域，制備基區(qū)淺槽隔離，光刻集電極、磷離子注入，光刻基極、硼離子注入，光刻發(fā)射極、磷離子注入，形成集電極、基極和發(fā)射極接觸區(qū)，最終形成HBT器件，構成基區(qū)厚度為20～60nm的HBT集成電路。本發(fā)明所提出的工藝方法與現(xiàn)有CMOS集成電路加工工藝兼容，在資金和設備投入很小的情況下，能夠制備出基于SOI的BiCMOS集成器件及電路，使現(xiàn)有的模擬和數模混合集成電路性能獲得大幅提高。
文檔編號H01L29/08GK102916040SQ201210244429
公開日2013年2月6日 申請日期2012年7月16日 優(yōu)先權日2012年7月16日
發(fā)明者張鶴鳴, 周春宇, 宋建軍, 胡輝勇, 宣榮喜, 王斌, 王海棟, 郝躍 申請人:西安電子科技大學