Cmos管的形成方法
【專利摘要】一種CMOS管的形成方法,包括:提供半導體襯底,所述半導體襯底包括第一區(qū)域和與之相隔的第二區(qū)域,所述第一區(qū)域的半導體襯底表面具有第一偽柵極結構,所述第二區(qū)域的半導體襯底表面具有第二偽柵極結構;在所述第一偽柵極結構表面形成第一無定型硅層;形成層間介質(zhì)層,所述層間介質(zhì)層暴露出第一無定型硅層和第二偽柵極結構表面;待形成層間介質(zhì)層后,采用濕法刻蝕工藝去除所述第二偽柵極結構,形成第二開口;在所述第二開口內(nèi)形成第二柵極結構;去除第一偽柵極結構和第一無定型硅層,形成第一開口;在所述第一開口內(nèi)形成第一柵極結構。形成的CMOS管的性能穩(wěn)定。
【專利說明】CMOS管的形成方法
【技術領域】
[0001]本發(fā)明涉及半導體制造【技術領域】,尤其涉及一種CMOS管的形成方法。
【背景技術】
[0002]目前,互補型金屬氧化物半導體管(ComplementaryMetal-Oxide-Semiconductor, CMOS)已成為芯片中的基本器件。所述CMOS管包括:P型金屬氧化物半導體(PMOS)和N型金屬氧化物半導體(NMOS)。
[0003]隨著半導體制造技術的發(fā)展,CMOS管不斷的等比例縮小,以獲得集成度更高的芯片。然而,當CMOS管縮小到一定程度后,CMOS管中的柵極長度縮短至極限,短溝道效應凸顯。為了控制短溝道效應,提高柵電極電容,現(xiàn)有技術采用高K介質(zhì)材料取代傳統(tǒng)的介質(zhì)材料例如氧化硅形成柵介質(zhì)層,采用金屬材料例如鋁(Al)取代多晶硅作為柵電極。
[0004]為調(diào)節(jié)CMOS管中PMOS管和NMOS管柵極的閾值電壓,還需要在PMOS管、NMOS管的柵介質(zhì)層表面形成功能層(work function layer),由于形成的PMOS管和NMOS管的功能層不一樣,現(xiàn)有技術形成互補型金屬氧化物半導體管時,在形成PMOS管的區(qū)域和形成NMOS管的區(qū)域形成偽柵極結構,以所述偽柵極結構為掩膜形成源/漏區(qū)后,需要去除上述兩個區(qū)域中的一個區(qū)域中的偽柵極結構,依次形成柵介質(zhì)層、功能層和柵電極層,然后去除另一個區(qū)域中的偽柵極結構,再依次形成位于該區(qū)域的柵介質(zhì)層、功能層和柵電極層。
[0005]現(xiàn)有技術形成的CMOS管的性能不夠穩(wěn)定。
【發(fā)明內(nèi)容】
[0006]本發(fā)明解決的問題是提供性能穩(wěn)定的CMOS管的形成方法。
[0007]為解決上述問題,本發(fā)明實施例的CMOS管的形成方法,包括:提供半導體襯底,所述半導體襯底包括第一區(qū)域和與之相鄰但相隔的第二區(qū)域,所述第一區(qū)域的半導體襯底表面具有第一偽柵極結構,所述第二區(qū)域的半導體襯底表面具有第二偽柵極結構;在所述第一偽柵極結構表面形成第一無定型硅層;形成位于所述半導體襯底表面的層間介質(zhì)層,所述層間介質(zhì)層暴露出第一無定型硅層和第二偽柵極結構表面;待形成層間介質(zhì)層后,采用濕法刻蝕工藝去除所述第二偽柵極結構,形成第二開口 ;在所述第二開口內(nèi)形成第二柵極結構;去除第一偽柵極結構和第一無定型硅層,形成第一開口 ;在所述第一開口內(nèi)形成第一柵極結構。
[0008]可選地,所述第一無定型硅層的形成工藝為離子摻雜工藝。
[0009]可選地,所述離子摻雜工藝的工藝參數(shù)范圍為:能量為10千電子伏?100千電子伏,離子劑量為3E14原子數(shù)/平方厘米?2E15原子數(shù)/平方厘米。
[0010]可選地,所述第一無定型硅層的厚度大于等于50埃。
[0011]可選地,所述第一無定型硅層的厚度為50埃-200埃。
[0012]可選地,所述濕法刻蝕工藝采用的化學試劑為四甲基氫氧化氨或氨水。
[0013]可選地,當采用四甲基氫氧化氨作為化學試劑時,所述濕法刻蝕工藝的工藝參數(shù)范圍為:溫度為15?70攝氏度,時間為20飛00秒。
[0014]可選地,當所述第一區(qū)域用于形成NMOS管,所述第二區(qū)域用于形成PMOS管時,還包括:在采用摻雜工藝在所述第一偽柵極結構表面形成第一無定型硅層的同時,在所述第一偽柵極結構兩側的半導體襯底內(nèi)摻雜形成第二無定型硅層。
[0015]可選地,還包括:待形成第二開口后,對所述第二無定型硅層進行退火處理,形成具有位錯的單晶硅層。
[0016]可選地,所述第二無定型硅層產(chǎn)生位錯的界面與半導體襯底表面之間的夾角為30度-60度。
[0017]可選地,所述退火處理采用的退火氣體為氦氣、氮氣、氨氣、氫氣或氘氣。
[0018]可選地,所述退火處理的工藝參數(shù)范圍為:溫度為500攝氏度-700攝氏度,退火時間為10分鐘-60分鐘。
[0019]可選地,還包括:形成覆蓋所述第一區(qū)域的半導體襯底表面和第一偽柵極結構側壁的第一刻蝕阻擋層;形成覆蓋所述第二區(qū)域的半導體襯底表面和第二偽柵極結構側壁的第二刻蝕阻擋層。
[0020]可選地,所述第一刻蝕阻擋層的形成工藝為等離子體沉積工藝,所述等離子體沉積工藝采用的反應氣體為氨氣、氮氣和硅烷。
[0021]可選地,所述等離子體沉積工藝的工藝參數(shù)范圍為:所述氨氣占總的反應氣體的體積百分比為10-15%,氮氣占總的反應氣體的體積百分比為2-6%,硅烷占總的反應氣體的體積百分比為79-88%。
[0022]可選地,所述等離子體沉積工藝的工藝參數(shù)范圍為:反應壓強為0.08帕-0.2帕,反應溫度為300攝氏度-400攝氏度,射頻功率為50瓦-100瓦,射頻頻率為10兆赫茲?20兆赫茲。
[0023]可選地,所述第二刻蝕阻擋層的形成工藝為等離子體沉積工藝,所述等離子體沉積工藝采用的反應氣體為氮氣和硅烷。
[0024]可選地,所述等離子體沉積工藝的工藝參數(shù)范圍為:氮氣和硅烷的體積比為
0.05-0.2,反應壓強為0.08帕-0.2帕,反應溫度為300攝氏度-400攝氏度,射頻功率50瓦-100瓦,射頻頻率為40千赫茲-100千赫茲。
[0025]可選地,所述第一偽柵極結構包括第一偽柵電極層,所述第二偽柵極結構包括第二偽柵電極層。
[0026]可選地,還包括:形成位于所述第一區(qū)域的半導體襯底表面的第一高K柵介質(zhì)層,位于所述第二區(qū)域的半導體襯底表面的第二高K柵介質(zhì)層。
[0027]可選地,還包括:形成位于半導體襯底和第一高K柵介質(zhì)層之間的第一界面層;形成位于半導體襯底和第二高K柵介質(zhì)層之間的第二界面層。
[0028]可選地,所述第一柵極結構包括第一金屬電極層,所述第二柵極結構包括第二金屬電極層。
[0029]可選地,當所述第一高K柵介質(zhì)層在去除第一偽柵極結構后形成,所述第二高K柵介質(zhì)層在去除第二偽柵極結構后形成時,所述第一柵極結構包括第一高K柵介質(zhì)層和覆蓋所述第一高K柵介質(zhì)層的第一金屬電極層,所述第二柵極結構包括第二高K柵介質(zhì)層和覆蓋所述第二高K柵介質(zhì)層的第二金屬電極層。[0030]可選地,還包括:形成位于所述第一高K柵介質(zhì)層和第一金屬電極層之間的第一功能層;形成位于第二高K柵介質(zhì)層和第二金屬電極層之間的第二功能層。
[0031]與現(xiàn)有技術相比,本發(fā)明的實施例具有以下優(yōu)點:
[0032]在第一偽柵極結構表面形成第一無定型硅層,濕法刻蝕所述第一無定型硅層的速率遠小于濕法刻蝕第二偽柵極結構的速率,后續(xù)去除第二偽柵極結構時,由于有第一無定型硅層的存在,無需額外形成掩膜層保護第一偽柵極結構,節(jié)省了工藝步驟,形成的CMOS管的性能穩(wěn)定。
[0033]進一步的,當?shù)谝粎^(qū)域用于形成NMOS管,第二區(qū)域用于形成PMOS管時,在第一偽柵極結構表面形成第一無定型硅層的同時,在所述第一偽柵極結構兩側的半導體襯底內(nèi)摻雜形成第二無定型硅層,并在后續(xù)去除第二偽柵極結構后,對所述第二無定型硅層進行退火處理,形成具有位錯的單晶硅層,所述具有位錯的單晶硅層能夠進一步提高NMOS管溝道區(qū)的應力,使NMOS管溝道區(qū)的載流子遷移率增大,提高NMOS的性能。
【專利附圖】
【附圖說明】
[0034]圖1是本發(fā)明實施例的CMOS管的形成方法的流程示意圖;
[0035]圖2-圖11是本發(fā)明實施例的CMOS管的形成過程的剖面結構示意圖。
【具體實施方式】
[0036]正如【背景技術】所述,現(xiàn)有技術形成的CMOS管的性能不夠穩(wěn)定。
[0037]經(jīng)過研究,發(fā)明人發(fā)現(xiàn),現(xiàn)有技術中互補型金屬氧化物半導體管的形成方法,包括了多次化學機械拋光和刻蝕的步驟,所述多次化學機械拋光和刻蝕的步驟極易導致實際形成的CMOS管的尺寸與原設計尺寸不符,例如實際形成的金屬電極層的高度小于原設計高度等,使得形成的CMOS管的穩(wěn)定性變差。
[0038]進一步的,發(fā)明人發(fā)現(xiàn),減少形成CMOS管過程中的化學機械拋光或刻蝕次數(shù),能夠有效提高CMOS管的穩(wěn)定性。經(jīng)過研究,發(fā)明人提供了一種形成CMOS管的方法,通過在NMOS區(qū)域或PMOS區(qū)域的偽柵極結構表面形成第一無定型硅層,可以不用形成覆蓋NMOS區(qū)域或PMOS區(qū)域的掩膜層,而去除另一區(qū)域(PM0S區(qū)域或NMOS區(qū)域)的偽柵極結構,節(jié)省了工藝步驟,且形成的CMOS管的性能穩(wěn)定。
[0039]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂,下面結合附圖對本發(fā)明的【具體實施方式】做詳細的說明。
[0040]請參考圖1,本發(fā)明實施例的CMOS管的形成方法,包括:
[0041]步驟S101,提供半導體襯底,所述半導體襯底包括第一區(qū)域和與之相隔的第二區(qū)域,所述第一區(qū)域的半導體襯底表面具有第一偽柵極結構,所述第二區(qū)域的半導體襯底表面具有第二偽柵極結構;
[0042]步驟S103,在所述第一偽柵極結構表面形成第一無定型硅層;
[0043]步驟S105,形成位于所述半導體襯底表面的層間介質(zhì)層,所述層間介質(zhì)層暴露出第一無定型硅層和第二偽柵極結構表面;
[0044]步驟S107,待形成層間介質(zhì)層后,采用濕法刻蝕工藝去除所述第二偽柵極結構,形成第二開口;[0045]步驟S109,在所述第二開口內(nèi)形成第二柵極結構;
[0046]步驟S111,去除第一偽柵極結構和第一無定型硅層,形成第一開口 ;
[0047]步驟S113,在所述第一開口內(nèi)形成第一柵極結構。
[0048]具體的,請參考圖2-圖11,圖2-圖11示出了本發(fā)明互補型金屬氧化物半導體管(CMOS管)的形成過程的剖面結構示意圖。
[0049]請參考圖2,提供半導體襯底200,所述半導體襯底200包括第一區(qū)域I和與之相鄰的第二區(qū)域II,且兩者通過淺溝槽201隔離,所述第一區(qū)域I的半導體襯底200表面具有第一界面層203、覆蓋所述第一界面層203表面的第一高k介質(zhì)層205、覆蓋所述第一高k介質(zhì)層205表面的第一功能層207、覆蓋所述第一功能層207表面的第一偽柵電極層209、覆蓋所述第一偽柵電極層209表面的第一硬掩膜層211,所述第二區(qū)域II的半導體襯底200表面具有第二界面層204、覆蓋所述第二界面層204表面的第二高k介質(zhì)層206、覆蓋所述第二高k介質(zhì)層206表面的第二功能層208、覆蓋所述第二功能層208表面的第二偽柵電極層210、覆蓋所述第二偽柵電極層210表面的第二硬掩膜層212。
[0050]所述半導體襯底200用于為后續(xù)工藝提供工作平臺。所述半導體襯底200為體硅或絕緣體上硅(S0I),所述半導體襯底200的材料為單晶硅、硅鍺、硅碳或II1-V族化合物(例如鎵化砷、磷化銦和氮化鎵等)。所述半導體襯底200包括第一區(qū)域I和第二區(qū)域II,分另Ij用于形成NMOS管和PMOS管。在本發(fā)明的實施例中,所述半導體襯底200為硅襯底,且第一區(qū)域I用于形成NMOS管,所述第一區(qū)域I的半導體襯底內(nèi)摻雜有P型離子,第二區(qū)域II用于形成PMOS管,所述第二區(qū)域II的半導體襯底200內(nèi)摻雜有η型離子。
[0051]所述第一界面層203位于所述第一區(qū)域I的半導體襯底200表面,用于后續(xù)降低第一高K柵介質(zhì)層205與半導體襯底200之間的第一界面電阻。所述第二界面層204位于第二區(qū)域II的半導體襯底200表面,用于降低第二高K柵介質(zhì)層206與半導體襯底200之間的第二界面電阻。所述第一界面層203和第二界面層204的材料相同,均為氧化硅,所述第一界面層203和第二界面層204在同一工藝步驟中形成,其形成步驟包括:形成覆蓋所述半導體襯底200的界面薄膜;刻蝕所述界面薄膜形成位于第一區(qū)域I的半導體襯底200表面的第一界面層203,和位于第二區(qū)域II的半導體襯底200表面的第二界面層204。
[0052]所述第一高K柵介質(zhì)層205覆蓋所述第一界面層203表面,用于后續(xù)隔離半導體襯底200和第一金屬柵電極層(未圖示),所述第二高k介質(zhì)層206覆蓋所述第二界面層204表面,用于后續(xù)隔離半導體襯底200和第二金屬柵電極層(未圖示)。所述第一高K柵介質(zhì)層205和第二高k介質(zhì)層206的材料為Hf02、HfSiO, HfSiNO或ZrO2等。所述第一高K柵介質(zhì)層205和第二高k介質(zhì)層206的材料可以相同,也可以不同,在本發(fā)明的實施例中,為節(jié)省工藝步驟,所述第一高K柵介質(zhì)層205和第二高k介質(zhì)層206的材料相同,均由覆蓋所述界面薄膜(或第一界面層203和第二界面層204)表面的高K柵介質(zhì)薄膜刻蝕后得到。
[0053]所述第一功能層207覆蓋所述第一高K柵介質(zhì)層205表面,用于后續(xù)調(diào)整第一區(qū)域I形成的晶體管的功函數(shù),所述第二功能層208覆蓋所述第二高k介質(zhì)層206表面,用于后續(xù)調(diào)整第二區(qū)域II形成的晶體管的功函數(shù)。所述第一功能層207由覆蓋所述第一區(qū)域I的高K柵介質(zhì)薄膜表面的第一功能薄膜刻蝕而成,所述第二功能層208由覆蓋所述第二區(qū)域II的高K柵介質(zhì)薄膜表面的第二功能薄膜刻蝕而成。在本發(fā)明的實施例中,所述第一功能層207和弟—功能層208的材料為氣化欽、組、氣化組、銀化欽、欽、鉆或鎮(zhèn)中的一種或多種組合。由于第一區(qū)域I和第二區(qū)域II分別用于形成NMOS管和PMOS管,所述第一功能層207和第二功能層208的材料不同。
[0054]所述第一偽柵電極層209覆蓋第一功能層207表面,定義出第一金屬柵電極層的位置,所述第二偽柵電極層210覆蓋第二功能層208表面,定義出第二金屬柵電極層的位置。所述第一偽柵電極層209和第二偽柵電極層210在后續(xù)均會被去除,為節(jié)省工藝步驟,所述第一偽柵電極層209和第二偽柵電極層210的材料為多晶硅,均在同一工藝步驟中由覆蓋在高K介質(zhì)薄膜表面的多晶硅薄膜刻蝕而成。在本發(fā)明的實施例中,所述第一偽柵極結構即為第一偽柵電極層209,所述第二偽柵極結構極為第二偽柵電極層210。
[0055]所述第一硬掩膜層211覆蓋所述第一偽柵電極層209,用于作為掩膜刻蝕前述提到的第一區(qū)域I的多晶硅薄膜、第一功能薄膜、高K介質(zhì)薄膜、界面薄膜。所述第二硬掩膜層212覆蓋所述第二偽柵電極層210,用于作為掩膜刻蝕前述提到的第二區(qū)域II的多晶硅薄膜、第二功能薄膜、高K介質(zhì)薄膜、界面薄膜。所述第一硬掩膜層211和第二硬掩膜層212的材料可以相同,也可以不同,為氮氧化硅、氧化硅、碳氮化硅(SiCN)或氮化硅等。在本發(fā)明的實施例中,所述一硬掩膜層211和第二硬掩膜層212的材料相同,均為氮化硅。
[0056]需要說明的是,在本發(fā)明的其他實施例中,所述第一區(qū)域I的半導體襯底200表面還可以不形成第一界面層203和/或第一功能層207,相應的,所述第二區(qū)域II的半導體襯底200表面不形成第二界面層204和/或第二功能層208。
[0057]需要說明的是,在本發(fā)明的其他實施例中,所述第一偽柵極結構和第二偽柵極結構還可以分別包括偽柵介質(zhì)層(未圖示)和位于所述偽柵介質(zhì)層表面的偽柵電極層。即所述第一區(qū)域I的半導體襯底200表面還可以具有第一偽柵介質(zhì)層(未圖示),和覆蓋所述第一偽柵介質(zhì)層的第一偽柵電極層209。相應的,所述第二區(qū)域II的半導體襯底200表面具有第二偽柵介質(zhì)層(未圖示),和覆蓋所述第二偽柵介質(zhì)層表面的第二偽柵電極層210。所述第一偽柵介質(zhì)層和第二偽柵介質(zhì)層的材料為氧化硅,在后續(xù)也會被去除,在此不再贅述。
[0058]請參考圖3,形成覆蓋所述第二區(qū)域II的半導體襯底200和第二硬掩膜層212的保護層215。
[0059]所述保護層215用于保護第二區(qū)域II的半導體襯底200和第二硬掩膜層212在所述第一偽柵電極層209表面形成第一無定型硅層時不被破壞。為便于后續(xù)去除所述保護層215,所述保護層215的材料為光刻膠(PR)。采用光刻膠覆蓋第二區(qū)域II的半導體襯底200和第二硬掩膜層212的工藝已為本領域技術人員所熟知,在此不再贅述。
[0060]請參考圖4,在所述第一偽柵電極層209表面形成第一無定型硅層217。
[0061]發(fā)明人發(fā)現(xiàn),現(xiàn)有技術中互補型金屬氧化物半導體管的形成方法,包括了多次化學機械拋光和刻蝕的步驟,所述多次化學機械拋光和刻蝕的步驟極易導致實際形成的CMOS管的尺寸與原設計尺寸不符,例如實際形成的金屬電極層的高度小于原設計高度等,使得形成的CMOS管的穩(wěn)定性變差。
[0062]進一步的,發(fā)明人發(fā)現(xiàn),減少形成CMOS管過程中的化學機械拋光或刻蝕次數(shù),能夠有效提高CMOS管的穩(wěn)定性。更進一步的,發(fā)明人發(fā)現(xiàn),與多晶硅相比,無定型硅具有更大的刻蝕選擇比,在所述第一偽柵電極層209表面形成第一無定型硅層,可以避免第一偽柵電極層209在去除第二偽柵電極層210時遭到破壞,因此,無需形成覆蓋第一區(qū)域I的半導體襯底200和第一偽柵電極層209的光刻膠層,后續(xù)也無需去除所述光刻膠層。[0063]所述第一無定型硅層217用于后續(xù)去除第二偽柵電極層210時保護第一偽柵電極層209不被破壞。所述第一無定型硅層217的形成工藝為摻雜工藝。在本發(fā)明的實施例中,通過所述第一硬掩膜層211,向所述第一偽柵電極層209表面摻雜硅原子,其工藝參數(shù)范圍為:能量為10千電子伏-100千電子伏,離子劑量為3E14原子數(shù)/平方厘米-2E15原子數(shù)
/平方厘米。
[0064]考慮到所述第一無定型硅層217如果太薄,則其厚度不足以在后續(xù)工藝中起到保護第一偽柵電極層209的作用,所述第一無定型硅層217的厚度大于50埃。在本發(fā)明的實施例中,所述第一無定型娃層217的厚度大于50埃,小于200埃,利于后續(xù)工藝的進行。
[0065]需要說明的是,在本發(fā)明的實施例中,采用摻雜工藝在所述第一偽柵電極層209表面形成第一無定型硅層217的同時,還包括:向所述第一偽柵極結構兩側的半導體襯底200內(nèi)摻雜娃原子,形成第二無定型娃層213a,所述第二無定型娃層213a在后續(xù)退火工藝中會產(chǎn)生位錯,以提高NMOS管溝道區(qū)的載流子遷移率。
[0066]請參考圖5,形成第一無定型硅層217后,去除所述保護層215 (如圖4所示);去除所述保護層215后,形成覆蓋所述第一硬掩膜層211和第一區(qū)域I的半導體襯底200的第一刻蝕阻擋層251、形成覆蓋所述第二硬掩膜層212和第二區(qū)域II的半導體襯底200的第二刻蝕阻擋層252。
[0067]去除所述保護層215的工藝為刻蝕工藝或灰化工藝。在本發(fā)明的實施例中,去除所述保護層215的工藝為灰化工藝,由于采用灰化工藝去除光刻膠的工藝已為本領域技術人員所熟知,在此不再贅述。
[0068]所述第一刻蝕阻擋層251 —方面用于后續(xù)在刻蝕工藝中作為刻蝕停止層,保護第一區(qū)域I的第一無定型硅層217和半導體襯底200不受破壞,另一方面,所述第一刻蝕阻擋層251還用于為NMOS管提供拉應力,以提高NMOS管溝道區(qū)的載流子遷移率。所述第一刻蝕阻擋層251的材料為氮化硅,所述第一刻蝕阻擋層251的形成工藝為等離子體沉積工藝,形成所述第一刻蝕阻擋層251時采用的反應氣體為氨氣、氮氣和硅烷,且氨氣占總的反應氣體的體積百分比為10-15 %,氮氣占總的反應氣體的體積百分比為2-6%,硅烷占總的反應氣體的體積百分比為79-88%。且形成第一刻蝕阻擋層251時的工藝參數(shù)范圍為:反應壓強為0.08帕-0.2帕,反應溫度為300攝氏度-400攝氏度,射頻功率為50瓦-100瓦,射頻頻率為10兆赫茲-20兆赫茲。在上述工藝中形成的第一刻蝕阻擋層251可以為NMOS管提供拉應力。
[0069]所述第二刻蝕阻擋層252 —方面用于后續(xù)在刻蝕工藝中作為刻蝕停止層,保護第二區(qū)域II的第二偽柵電極層210和半導體襯底200不受破壞,另一方面,所述第二刻蝕阻擋層252還用于為PMOS管提供壓應力,以提高PMOS管溝道區(qū)的載流子遷移率。所述第二刻蝕阻擋層252的材料為氮化硅,所述第二刻蝕阻擋層252的形成工藝也為等離子體沉積工藝,但形成所述第二刻蝕阻擋層252時采用的反應氣體為氮氣和硅烷,且其工藝參數(shù)范圍為:氮氣和硅烷的體積比為0.05-0.2,反應壓強為0.08帕-0.2帕,反應溫度為300攝氏度-400攝氏度,射頻功率50瓦-100瓦,射頻頻率為40千赫茲-100千赫茲。在上述工藝下形成的第二刻蝕阻擋層252可以為PMOS管提供壓應力。
[0070]需要說明的是,在本發(fā)明的其他實施例中,所述第一刻蝕阻擋層251和第二刻蝕阻擋層252的形成工藝也可以相同,形成的第一刻蝕阻擋層251和第二刻蝕阻擋層252僅作為后續(xù)刻蝕工藝的刻蝕停止層。
[0071]需要說明的是,在本發(fā)明的其他實施例中,還可以:首先去除所述第一硬掩膜層211、第二硬掩膜層212 ;然后形成覆蓋所述第一偽柵電極層209的第一刻蝕阻擋層251,形成覆蓋所述第二偽柵電極層210的第二刻蝕阻擋層252,在此不再贅述。
[0072]請參考圖6,形成覆蓋所述第一刻蝕阻擋層251和第二刻蝕阻擋層252的層間介質(zhì)層219,所述層間介質(zhì)層219暴露出第一無定型硅層217和第二偽柵電極層210表面。
[0073]所述層間介質(zhì)層219用于隔離相鄰區(qū)域的晶體管的柵極。所述層間介質(zhì)層219的材料為氧化硅、氮化硅或氮氧化硅。在本發(fā)明的實施例中,所述層間介質(zhì)層219的材料為氮氧化硅。
[0074]所述層間介質(zhì)層219的形成工藝為沉積工藝,例如物理或化學氣相沉積工藝,其形成步驟包括:去除所述保護層215后,形成覆蓋所述第一區(qū)域I的半導體襯底200、第一刻蝕阻擋層251 (如圖5所示)、第二區(qū)域II的半導體襯底200、第二刻蝕阻擋層252 (如圖5所示)的層間介質(zhì)薄膜(未圖示);化學機械拋光所述層間介質(zhì)薄膜,直至暴露出所述第一無定型娃層217和第二偽柵電極層210表面。
[0075]需要說明的是,在本發(fā)明的實施例中,所述位于所述第一硬掩膜層211表面的第一刻蝕阻擋層251、位于所述第二硬掩膜層212表面的第二刻蝕阻擋層252、第一硬掩膜層211 (如圖5所示)和第二硬掩膜層212 (如圖5所示)均在化學機械拋光所述層間介質(zhì)層219的步驟中去除。
[0076]請參考圖7,待形成層間介質(zhì)層219后,采用濕法刻蝕工藝去除所述第二偽柵電極層210 (如圖6所示),形成第二開口 221。
[0077]由于有第一無定型硅層217的保護,去除所述第二偽柵電極層210之前,無需形成覆蓋所述第一偽柵電極層209和第一區(qū)域I的半導體襯底200的光刻膠層,后續(xù)也無需去除所述光刻膠層。
[0078]去除所述第二偽柵電極層210的工藝為刻蝕工藝,由于在濕法刻蝕工藝下,所述無定型硅和多晶硅相比,具有較大的刻蝕選擇比,因此,本發(fā)明的實施例中,去除所述第二偽柵電極層210的工藝為濕法刻蝕工藝。所述濕法刻蝕工藝采用的化學試劑為四甲基氫氧化氨(TMAH)或氨水(ΝΗ3.Η20)。在本發(fā)明的實施例中,采用四甲基氫氧化氨作為化學試劑,濕法刻蝕所述第二偽柵電極層210,其工藝參數(shù)范圍為:溫度為15~70攝氏度,時間為20^500秒,在此工藝參數(shù)范圍內(nèi),當去除所述第二偽柵電極層210,形成第二開口 221時,所述第一偽柵電極層209表面還具有第一無定型硅層217。
[0079]所述第二開口 221后續(xù)用于形成第二金屬柵電極層。在本發(fā)明的實施例中,去除第二偽柵電極層210后,暴露出第二功能層208。
[0080]需要說明的是,在本發(fā)明的其他實施例中,所述第二開口 221還可以暴露出第二區(qū)域II的所述半導體襯底200表面,所述第二界面層204、第二高K柵介質(zhì)層206和第二功能層208均可以在形成第二開口 221后形成,在此不再贅述。
[0081]請參考圖8,在所述第二開口 221 (如圖7所示)內(nèi)形成第二金屬柵電極層223。
[0082]所述第二金屬柵電極層223用于后續(xù)形成PMOS管的柵極。所述第二金屬柵電極層223的形成工藝為沉積工藝,例如物理或化學氣相沉積工藝。在本發(fā)明的實施例中,所述第二金屬柵電極層223的形成工藝為化學氣相沉積工藝,其形成步驟包括:形成覆蓋所述層間介質(zhì)層219和第一無定型硅層217的第二金屬柵電極薄膜;然后化學機械拋光所述第二金屬柵電極薄膜,直至暴露出所述層間介質(zhì)層219和第一無定型硅層217表面,形成的第二金屬柵電極層223的表面與所述層間介質(zhì)層219表面齊平。
[0083]所述第二金屬柵電極層223為單層或多層堆疊的結構,其材料為鋁(Al)、銅(Cu)、銀(Ag)或鎢(W)中的一種或多種。在本發(fā)明的實施例中,所述第二金屬柵電極層223為單層結構,其材料為招。
[0084]在本發(fā)明的實施例中,所述第二柵極結構極為第二金屬柵電極層223。
[0085]需要說明的是,在本發(fā)明的其他實施例中,當去除第二偽柵極結構,形成第二開口221后形成第二高K柵介質(zhì)層206、第二功能層208時,所述第二柵極結構包括:第二高K柵介質(zhì)層206和覆蓋所述第二高K柵介質(zhì)層206的第二金屬柵電極層223。
[0086]需要說明的是,本發(fā)明的實施例中,還包括:在形成第一偽柵極結構后,形成第一柵極結構前,形成位于所述第一偽柵極結構兩側的半導體襯底200內(nèi)的第一源/漏區(qū)(未圖示);在形成第二偽柵極結構后,形成第二柵極結構前,形成位于所述第二偽柵極結構兩側的半導體襯底200內(nèi)的第二源/漏區(qū)(未圖示)。其中,所述第一源/漏區(qū)摻雜n型離子,所述第二源/漏區(qū)摻雜P型離子,所述第二無定型硅層213a與所述第一源/漏區(qū)的位置相對應。
[0087]請參考圖9,形成第二金屬柵電極層223后,形成暴露出所述第一無定型硅層217的光刻膠層225,以所述光刻膠層225為掩膜去除第一無定型硅層217 (如圖8所示)和第一偽柵電極層209 (如圖8所示),形成第一開口 227。
[0088]由于所述光刻膠層225的形成工藝為本領域技術人員所熟知,在此不再贅述。
[0089]去除所述第一無定型硅層217和第一偽柵電極層209的工藝為刻蝕工藝,例如各向同性的干法刻蝕工藝。所述干法刻蝕工藝采用的刻蝕氣體為CF4,由于采用干法刻蝕工藝去除所述第一無定型硅層217和第一偽柵電極層209的工藝已為本領域技術人員所熟知,在此不再贅述。
[0090]所述第一開口 227用于后續(xù)形成第一金屬柵電極層,在本發(fā)明的實施例中,形成的第一開口 227暴露出第一功能層207表面。
[0091]需要說明的是,在本發(fā)明的其他實施例中,所述第一開口 227還可以暴露出第一區(qū)域I的半導體襯底200表面,所述第一界面層203、第一高K柵介質(zhì)層205和第一功能層207中的一層或多處均可以在形成第一開口 227后形成。
[0092]請參考圖10,在所述第一開口 227 (如圖9所示)內(nèi)形成第一金屬柵電極層229。
[0093]所述第一金屬柵電極層229用于作為PMOS管的柵極。所述第一金屬柵電極層229的形成工藝為沉積工藝,例如物理或化學氣相沉積。在本發(fā)明的實施例中,所述第一金屬柵電極層229的形成工藝為化學氣相沉積工藝,其工藝步驟包括:形成覆蓋所述第一開口 227的頂部和側壁,并覆蓋所述層間介質(zhì)層219和第二金屬柵電極層223的第一金屬柵電極薄膜(未圖示);化學機械拋光所述第一金屬柵電極薄膜直至暴露出層間介質(zhì)層219和第二金屬柵電極層223。
[0094]所述第一金屬柵電極層229為單層或多處堆疊結構,其材料為鋁(Al)、銅(Cu)、銀(Ag)或鎢(W)中的一種或多種。在本發(fā)明的實施例中,所述第一金屬柵電極層229為單層結構,其材料為鋁,所述第一柵極結構即為第一金屬柵電極層229。[0095]需要說明的是,在本發(fā)明的其他實施例中,當在去除第一偽柵極結構,形成第一開口 227后,形成第一高K柵介質(zhì)層205、第一功能層207時,所述第一柵極結構包括第一高K柵介質(zhì)層205和覆蓋所述第一高K柵介質(zhì)層205的第一金屬柵電極層229。
[0096]需要說明的是,本發(fā)明的實施例中,在形成第一開口 227后,還包括:采用灰化工藝去除所述光刻膠層225,在此不再贅述。
[0097]請參考圖11,對所述第二無定型硅層213a (如圖10所示)進行退火處理,形成具有位錯的單晶娃層213b。
[0098]發(fā)明人發(fā)現(xiàn),當?shù)谝粎^(qū)域I用于形成NMOS管,第二區(qū)域II用于形成PMOS管時,在一定條件下對第二無定型硅層213a進行退火處理,可使所述第二無定型硅層213a內(nèi)的硅再生長(Re-grown),并在第一刻蝕阻擋層251拉應力的作用下,所述第二無定型硅層213a內(nèi)的硅原子產(chǎn)生位錯,例如圖11中虛線所示,沿所述虛線所示的面產(chǎn)生位錯(edgedislocation),所述具有位錯的單晶娃層213b能夠進一步提高NMOS管溝道區(qū)的應力,使NMOS管溝道區(qū)的載流子遷移率增大,提高NMOS的性能。
[0099]所述退火處理采用的退火氣體為氦氣、氮氣、氨氣、氫氣或氘氣。在本發(fā)明的實施例中,采用的退火氣體為氫氣。
[0100]經(jīng)過研究發(fā)現(xiàn),當所述退火溫度為500攝氏度-700攝氏度,退火時間為10分鐘-60分鐘時,所述發(fā)生位錯的界面(圖11中虛線所示)與半導體襯底200表面之間的夾角為30度-60度,形成的NMOS管溝道區(qū)的載流子遷移率最高,NMOS管的性能更好。
[0101]需要說明的是,在本發(fā)明的其他實施例中,對所述第二無定型硅層213a進行退火處理的步驟也可以在形成第二金屬柵電極層223、第一開口 227 (圖9所示)或第一金屬柵電極層229之前進行,只要保證在去除所述第二偽柵電極層后進行均可。
[0102]上述步驟完成后,本發(fā)明實施例的CMOS管的制作完成。
[0103]綜上,在第一偽柵極結構表面形成第一無定型硅層,濕法刻蝕所述第一無定型硅層的速率遠小于濕法刻蝕第二偽柵極結構的速率,后續(xù)去除第二偽柵極結構時,由于有第一無定型硅層的存在,無需額外形成掩膜層保護第一偽柵極結構,節(jié)省了工藝步驟,形成的CMOS管的性能穩(wěn)定。
[0104]進一步的,當?shù)谝粎^(qū)域I用于形成NMOS管,第二區(qū)域II用于形成PMOS管時,在第一偽柵極結構表面形成第一無定型硅層的同時,在第一偽柵極結構兩側的半導體襯底內(nèi)摻雜形成第二無定型硅層,并在后續(xù)去除第二偽柵極結構后,對所述第二無定型硅層進行退火處理,形成具有位錯的單晶硅層,所述具有位錯的單晶硅層能夠進一步提高NMOS管溝道區(qū)的應力,使NMOS管溝道區(qū)的載流子遷移率增大,提高NMOS的性能。
[0105]本發(fā)明雖然已以較佳實施例公開如上,但其并不是用來限定本發(fā)明,任何本領域技術人員在不脫離本發(fā)明的精神和范圍內(nèi),都可以利用上述揭示的方法和技術內(nèi)容對本發(fā)明技術方案做出可能的變動和修改,因此,凡是未脫離本發(fā)明技術方案的內(nèi)容,依據(jù)本發(fā)明的技術實質(zhì)對以上實施例所作的任何簡單修改、等同變化及修飾,均屬于本發(fā)明技術方案的保護范圍。
【權利要求】
1.一種CMOS管的形成方法,其特征在于,包括: 提供半導體襯底,所述半導體襯底包括第一區(qū)域和與之相隔的第二區(qū)域,所述第一區(qū)域的半導體襯底表面具有第一偽柵極結構,所述第二區(qū)域的半導體襯底表面具有第二偽柵極結構; 在所述第一偽柵極結構表面形成第一無定型硅層; 形成位于所述半導體襯底表面的層間介質(zhì)層,所述層間介質(zhì)層暴露出第一無定型硅層和第二偽柵極結構表面; 待形成層間介質(zhì)層后,采用濕法刻蝕工藝去除所述第二偽柵極結構,形成第二開口 ; 在所述第二開口內(nèi)形成第二柵極結構; 去除第一偽柵極結構和第一無定型硅層,形成第一開口 ; 在所述第一開口內(nèi)形成第一柵極結構。
2.如權利要求1所述的CMOS管的形成方法,其特征在于,所述第一無定型硅層的形成工藝為離子摻雜工藝。
3.如權利要求2所述的CMOS管的形成方法,其特征在于,所述離子摻雜工藝的工藝參數(shù)范圍為:能量為10千電子伏~100千電子伏,離子劑量為3E14原子數(shù)/平方厘米~2E15原子數(shù)/平方厘米。
4.如權利要求1所述的CMOS管的形成方法,其特征在于,所述第一無定型硅層的厚度大于等于50埃。
5.如權利要求1所述的CMOS管的形成方法,其特征在于,所述第一無定型硅層的厚度為50埃-200埃。
6.如權利要求1所述的CMOS管的形成方法,其特征在于,所述濕法刻蝕工藝采用的化學試劑為四甲基氫氧化氨或氨水。
7.如權利要求6所述的CMOS管的形成方法,其特征在于,當采用四甲基氫氧化氨作為化學試劑時,所述濕法刻蝕工藝的工藝參數(shù)范圍為:溫度為15~70攝氏度,時間為20飛00秒。
8.如權利要求1所述的CMOS管的形成方法,其特征在于,當所述第一區(qū)域用于形成NMOS管,所述第二區(qū)域用于形成PMOS管時,還包括:在采用摻雜工藝在所述第一偽柵極結構表面形成第一無定型硅層的同時,在所述第一偽柵極結構兩側的半導體襯底內(nèi)摻雜形成第二無定型娃層。
9.如權利要求8所述的CMOS管的形成方法,其特征在于,還包括:待形成第二開口后,對所述第二無定型硅層進行退火處理,形成具有位錯的單晶硅層。
10.如權利要求9所述的CMOS管的形成方法,其特征在于,所述第二無定型硅層產(chǎn)生位錯的界面與半導體襯底表面之間的夾角為30度-60度。
11.如權利要求9所述的CMOS管的形成方法,其特征在于,所述退火處理采用的退火氣體為氦氣、氮氣、氨氣、氫氣或氣氣。
12.如權利要求9所述的CMOS管的形成方法,其特征在于,所述退火處理的工藝參數(shù)范圍為:溫度為500攝氏度-700攝氏度,退火時間為10分鐘-60分鐘。
13.如權利要求1所述的CMOS管的形成方法,其特征在于,還包括:形成覆蓋所述第一區(qū)域的半導體襯底表面和第一偽柵極結構側壁的第一刻蝕阻擋層;形成覆蓋所述第二區(qū)域的半導體襯底表面和第二偽柵極結構側壁的第二刻蝕阻擋層。
14.如權利要求13所述的CMOS管的形成方法,其特征在于,所述第一刻蝕阻擋層的形成工藝為等離子體沉積工藝,所述等離子體沉積工藝采用的反應氣體為氨氣、氮氣和硅烷。
15.如權利要求14所述的CMOS管的形成方法,其特征在于,所述氨氣占總的反應氣體的體積百分比為10-15%,氮氣占總的反應氣體的體積百分比為2-6%,硅烷占總的反應氣體的體積百分比為79-88%。
16.如權利要求14所述的CMOS管的形成方法,其特征在于,所述等離子體沉積工藝的工藝參數(shù)范圍為:反應壓強為0.08帕-0.2帕,反應溫度為300攝氏度-400攝氏度,射頻功率為50瓦-100瓦,射頻頻率為10兆赫茲~20兆赫茲。
17.如權利要求 13所述的CMOS管的形成方法,其特征在于,所述第二刻蝕阻擋層的形成工藝為等離子體沉積工藝,所述等離子體沉積工藝采用的反應氣體為氮氣和硅烷。
18.如權利要求17所述的CMOS管的形成方法,其特征在于,所述等離子體沉積工藝的工藝參數(shù)范圍為:氮氣和硅烷的體積比為0.05-0.2,反應壓強為0.08帕-0.2帕,反應溫度為300攝氏度-400攝氏度,射頻功率50瓦-100瓦,射頻頻率為40千赫茲-100千赫茲。
19.如權利要求1所述的CMOS管的形成方法,其特征在于,所述第一偽柵極結構包括第一偽柵電極層,所述第二偽柵極結構包括第二偽柵電極層。
20.如權利要求19所述的CMOS管的形成方法,其特征在于,所述第一偽柵極結構還包括第一偽柵介質(zhì)層,所述第二偽柵極結構還包括第二偽柵介質(zhì)層。
21.如權利要求1所述的CMOS管的形成方法,其特征在于,還包括:形成位于所述第一區(qū)域的半導體襯底表面的第一高K柵介質(zhì)層,位于所述第二區(qū)域的半導體襯底表面的第二高K柵介質(zhì)層。
22.如權利要求21所述的CMOS管的形成方法,其特征在于,還包括:形成位于半導體襯底和第一高K柵介質(zhì)層之間的第一界面層;形成位于半導體襯底和第二高K柵介質(zhì)層之間的第二界面層。
23.如權利要求21所述的CMOS管的形成方法,其特征在于,所述第一柵極結構包括第一金屬電極層,所述第二柵極結構包括第二金屬電極層。
24.如權利要求21所述的CMOS管的形成方法,其特征在于,當所述第一高K柵介質(zhì)層在去除第一偽柵極結構后形成,所述第二高K柵介質(zhì)層在去除第二偽柵極結構后形成時,所述第一柵極結構包括第一高K柵介質(zhì)層和覆蓋所述第一高K柵介質(zhì)層的第一金屬電極層,所述第二柵極結構包括第二高K柵介質(zhì)層和覆蓋所述第二高K柵介質(zhì)層的第二金屬電極層。
25.如權利要求24所述的CMOS管的形成方法,其特征在于,還包括:形成位于所述第一高K柵介質(zhì)層和第一金屬電極層之間的第一功能層;形成位于第二高K柵介質(zhì)層和第二金屬電極層之間的第二功能層。
【文檔編號】H01L21/8238GK103531539SQ201210226016
【公開日】2014年1月22日 申請日期:2012年7月2日 優(yōu)先權日:2012年7月2日
【發(fā)明者】洪中山 申請人:中芯國際集成電路制造(上海)有限公司