專利名稱：半導(dǎo)體器件以及半導(dǎo)體器件的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件以及一種半導(dǎo)體器件的制造方法。
背景技術(shù)：
具有高擊穿電壓的分立功率器件在功率轉(zhuǎn)換器件中起重要作用。例如，已知絕緣柵雙極晶體管(IGBT)或具有金屬氧化物半導(dǎo)體結(jié)構(gòu)的絕緣柵場(chǎng)效應(yīng)晶體管(M0SFET:金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)，作為適合用于功率轉(zhuǎn)換器件中的具有高擊穿電壓的分立功率器件的兀件。在用于高電壓的功率轉(zhuǎn)換器件中，一般使用能夠使用電導(dǎo)率調(diào)制來(lái)降低導(dǎo)通電壓的IGBT。因此，為了降低功率轉(zhuǎn)換器件的損耗，重要的是降低功率轉(zhuǎn)換器件中使用的IGBT的導(dǎo)通損耗和開(kāi)關(guān)損耗。將使用例如圖34中所示的具有平面結(jié)構(gòu)的IGBT來(lái)描述根據(jù)現(xiàn)有技術(shù)的IGBT的截面結(jié)構(gòu)。圖34是示出根據(jù)現(xiàn)有技術(shù)的IGBT的結(jié)構(gòu)的截面圖。在圖34中所示的根據(jù)現(xiàn)有技術(shù)的IGBT中，η緩沖層104和η_漂移層102設(shè)置在作為P+集電極區(qū)的P+半導(dǎo)體基板101的一個(gè)主表面上(在下文中稱為前表面)。η_漂移區(qū)102的電阻率高于η緩沖層104的電阻率。P基極區(qū)105選擇性地設(shè)置在η_漂移區(qū)2的與P+半導(dǎo)體基板101相反的表面層(在下文中稱為前表面層)中。η+發(fā)射極區(qū)106選擇性地設(shè)置在P基極區(qū)105的前表面層中。η+發(fā)射極區(qū)106的電阻率低于rT漂移區(qū)102的電阻率。柵電極108隔著柵絕緣膜107設(shè)置在介于n+發(fā)射極區(qū)106和n_漂移區(qū)102之間的p基極區(qū)105的表面上。發(fā)射電極109與n+發(fā)射極區(qū)106和P基極區(qū)105接觸。發(fā)射電極109通過(guò)層間絕緣膜(未示出)與柵電極108絕緣。集電電極(未示出)與P+半導(dǎo)體基板101的另一主表面接觸(在下文中稱為后表面)。 近年來(lái)，已開(kāi)發(fā)了用于減薄晶片的技術(shù)，并將其應(yīng)用于根據(jù)現(xiàn)有技術(shù)的IGBT。當(dāng)用于減薄晶片的技術(shù)用于制造具有圖34所示結(jié)構(gòu)的根據(jù)現(xiàn)有技術(shù)的IGBT時(shí)，例如，不使用作為P+集電極區(qū)的P+半導(dǎo)體基板101，而是使用作為n_漂移區(qū)102并且使用浮區(qū)(FZ)法制造的半導(dǎo)體晶片(在下文中稱為FZ晶片)。作為使用FZ晶片的根據(jù)現(xiàn)有技術(shù)的IGBT的制造方法，例如主要使用以下方法。首先，包括例如P基極區(qū)105、n+發(fā)射極區(qū)106、柵絕緣膜107和柵電極108的表面元件結(jié)構(gòu)形成在作為n_漂移區(qū)102的FZ晶片的前表面上。然后，從FZ晶片的后表面使FZ晶片減薄。然后，η緩沖層104和P+集電極區(qū)(未示出)形成在FZ晶片的后表面的表面層上。以此方式，完成具有圖34所示結(jié)構(gòu)的根據(jù)現(xiàn)有技術(shù)的IGBT。如此，當(dāng)使用FZ晶片制造IGBT時(shí)，P+集電極區(qū)的厚度小于或等于2 μ m,但是P+集電極區(qū)去除了用于維持IGBT的機(jī)械強(qiáng)度的支承部的功能。除了上述根據(jù)現(xiàn)有技術(shù)的IGBT，反向阻斷IGBT(RB-1GBT)作為根據(jù)現(xiàn)有技術(shù)的IGBT是已知的，其中用于維持反向擊穿電壓的端接結(jié)構(gòu)設(shè)置在包括集電極區(qū)和漂移區(qū)的pn結(jié)中。RB-1GBT對(duì)于施加到包括集電極區(qū)和漂移區(qū)的pn結(jié)的反向偏壓具有高反向擊穿電壓特性。接著，將描述根據(jù)現(xiàn)有技術(shù)的RB-1GBT的截面結(jié)構(gòu)。圖35是示出根據(jù)現(xiàn)有技術(shù)的RB-1GBT的結(jié)構(gòu)的截面圖。在圖35所示的RB-1GBT中，p集電極區(qū)111設(shè)置在作為η—漂移區(qū)102的半導(dǎo)體晶片的整個(gè)后表面上。集電電極112與P集電極區(qū)111接觸。P隔離區(qū)124被設(shè)置成從作為η_漂移區(qū)102的半導(dǎo)體晶片的前表面延伸到P集電極區(qū)111。多個(gè)浮置的P區(qū)(場(chǎng)限制環(huán))114設(shè)置在η_漂移區(qū)102的前表面的表面層中。
由多晶硅制成的多個(gè)浮區(qū)(在下文中稱為場(chǎng)板區(qū))117設(shè)置在η_漂移區(qū)102的前表面上。每個(gè)場(chǎng)板區(qū)117與設(shè)置在每個(gè)場(chǎng)限制環(huán)114的前表面層中的高濃度P+區(qū)接觸。設(shè)置在η_漂移區(qū)102的前表面的最外周的場(chǎng)板118與設(shè)置在P隔離區(qū)124的前表面層中的高濃度P+區(qū)接觸。每個(gè)場(chǎng)板區(qū)117和場(chǎng)板118通過(guò)層間絕緣膜彼此絕緣。場(chǎng)限制環(huán)114和場(chǎng)板區(qū)117構(gòu)成端接結(jié)構(gòu)。P隔離區(qū)124包圍端接結(jié)構(gòu)，而端接結(jié)構(gòu)包圍有源區(qū)。當(dāng)半導(dǎo)體器件導(dǎo)通時(shí)，電流在有源區(qū)中流動(dòng)。在有源區(qū)中，類似于圖34中所示的IGBT，p基極區(qū)105、n+發(fā)射極區(qū)106、柵絕緣膜107、柵電極108、發(fā)射電極109、以及使柵電極108與發(fā)射電極109絕緣的層間絕緣膜116設(shè)置在n_漂移區(qū)102的前表面上。與n+發(fā)射極區(qū)106接觸的P+基極接觸區(qū)110設(shè)置在p基極區(qū)105的表面層中。n+發(fā)射極區(qū)106和P+基極接觸區(qū)110通過(guò)發(fā)射電極109彼此電連接。η空穴阻擋區(qū)113設(shè)置在η_漂移區(qū)102的前表面的表面層中，以覆蓋P基極區(qū)105的接近于P集電極區(qū)111的表面。η空穴阻擋區(qū)113的電阻率低于rT漂移區(qū)102的電阻率。在分別在圖34和35中示出的根據(jù)現(xiàn)有技術(shù)的IGBT和RB-1GBT中，已知n_漂移區(qū)102的厚度的減小對(duì)于降低導(dǎo)通損耗和開(kāi)關(guān)損耗是有效的。此外，近年來(lái)，作為使用作為n_漂移區(qū)102的晶片制造的根據(jù)現(xiàn)有技術(shù)的IGBT，主要使用場(chǎng)阻斷IGBT，其中對(duì)設(shè)置在n_漂移區(qū)102的后表面的表面層中的η緩沖層104的η型雜質(zhì)濃度進(jìn)行優(yōu)化，以將η_漂移區(qū)102的厚度設(shè)置為獲得期望的元件擊穿電壓所需的最小值。當(dāng)晶片被減薄時(shí)，在可制造性方面，晶片的厚度的極限值(在下文中稱為極限厚度)為約80 μ m，這也取決于制造裝置或制造方法。其原因在于，當(dāng)晶片的厚度被減薄到小于或等于80 μ m時(shí)，機(jī)械強(qiáng)度將降低并且成品率將顯著降低。元件的擊穿電壓取決于n_漂移區(qū)102的厚度。因此，隨著擊穿電壓的減小，IGBT中n_漂移區(qū)102的設(shè)計(jì)厚度將減小。如上所述，由于晶片通常在可制造性方面具有極限厚度，因此擊穿電壓等級(jí)為600V或更低的IGBT中n_漂移區(qū)102的厚度一般大于或等于獲得期望擊穿電壓所需的設(shè)計(jì)厚度。因此，在擊穿電壓等級(jí)為600V或更低的IGBT中，有可能通過(guò)減小晶片的厚度來(lái)大大提高性能。例如，擊穿電壓等級(jí)為600V或更低的IGBT被用于以下各個(gè)用途。擊穿電壓等級(jí)為400V的IGBT被廣泛地用于等離子顯示面板(rop)或閃光燈的脈沖電源中。此外，當(dāng)功率轉(zhuǎn)換器件的輸入電壓為220V(AC:交流)時(shí)，整流后的DC(直流)鏈路電壓為300V。因此，擊穿電壓等級(jí)為600V的IGBT被用于功率轉(zhuǎn)換器件的逆變器的主要元件中。此外，在已提議的技術(shù)中，功率轉(zhuǎn)換器件的逆變器的輸出電壓電平控制從根據(jù)現(xiàn)有技術(shù)的二電平控制改變?yōu)槿娖娇刂?，以改善功率轉(zhuǎn)換器件的功率轉(zhuǎn)換效率(例如，參見(jiàn)以下非專利文獻(xiàn)1(圖10))。當(dāng)功率轉(zhuǎn)換器件的逆變器的輸出電壓電平控制是三電平控制時(shí)，擊穿電壓等級(jí)為400V的IGBT用于將來(lái)自逆變器的輸出電壓轉(zhuǎn)換成三個(gè)電平的三電平轉(zhuǎn)換單元的中間開(kāi)關(guān)元件中。此外，在已提議的技術(shù)中，與現(xiàn)有技術(shù)中的IGBT和二極管彼此串聯(lián)的具有相同功能的擊穿電壓等級(jí)為400V的RB-1GBT被用于三電平轉(zhuǎn)換單元的中間開(kāi)關(guān)元件中(例如，參見(jiàn)以下非專利文獻(xiàn)2 (圖1))。在電動(dòng)汽車(EV)中，由于從驅(qū)動(dòng)電池通過(guò)功率轉(zhuǎn)換器件向作為驅(qū)動(dòng)源的發(fā)動(dòng)機(jī)供電，因此重要的是改善功率轉(zhuǎn)換器件的功率轉(zhuǎn)換效率。當(dāng)從驅(qū)動(dòng)電池向發(fā)動(dòng)機(jī)提供80kW或更低的功率時(shí)，合適的是，功率轉(zhuǎn)換器件的DC鏈路電壓在約100V至250V的范圍內(nèi)。因此，擊穿電壓等級(jí)為400V的IGBT被用于功率轉(zhuǎn)換器件的逆變器的主要元件中。在IGBT中，獲得400V的擊穿電壓等級(jí)所需的n_漂移區(qū)102的設(shè)計(jì)厚度為約40 μ m，其小于晶片的極限厚度。因此，當(dāng)IGBT中的η—漂移區(qū)102的厚度為約40 μ m時(shí)，難以確保晶片的機(jī)械強(qiáng)度。當(dāng)制造擊穿電壓等級(jí)為400V的IGBT時(shí)，難以將n_漂移區(qū)102的厚度減小到40 μ m，這是獲得400V的擊穿電壓等級(jí)所需的設(shè)計(jì)厚度。已提議了以下方法，作為確保薄晶片的機(jī)械強(qiáng)度的方法。圖36和37是示出正在制造的根據(jù)現(xiàn)有技術(shù)的半導(dǎo)體器件的截面結(jié)構(gòu)的截面圖。首先，如圖36所示，保護(hù)抗蝕膜211覆蓋其上形成有表面元件結(jié)構(gòu)201的晶片200的前表面。然后，背部研磨(BG)帶212附連到覆蓋有保護(hù)抗蝕膜211的晶片200的前表面。然后，如圖37所示，只有晶片200的后表面的中央部200-2被研磨和減薄，從而保留晶片200的外周端內(nèi)側(cè)的幾毫米的部分(在下文中稱為肋部)200-1。當(dāng)以此方式減薄晶片200時(shí)，與均勻地研磨晶片200的整個(gè)后表面的情形相比，防止了晶片200的肋部200-1上的應(yīng)力集中，并且改善了晶片200的機(jī)械強(qiáng)度。因此，減少了晶片200的翹曲，并且減少了碎裂或破裂(參見(jiàn)以下非專利文獻(xiàn)3)。已提議了以下方法，作為確保薄晶片的機(jī)械強(qiáng)度的另一方法。圖38是示出正在制造的根據(jù)現(xiàn)有技術(shù)的半導(dǎo)體器件的截面結(jié)構(gòu)的截面圖。首先，如圖38所示，作為抗蝕保護(hù)膜的氧化膜221覆蓋其上形成有表面元件結(jié)構(gòu)201的晶片200的前表面及其后表面。然后，抗蝕劑掩模222形成在晶片200的后表面上，以覆蓋氧化膜221的具有從晶片200的外周端至內(nèi)周側(cè)的預(yù)定寬度的一部分。然后，使用抗蝕劑掩模222去除晶片200的后表面上的氧化I吳221,從而在晶片200的后表面上保留氧化I吳221的具有從晶片200的外周端至內(nèi)周側(cè)的預(yù)定寬度的一部分。然后，使用氧化膜221作為掩模執(zhí)行蝕刻以去除晶片200的后表面至預(yù)定深度。以此方式，在晶片200的外周中形成肋部。然后，去除留在晶片200的前表面和后表面上的氧化膜221 (例如，參見(jiàn)以下專利文獻(xiàn)I)。引用列表專利文獻(xiàn)專利文獻(xiàn)I JP2OO7-335A59A非專利文獻(xiàn)非專利文獻(xiàn)1:A.Naeba 等人，“A New Neutral-Point-Clamped PWM Inverter，，，IEEE Transactions on Industry Applications, 1981 年,第 1A-17卷,N0.5,第 518-523 頁(yè)非專利文獻(xiàn)2:M.Yatsu等人,“A Study of High Efficiency UPS Using AdvancedThree-level Topology，，，Preliminary Conference Program PCIM Europe2010,(紐倫堡)，2010年5月，第550-555頁(yè)

非專利文獻(xiàn)3:DISC0 公司，“ΤΑΙΚ0 Process”，[online]，2001to2011，Internet,[2011 年 10 月 28 日檢索]，〈URL:http: //www.disco, c0.jp/jp/soIution/library/taik0.html>

發(fā)明內(nèi)容
本發(fā)明要解決的問(wèn)題然而，在根據(jù)如圖36至38所示的現(xiàn)有技術(shù)的技術(shù)中，晶片200只被設(shè)置在晶片200的外周中的肋部200-1加固。因此，隨著晶片200的中央部200-2的厚度減小且晶片
200的直徑增大，晶片200的機(jī)械強(qiáng)度降低。在此情況下，晶片200可能破裂。因此，如上所述，在制造性方面，難以將晶片200的厚度減小到小于或等于80 μ m，該厚度是不發(fā)生上述問(wèn)題的極限厚度。在如上所 述的圖36至38所示的通過(guò)現(xiàn)有技術(shù)減薄的晶片200中，在其中設(shè)置有多個(gè)元件的晶片200被切割成各個(gè)芯片之前的晶片200的電特性試驗(yàn)中，例如，晶片200的后表面的集電電極直接與其上放置有晶片200的支承部接觸。因此，在根據(jù)現(xiàn)有技術(shù)的IGBT中，擔(dān)心P集電極區(qū)111或η緩沖層104將因例如附連到晶片200的后表面的材料(粒子)或者摩擦而受損，從而導(dǎo)致?lián)舸╇妷旱慕档突驌舸╇娏鞯脑黾?。另外，在根?jù)現(xiàn)有技術(shù)的RB-1GBT中，擔(dān)心P集電極區(qū)111將因例如附連到晶片200的后表面的材料或者摩擦而受損，并且反向擊穿電壓特性將劣化或者將不會(huì)獲取反向擊穿電壓特性。為了解決以上所述的現(xiàn)有技術(shù)的問(wèn)題，本發(fā)明的目的在于，提供一種具有高機(jī)械強(qiáng)度的半導(dǎo)體器件以及一種半導(dǎo)體器件的制造方法。另外，為了解決現(xiàn)有技術(shù)的問(wèn)題，本發(fā)明的目的在于，提供一種能夠降低導(dǎo)通損耗和開(kāi)關(guān)損耗的半導(dǎo)體器件以及一種半導(dǎo)體器件的制造方法。此外，為了解決現(xiàn)有技術(shù)的問(wèn)題，本發(fā)明的目的在于，提供一種能夠改進(jìn)成品率的半導(dǎo)體器件以及一種半導(dǎo)體器件的制造方法。用于解決問(wèn)題的手段為了解決上述問(wèn)題并實(shí)現(xiàn)本發(fā)明的目的，根據(jù)本發(fā)明的半導(dǎo)體器件包括:第一導(dǎo)電型的第一半導(dǎo)體區(qū)；與第一半導(dǎo)體區(qū)的一個(gè)表面接觸的第二導(dǎo)電型的第二半導(dǎo)體區(qū)；與第二半導(dǎo)體區(qū)的和第一半導(dǎo)體區(qū)相反的表面接觸、且具有比第二半導(dǎo)體區(qū)高的電阻率的第二導(dǎo)電型的第三半導(dǎo)體區(qū)；選擇性地設(shè)置在第三半導(dǎo)體區(qū)的和第二半導(dǎo)體區(qū)相反的表面層中的第一導(dǎo)電型的第四半導(dǎo)體區(qū)；設(shè)置在第四半導(dǎo)體區(qū)中、且具有比第三半導(dǎo)體區(qū)低的電阻率的第二導(dǎo)電型的第五半導(dǎo)體區(qū)；隔著柵絕緣膜在置于第三半導(dǎo)體區(qū)和第五半導(dǎo)體區(qū)之間的第四半導(dǎo)體區(qū)的表面上形成的柵電極；使第四半導(dǎo)體區(qū)和第五半導(dǎo)體區(qū)電連接的第一電極；與第一半導(dǎo)體區(qū)的其他表面接觸的第二電極；至少由第一半導(dǎo)體區(qū)、第二半導(dǎo)體區(qū)、以及第三半導(dǎo)體區(qū)構(gòu)成、且設(shè)置在芯片的比芯片的外周薄的內(nèi)周中的有源區(qū)；設(shè)置成比有源區(qū)更接近于芯片的外周的端接結(jié)構(gòu)；以及選擇性地設(shè)置在端接結(jié)構(gòu)中且在從第三半導(dǎo)體區(qū)的和第二半導(dǎo)體區(qū)相反的表面到第二半導(dǎo)體區(qū)的第一深度方向上設(shè)置在與第二電極基本相同的位置處的絕緣區(qū)。根據(jù)本發(fā)明的半導(dǎo)體器件還包括:選擇性地設(shè)置在第三半導(dǎo)體區(qū)的和第二半導(dǎo)體區(qū)相反的表面層中、且覆蓋第四半導(dǎo)體區(qū)的接近于第二半導(dǎo)體區(qū)的表面的第二導(dǎo)電型的第六半導(dǎo)體區(qū)。柵電極可隔著柵絕緣膜設(shè)置在第三半導(dǎo)體區(qū)、第六半導(dǎo)體區(qū)、第四半導(dǎo)體區(qū)、以及第五半導(dǎo)體區(qū)的表面上。為了解決上述問(wèn)題并實(shí)現(xiàn)本發(fā)明的目的，根據(jù)本發(fā)明的半導(dǎo)體器件包括:第一導(dǎo)電型的第一半導(dǎo)體區(qū)；與第一半導(dǎo)體區(qū)的一個(gè)表面接觸的第二導(dǎo)電型的第二半導(dǎo)體區(qū)；與第二半導(dǎo)體區(qū)的和第一半導(dǎo)體區(qū)相反的表面接觸、且具有比第二半導(dǎo)體區(qū)高的電阻率的第二導(dǎo)電型的第三半導(dǎo)體區(qū)；選擇性地設(shè)置在第三半導(dǎo)體區(qū)的和第二半導(dǎo)體區(qū)相反的表面層中的第一導(dǎo)電型的第四半導(dǎo)體區(qū)；經(jīng)由第四半導(dǎo)體區(qū)到達(dá)第三半導(dǎo)體區(qū)的溝槽；沿著溝槽的側(cè)壁和底部設(shè)置的柵絕緣膜；埋入柵絕緣膜的柵電極；設(shè)置在第四半導(dǎo)體區(qū)中以與溝槽的側(cè)壁上的柵絕緣膜接觸、且具有比第三半導(dǎo)體低的電阻率的第二導(dǎo)電型的第五半導(dǎo)體區(qū)；使第四半導(dǎo)體區(qū)和第五半導(dǎo)體區(qū)電連接的第一電極；與第一半導(dǎo)體區(qū)的其他表面接觸的第二電極；至少由第一半導(dǎo)體區(qū)、第二半導(dǎo)體區(qū)、以及第三半導(dǎo)體區(qū)構(gòu)成、且設(shè)置在芯片的比芯片的外周薄的內(nèi)周中的有源區(qū)；設(shè)置成比有源區(qū)更接近于芯片的外周的端接結(jié)構(gòu)；以及選擇性地設(shè)置在端接結(jié)構(gòu)中且在從第三半導(dǎo)體區(qū)的和第二半導(dǎo)體區(qū)相反的表面到第二半導(dǎo)體區(qū)的第一深度方向上設(shè)置在與第二電極基本相同的位置處的絕緣區(qū)。在根據(jù)本發(fā)明的半導(dǎo)體器件中，第一半導(dǎo)體區(qū)和第二半導(dǎo)體區(qū)可被設(shè)置成從有源區(qū)延伸到端接結(jié)構(gòu)，并且第一深度方向上的從第三半導(dǎo)體區(qū)的和第二半導(dǎo)體區(qū)相反的表面起的絕緣區(qū)的位置可與有源區(qū)中的第一深度方向上的從第三半導(dǎo)體區(qū)的和第二半導(dǎo)體區(qū)相反的表面起的第二電極的位置基本相同。在根據(jù)本發(fā)明的半導(dǎo)體器件中，第二半導(dǎo)體區(qū)可被設(shè)置成從有源區(qū)延伸到端接結(jié)構(gòu)，并且有源區(qū)中的第一深度方向上的第二半導(dǎo)體區(qū)的深度可小于端接結(jié)構(gòu)中的第一深度方向上的第二半導(dǎo)體區(qū)的深度。在根據(jù)本發(fā)明的半導(dǎo)體器件中，有源區(qū)中的第一深度方向上的第二半導(dǎo)體區(qū)的深度可大于或等于1.5 μ m。在根據(jù)本發(fā)明的半導(dǎo)體器件中，芯片的其中設(shè)置有端接結(jié)構(gòu)的外周的厚度可大于80 μ m0在根據(jù)本發(fā)明的半導(dǎo)體器件中，端接結(jié)構(gòu)可包括:選擇性地設(shè)置在第三半導(dǎo)體區(qū)的和第二半導(dǎo)體區(qū)相反的表面層中的第一導(dǎo)電型的多個(gè)第七半導(dǎo)體區(qū)；分別電連接到多個(gè)第七半導(dǎo)體區(qū)的多個(gè)場(chǎng) 板區(qū)；選擇性地設(shè)置在與第二半導(dǎo)體區(qū)相反且比第七半導(dǎo)體區(qū)更接近于芯片的外周以使其與第七半導(dǎo)體區(qū)分離的第三半導(dǎo)體區(qū)的表面層的一部分中、并且具有比第三半導(dǎo)體區(qū)小的電阻率的第二導(dǎo)電型的第八半導(dǎo)體區(qū)；以及與第八半導(dǎo)體區(qū)接觸的場(chǎng)板。在根據(jù)本發(fā)明的半導(dǎo)體器件中，場(chǎng)板區(qū)可由多晶硅制成。為了解決上述問(wèn)題并實(shí)現(xiàn)本發(fā)明的目的，根據(jù)本發(fā)明的半導(dǎo)體器件包括:第一導(dǎo)電型的第一半導(dǎo)體區(qū)；與第一半導(dǎo)體區(qū)的一個(gè)表面接觸的第二導(dǎo)電型的第三半導(dǎo)體區(qū)；選擇性地設(shè)置在第三半導(dǎo)體區(qū)的和第一半導(dǎo)體區(qū)相反的表面層中的第一導(dǎo)電型的第四半導(dǎo)體區(qū)；設(shè)置在第四半導(dǎo)體區(qū)中、且具有比第三半導(dǎo)體區(qū)低的電阻率的第二導(dǎo)電型的第五半導(dǎo)體區(qū)；隔著柵絕緣膜在置于第三半導(dǎo)體區(qū)和第五半導(dǎo)體區(qū)之間的第四半導(dǎo)體區(qū)的表面上形成的柵電極；使第四半導(dǎo)體區(qū)和第五半導(dǎo)體區(qū)電連接的第一電極；與第一半導(dǎo)體區(qū)的其他表面接觸的第二電極；至少由第一半導(dǎo)體區(qū)和第三半導(dǎo)體區(qū)構(gòu)成、且設(shè)置在芯片的比芯片的外周薄的內(nèi)周中的有源區(qū)；設(shè)置成比有源區(qū)更接近于芯片的外周的端接結(jié)構(gòu)；以及選擇性地設(shè)置在端接結(jié)構(gòu)中且在從第三半導(dǎo)體區(qū)的和第一半導(dǎo)體區(qū)相反的表面到第一半導(dǎo)體區(qū)的第一深度方向上設(shè)置在與第二電極基本相同的位置處的絕緣區(qū)。根據(jù)本發(fā)明的半導(dǎo)體器件還可包括:選擇性地設(shè)置在第三半導(dǎo)體區(qū)的和第一半導(dǎo)體區(qū)相反的表面層中、且覆蓋第四半導(dǎo)體區(qū)的接近于第一半導(dǎo)體區(qū)的表面的第二導(dǎo)電型的第六半導(dǎo)體區(qū)。柵電極可隔著柵絕緣膜設(shè)置在第三半導(dǎo)體區(qū)、第六半導(dǎo)體區(qū)、第四半導(dǎo)體區(qū)、以及第五半導(dǎo)體區(qū)的表面上。為了解決上述問(wèn)題并實(shí)現(xiàn)本發(fā)明的目的，根據(jù)本發(fā)明的半導(dǎo)體器件包括:第一導(dǎo)電型的第一半導(dǎo)體區(qū)；與第一半導(dǎo)體區(qū)的一個(gè)表面接觸的第二導(dǎo)電型的第三半導(dǎo)體區(qū)；選擇性地設(shè)置在第三半導(dǎo)體區(qū)的和第一半導(dǎo)體區(qū)相反的表面層中的第一導(dǎo)電型的第四半導(dǎo)體區(qū)；經(jīng)由第四半導(dǎo)體區(qū)到達(dá)第三半導(dǎo)體區(qū)的溝槽；沿著溝槽的側(cè)壁和底部設(shè)置的柵絕緣膜；埋入柵絕緣膜的柵電極；設(shè)置在第四半導(dǎo)體區(qū)中以與溝槽的側(cè)壁上的柵絕緣膜接觸、且具有比第三半導(dǎo)體低的電阻率的第二導(dǎo)電型的第五半導(dǎo)體區(qū)；使第四半導(dǎo)體區(qū)和第五半導(dǎo)體區(qū)電連接的第一電極；與第一半導(dǎo)體區(qū)的其他表面接觸的第二電極；至少由第一半導(dǎo)體區(qū)和第三半導(dǎo)體區(qū)構(gòu)成 、且設(shè)置在芯片的比芯片的外周薄的內(nèi)周中的有源區(qū)；設(shè)置成比有源區(qū)更接近于芯片的外周的端接結(jié)構(gòu)；以及選擇性地設(shè)置在端接結(jié)構(gòu)中且在從第三半導(dǎo)體區(qū)的和第一半導(dǎo)體區(qū)相反的表面到第一半導(dǎo)體區(qū)的第一深度方向上設(shè)置在與第二電極基本相同的位置處的絕緣區(qū)。在根據(jù)本發(fā)明的半導(dǎo)體器件中，第一半導(dǎo)體區(qū)和第二半導(dǎo)體區(qū)可被設(shè)置成從有源區(qū)延伸到端接結(jié)構(gòu)，并且第一深度方向上的從第三半導(dǎo)體區(qū)的和第一半導(dǎo)體區(qū)相反的表面起的絕緣區(qū)的位置可與有源區(qū)中的第一深度方向上的從第三半導(dǎo)體區(qū)的和第一半導(dǎo)體區(qū)相反的表面起的第二電極的位置基本相同。根據(jù)本發(fā)明的半導(dǎo)體器件還可包括:設(shè)置在第三半導(dǎo)體區(qū)中以在從第一半導(dǎo)體區(qū)的另一表面到第三半導(dǎo)體區(qū)的第二深度方向上比第一半導(dǎo)體區(qū)深且與絕緣區(qū)重疊的第一導(dǎo)電型的第九半導(dǎo)體區(qū)。在根據(jù)本發(fā)明的半導(dǎo)體器件中，芯片的其中設(shè)置有端接結(jié)構(gòu)的外周的厚度可大于80 μ m0在根據(jù)本發(fā)明的半導(dǎo)體器件中，端接結(jié)構(gòu)可包括:選擇性地設(shè)置在第三半導(dǎo)體區(qū)的和第二半導(dǎo)體區(qū)相反的前表面層中的第一導(dǎo)電型的多個(gè)第七半導(dǎo)體區(qū)；電連接到多個(gè)第七半導(dǎo)體區(qū)的多個(gè)場(chǎng)板區(qū)；選擇性地設(shè)置在和第一半導(dǎo)體區(qū)相反且比第七半導(dǎo)體區(qū)更接近于芯片的外周以與第七半導(dǎo)體區(qū)分離的第三半導(dǎo)體區(qū)的表面層的一部分中、并且與第九半導(dǎo)體區(qū)接觸的第一導(dǎo)電型的第十半導(dǎo)體區(qū)；以及與第十半導(dǎo)體區(qū)接觸的場(chǎng)板。在根據(jù)本發(fā)明的半導(dǎo)體器件中，場(chǎng)板區(qū)可由多晶硅制成。為了解決上述問(wèn)題并實(shí)現(xiàn)本發(fā)明的目的，一種半導(dǎo)體器件的制造方法具有如下特性，該半導(dǎo)體器件包括設(shè)置在芯片的比芯片的外周薄的內(nèi)周中的有源區(qū)。首先，執(zhí)行在第一導(dǎo)電型的第一晶片的主表面上形成絕緣區(qū)。然后，執(zhí)行在第二導(dǎo)電型的第二晶片的主表面的前表面層中形成第二導(dǎo)電型半導(dǎo)體區(qū)。然后，執(zhí)行接合第一晶片的其上形成有絕緣區(qū)的表面以及第二晶片的其上形成有第二導(dǎo)電型半導(dǎo)體區(qū)的表面。然后，執(zhí)行使用熱處理來(lái)組合所接合的第一和第二晶片。為了解決上述問(wèn)題并實(shí)現(xiàn)本發(fā)明的目的，一種半導(dǎo)體器件的制造方法具有如下特性，該半導(dǎo)體器件包括設(shè)置在芯片的比芯片的外周薄的內(nèi)周中的有源區(qū)。首先，執(zhí)行在第一導(dǎo)電型的第一晶片的主表面上形成絕緣區(qū)。然后，執(zhí)行在第二導(dǎo)電型的第二晶片的主表面的芯片的外周的表面層中形成第一導(dǎo)電型半導(dǎo)體區(qū)。然后，執(zhí)行接合第一晶片的其上形成有絕緣區(qū)的表面以及第二晶片的其上形成有第一導(dǎo)電型半導(dǎo)體區(qū)的表面。然后，執(zhí)行使用熱處理來(lái)組合所接合的第一和第二晶片。根據(jù)本發(fā)明的半導(dǎo)體器件的制造方法還可包括:在與第一晶片組合的第二晶片的和第一晶片相反的主表面的有源區(qū)中形成表面元件結(jié)構(gòu)。根據(jù)本發(fā)明的半導(dǎo)體器件的制造方法還可包括:執(zhí)行濕法蝕刻以選擇性地去除與第二晶片組合的第一晶片中的對(duì)應(yīng)于表面元件結(jié)構(gòu)的部分。根據(jù)本發(fā)明，其厚度大于有源區(qū)中的芯片的厚度的各部分(在下文中稱為肋部)可設(shè)置在每一芯片的外周中，其中多個(gè)元件排列在晶片中以包圍有源區(qū)。具體地，例如，肋部沿著晶片的擦洗線(scrub line)排列成柵格形狀。因此，即使當(dāng)有源區(qū)中的芯片的厚度減小到獲取期望擊穿電壓所需的設(shè)計(jì)值時(shí)，設(shè)置在芯片的外周中的肋部也可緩和晶片上的應(yīng)力集中。由此，與其中肋部只在晶片的外周中形成的根據(jù)現(xiàn)有技術(shù)的晶片相比，晶片不太可能破裂。根據(jù)本發(fā)明，由于有源區(qū)中的芯片的厚度可減小到獲取期望擊穿電壓所需的設(shè)計(jì)值，因此有可能改進(jìn)元件的導(dǎo)通損耗和開(kāi)關(guān)損耗之間的折衷關(guān)系。根據(jù)本發(fā)明， 例如在形成元件的表面元件結(jié)構(gòu)之前，形成第二半導(dǎo)體區(qū)。因此，當(dāng)?shù)谝痪偷诙舜私雍蠒r(shí)且當(dāng)例如形成元件的表面元件結(jié)構(gòu)時(shí)，有可能熱擴(kuò)散第二半導(dǎo)體區(qū)。因此，與其中在晶片上形成元件后、晶片被減薄且在薄晶片中形成第二半導(dǎo)體區(qū)的現(xiàn)有技術(shù)相比，有可能增加第二半導(dǎo)體區(qū)的擴(kuò)散深度。由此，有可能降低由于現(xiàn)有技術(shù)中的薄第二半導(dǎo)體區(qū)而發(fā)生的漏電流。根據(jù)本發(fā)明，例如在形成元件的表面元件結(jié)構(gòu)之前，形成第九半導(dǎo)體區(qū)。因此，有可能減少形成穿過(guò)第三半導(dǎo)體區(qū)的第一導(dǎo)電型隔離區(qū)所需的熱擴(kuò)散時(shí)間，從而形成用于維持反向擊穿電壓的結(jié)構(gòu)。以此方式，有可能減少由在高溫下長(zhǎng)時(shí)間地執(zhí)行的熱擴(kuò)散引起的晶體缺陷。根據(jù)本發(fā)明，在晶片切割之前對(duì)晶片執(zhí)行的電特性試驗(yàn)中，由于肋部設(shè)置在芯片中的每一個(gè)的外周中，其中多個(gè)元件排列在晶片中，因此設(shè)置在有源區(qū)中的第一半導(dǎo)體區(qū)或第二半導(dǎo)體區(qū)不與其上放置有晶片的支承部接觸。因此，有可能防止第一半導(dǎo)體區(qū)或第二半導(dǎo)體區(qū)受損。以此方式，有可能防止該元件的擊穿電壓或漏電流特性的劣化。發(fā)明效果根據(jù)本發(fā)明的半導(dǎo)體器件以及半導(dǎo)體器件的制造方法，有可能改進(jìn)機(jī)械強(qiáng)度。另夕卜，根據(jù)本發(fā)明的半導(dǎo)體器件以及半導(dǎo)體器件的制造方法，有可能減少導(dǎo)通損耗和開(kāi)關(guān)損耗。此外，根據(jù)本發(fā)明的半導(dǎo)體器件以及半導(dǎo)體器件的制造方法，有可能改進(jìn)成品率。


圖1是示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)的截面圖。圖2是示出正在制造的根據(jù)第一實(shí)施例的半導(dǎo)體器件的截面圖。圖3是示出正在制造的根據(jù)第一實(shí)施例的半導(dǎo)體器件的截面圖。圖4是示出正在制造的根據(jù)第一實(shí)施例的半導(dǎo)體器件的截面圖。圖5是示出正在制造的根據(jù)第一實(shí)施例的半導(dǎo)體器件的截面圖。圖6是示出正在制造的根據(jù)第一實(shí)施例的半導(dǎo)體器件的截面圖。
圖7是示出正在制造的根據(jù)第一實(shí)施例的半導(dǎo)體器件的截面圖。圖8是示出正在制造的根據(jù)第一實(shí)施例的半導(dǎo)體器件的截面圖。圖9是示出正在制造的根據(jù)第一實(shí)施例的半導(dǎo)體器件的截面圖。圖10是示出正在制造的根據(jù)第一實(shí)施例的半導(dǎo)體器件的截面圖。圖11是示出正在制造的根據(jù)第一實(shí)施例的半導(dǎo)體器件的截面圖。圖12是示出正在制造的根據(jù)第一實(shí)施例的半導(dǎo)體器件的截面圖。圖13是示出正在制造的根據(jù)第一實(shí)施例的半導(dǎo)體器件的截面圖。圖14是示出正在制造的根據(jù)第一實(shí)施例的半導(dǎo)體器件的截面圖。圖15是示出正在制造的根據(jù)第一實(shí)施例的半導(dǎo)體器件的截面圖。圖16是示出正在制造的根據(jù)第一實(shí)施例的半導(dǎo)體器件的截面圖。圖17是示出正在制造的根據(jù)第一實(shí)施例的半導(dǎo)體器件的截面圖。圖18是示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的雜質(zhì)濃度分布的特性圖。圖19是示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的擊穿電壓特性的特性圖。圖20是示出用于使根據(jù)第一實(shí)施例的半導(dǎo)體器件的截止的模擬電路的電路圖。圖21是示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的浪涌電壓和柵極電阻之間的關(guān)系的特性圖。圖22是示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的浪涌電壓和柵極電阻之間的關(guān)系的特性圖。圖23是示出根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)的截面圖。圖24是示出正在制造的根據(jù)第三實(shí)施例的半導(dǎo)體器件的截面圖。圖25是示出正在制造的根據(jù)第三實(shí)施例的半導(dǎo)體器件的截面圖。圖26是示出正在制造的根據(jù)第三實(shí)施例的半導(dǎo)體器件的截面圖。圖27是示出正在制造的根據(jù)第三實(shí)施例的半導(dǎo)體器件的截面圖。圖28是示出正在制造的根據(jù)第三實(shí)施例的半導(dǎo)體器件的截面圖。圖29是示出正在制造的根據(jù)第三實(shí)施例的半導(dǎo)體器件的截面圖。圖30是示出正在制造的根據(jù)第三實(shí)施例的半導(dǎo)體器件的截面圖。圖31是示出正在制造的根據(jù)第三實(shí)施例的半導(dǎo)體器件的截面圖。圖32是示出根據(jù)第三實(shí)施例的半導(dǎo)體器件的擊穿電壓特性的特性圖。圖33是示出根據(jù)第三實(shí)施例的半導(dǎo)體器件的擊穿電壓特性的特性圖。圖34是示出根據(jù)現(xiàn)有技術(shù)的IGBT的結(jié)構(gòu)的截面圖。圖35是示出根據(jù)現(xiàn)有技術(shù)的RB-1GBT的結(jié)構(gòu)的截面圖。圖36是示出正在制造的根據(jù)現(xiàn)有技術(shù)的半導(dǎo)體器件的截面結(jié)構(gòu)的截面圖。圖37是示出正在制造的根據(jù)現(xiàn)有技術(shù)的半導(dǎo)體器件的截面結(jié)構(gòu)的截面圖。圖38是示出正在制造的根據(jù)現(xiàn)有技術(shù)的半導(dǎo)體器件的截面結(jié)構(gòu)的截面圖。
具體實(shí)施例方式
在下文中，將參考附圖詳細(xì)描述根據(jù)本發(fā)明的示例性實(shí)施例的半導(dǎo)體器件及其制造方法。在說(shuō)明書(shū)和附圖中，在附加有“η”或“p “的層和區(qū)中，電子和空穴是指多數(shù)載流子。另外，添加到η或P的符號(hào)“ + ”和是指雜質(zhì)濃度比沒(méi)有這些符號(hào)的層或者區(qū)的濃度高和低。在以下實(shí)施例和附圖的描述中，相同的組件由相同的附圖標(biāo)記表示，并且其描述將不再重復(fù)。(第一實(shí)施例)圖1是示出根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)的截面圖。根據(jù)第一實(shí)施例的半導(dǎo)體器件是具有平面結(jié)構(gòu)的場(chǎng)阻斷絕緣柵雙極晶體管(FS-1GBT)。如圖1所示，根據(jù)第一實(shí)施例的半導(dǎo)體器件包括端接結(jié)構(gòu)26和有源區(qū)27，端接結(jié)構(gòu)26減小作為η型(第二導(dǎo)電型)半導(dǎo)體基板的η_漂移區(qū)(第三半導(dǎo)體區(qū))2的一個(gè)主表面(在下文中稱為第一主表面)的電場(chǎng)并維持擊穿電壓，當(dāng)半導(dǎo)體器件導(dǎo)通時(shí)電流在有源區(qū)27中流動(dòng)。

端接結(jié)構(gòu)26設(shè)置在其中設(shè)置有FS-1GBT的芯片的外周中，其在有源區(qū)27的外側(cè)。此外，端接結(jié)構(gòu)26與有源區(qū)27接觸并且包圍有源區(qū)27。有源區(qū)27設(shè)置在芯片的內(nèi)周中，其厚度t21小于芯片的外周的厚度t22，在該芯片的外周中設(shè)置有端接結(jié)構(gòu)26。端接結(jié)構(gòu)26可設(shè)置為從芯片外周的比芯片內(nèi)周厚的部分延伸到芯片內(nèi)周的薄的部分，或者它可以只設(shè)置在芯片外周的比芯片內(nèi)周厚的部分上。芯片外周的比芯片內(nèi)周厚的部分設(shè)置為從端接結(jié)構(gòu)26延伸到芯片外周中的切割線。在與從n_漂移區(qū)2的一個(gè)主表面(第一主表面)到另一主表面(在下文中稱為第二主表面)的方向(在下文中稱為第一深度方向)垂直的方向上，包括切割線寬度(約100 μ m)的芯片外周的比芯片內(nèi)周厚的部分的寬度為在整個(gè)芯片中例如300μπι。優(yōu)選的是，芯片的外周的厚度大于例如80 μ m。η場(chǎng)阻斷區(qū)(第二半導(dǎo)體區(qū))4設(shè)置在η_漂移區(qū)2的第二主表面上，以從有源區(qū)27延伸到端接結(jié)構(gòu)26。η—漂移區(qū)2的電阻率高于η場(chǎng)阻斷區(qū)4的電阻率。在有源區(qū)27中，η場(chǎng)阻斷區(qū)4在第一深度方向上的從η_漂移區(qū)2的第一主表面起的深度小于在端接結(jié)構(gòu)27中η場(chǎng)阻斷區(qū)4在第一深度方向上的從η_漂移區(qū)2的第一主表面起的深度。在有源區(qū)27中，η場(chǎng)阻斷區(qū)4在第一深度方向上的深度大于或等于例如1.5 μ m。在有源區(qū)27中，η場(chǎng)阻斷區(qū)4的厚度til小于在端接結(jié)構(gòu)27中η場(chǎng)阻斷區(qū)4的厚度tl2。具體而言，η—漂移區(qū)2和η場(chǎng)阻斷區(qū)4之間的界面在第一深度方向上從η—漂移區(qū)2的第一主表面起的位置從有源區(qū)27到端接結(jié)構(gòu)26是相同的。在端接結(jié)構(gòu)26中，η場(chǎng)阻斷區(qū)4的與η_漂移區(qū)2相反的表面在第一深度方向上從η_漂移區(qū)2的第一主表面起的位置比在有源區(qū)27中的深。在有源區(qū)27中，P集電極區(qū)(第一半導(dǎo)體區(qū))11設(shè)置在η場(chǎng)阻斷區(qū)4的與η_漂移區(qū)2相反的前表面上。集電電極(第二電極)12與P集電極區(qū)11的與η場(chǎng)阻斷區(qū)4相反的表面接觸。P集電極區(qū)11和集電電極12被設(shè)置成從有源區(qū)27延伸到端接結(jié)構(gòu)26。在端接結(jié)構(gòu)26中，氧化硅膜(絕緣區(qū))3設(shè)置在η場(chǎng)阻斷區(qū)4和P集電極區(qū)11之間。氧化硅膜3與η場(chǎng)阻斷區(qū)4接觸。第一深度方向上的從η_漂移區(qū)2的第一主表面起的氧化硅膜3的第一位置LI與有源區(qū)27中的第一深度方向上的從η_漂移區(qū)2的第一主表面起的集電電極12的位置L2基本相同。此外，作為P型(第一導(dǎo)電型)半導(dǎo)體基板的P型區(qū)I設(shè)置在氧化硅膜3和P集電極區(qū)11之間，P型區(qū)I的一個(gè)主表面(在下文中稱為第一主表面)與氧化硅膜3接觸，另一主表面(在下文中稱為第二主表面)與P集電極區(qū)11接觸。由于P型區(qū)I設(shè)置在端接結(jié)構(gòu)26中，因此如上所述，芯片的外周比芯片的內(nèi)周厚。在有源區(qū)27中，在η_漂移區(qū)2的第一主表面上形成FS-1GBT的表面元件結(jié)構(gòu)，包括例如P基極區(qū)(第四半導(dǎo)體區(qū))5、n+發(fā)射極區(qū)(第五半導(dǎo)體區(qū))6、P+基極接觸區(qū)10、η空穴阻擋區(qū)(第六半導(dǎo)體區(qū))13、柵絕緣膜7、柵電極8以及發(fā)射電極(第一電極)9。表面元件結(jié)構(gòu)、η-漂移區(qū)2、η場(chǎng)阻斷區(qū)4、ρ集電極區(qū)11以及集電電極12構(gòu)成有源區(qū)27的單位單元。具體而言，ρ基極區(qū)5和η空穴阻擋區(qū)13選擇性地設(shè)置在η_漂移區(qū)2的第一主表面的前表面層中。η空穴阻擋區(qū)13與ρ基極區(qū)5接觸并且覆蓋ρ基極區(qū)5的接近于η場(chǎng)阻斷區(qū)4的表面。η.發(fā)射極區(qū)6和ρ+基極接觸區(qū)10選擇性地設(shè)置在ρ基極區(qū)5的與η場(chǎng)阻斷區(qū)4相反(在下文中稱為“接近于第一主表面”)的前表面層中。η+發(fā)射極區(qū)6的電阻率小于η_漂移區(qū)2的電阻率。ρ+基極接觸區(qū)10與η+發(fā)射極區(qū)6接觸并且覆蓋η+發(fā)射極區(qū)6的接近于η場(chǎng)阻斷區(qū)4的表面。ρ+基極接觸區(qū)10的電阻率小于ρ基極區(qū)5的電阻率。

柵電極8隔著柵絕緣膜7設(shè)置在介于η—漂移區(qū)2和η.發(fā)射極區(qū)6之間的ρ基極區(qū)5的前表面(η—漂移區(qū)2的與η場(chǎng)阻斷區(qū)4相反的表面)上。具體而言，柵絕緣膜7形成在η—漂移區(qū)2、η空穴阻擋區(qū)13、ρ基極區(qū)5以及η+發(fā)射極區(qū)6的表面上，而柵電極8設(shè)置在柵絕緣膜7上。發(fā)射電極9與η_漂移區(qū)2的第一主表面?zhèn)壬系摩鸦鶚O區(qū)5和η+發(fā)射極區(qū)6接觸，并且使ρ基極區(qū)5和η+發(fā)射極區(qū)6電斷開(kāi)。發(fā)射電極9通過(guò)間層絕緣膜16與柵電極8絕緣。在端接結(jié)構(gòu)26中，用于維持FS-1GBT的擊穿電壓的結(jié)構(gòu)設(shè)置在η_漂移區(qū)2的第一主表面中。具體而言，多個(gè)浮置的P區(qū)(場(chǎng)限制環(huán)和第七半導(dǎo)體區(qū))14選擇性地設(shè)置在η_漂移區(qū)2的第一主表面的前表面層中。此外，多個(gè)場(chǎng)板區(qū)17設(shè)置在η_漂移區(qū)2的第一主表面上。每個(gè)場(chǎng)板區(qū)17電連接到電阻率小于場(chǎng)限制環(huán)14的P+型區(qū)，并且設(shè)置在場(chǎng)限制環(huán)14的第一主表面?zhèn)鹊那氨砻鎸又?。?chǎng)板區(qū)17由多晶硅制成。η+區(qū)(第八半導(dǎo)體區(qū))15設(shè)置在η_漂移區(qū)2的第一主表面的前表面層中，從而與場(chǎng)板區(qū)17分離。η+區(qū)15被設(shè)置成比場(chǎng)板區(qū)17更接近于芯片的外周。η+區(qū)15的電阻率小于η—漂移區(qū)2的電阻率。場(chǎng)板18與η+區(qū)15接觸。每個(gè)場(chǎng)板區(qū)17通過(guò)層間絕緣膜與場(chǎng)板18絕緣。如此，場(chǎng)限制環(huán)14、η+區(qū)15、場(chǎng)板區(qū)17和場(chǎng)板18構(gòu)成FS-1GBT的端接結(jié)構(gòu)26。接著，將描述圖1中所示的FS-1GBT的制造方法。圖2至17是示出正在制造的根據(jù)第一實(shí)施例的半導(dǎo)體器件的截面圖。首先，如圖2所示，制備通過(guò)例如切克勞斯基(Czochralski,CZ)法制造的ρ型半導(dǎo)體晶片(在下文中稱為CZ晶片；第一晶片)。ρ型CZ晶片(在下文中稱為P型CZ晶片I)是作為P型區(qū)I的P型半導(dǎo)體基板。然后，通過(guò)熱氧化法或沉積法在P型CZ晶片I的第一主表面上形成氧化硅膜3。氧化硅膜3的厚度可在例如IOOnm至3OOnm的范圍內(nèi)。然后，如圖3所示，與ρ型CZ晶片I分離地制備通過(guò)例如FZ法制造的η型FZ晶片(第二晶片)。η型FZ晶片(在下文中稱為η型FZ晶片2)是形成η_漂移區(qū)2的η型半導(dǎo)體基板。η型FZ晶片2的電阻率可在13 Ω.cm至20 Ω.cm的范圍內(nèi)。然后，在η型FZ晶片2的第二主表面上形成屏蔽氧化膜31。屏蔽氧化膜31的厚度可為例如約30nm。然后，將諸如砷(As)離子或銻(Sb)離子的η型雜質(zhì)離子通過(guò)屏蔽氧化膜31注入到η型FZ晶片2的第二主表面中。然后，如圖4所示，進(jìn)行熱退火工藝以在η型FZ晶片2的第二主表面中形成η場(chǎng)阻斷區(qū)(第二導(dǎo)電型半導(dǎo)體區(qū))4。形成η場(chǎng)阻斷區(qū)4的離子注入條件可為例如IX IO12CnT2至3X IO12CnT2的劑量以及IOOKeV的加速能量。
例如，用于形成η場(chǎng)阻斷區(qū)4的熱退火工藝可在氮?dú)?N)氣氛中在900° C的溫度下執(zhí)行30分鐘。用于形成η場(chǎng)阻斷區(qū)4的熱退火工藝有可能防止η型FZ晶片2的表面形態(tài)劣化。然后，去除在η型FZ晶片2的第二主表面上的屏蔽氧化膜31。然后，如圖5所示，ρ型CZ晶片I的其上形成有氧化硅膜3的第一主表面接合到η型FZ晶片2的其中形成有η場(chǎng)阻斷區(qū)4的第二主表面。在這種情況下，ρ型CZ晶片I的第一主表面和η型FZ晶片2的第二主表面隔著在η型FZ晶片2的η場(chǎng)阻斷區(qū)4上形成的自然氧化膜以弱力彼此接合。然后，對(duì)通過(guò)使η型FZ晶片2與ρ型CZ晶片I接合而獲得的SOI (絕緣體上硅)晶片進(jìn)行熱退火工藝。以此方式，強(qiáng)化η型FZ晶片2與ρ型CZ晶片I之間的接合。通過(guò)用于使P型CZ晶片I與η型FZ晶片2接合的熱退火工藝，使η場(chǎng)阻斷區(qū)4熱擴(kuò)散。以此方式，η場(chǎng)阻斷區(qū)4的擴(kuò)散深度大于在進(jìn)行用于使P型CZ晶片I與η型FZ晶片2接合的熱退火工藝之前的擴(kuò)散深度。例如，用于使P型CZ晶片I與η型FZ晶片2接合的熱退火工藝可在氮?dú)?氣氛或氬氣(Ar)氣氛中在1000° C至1200° C的溫度下進(jìn)行兩個(gè)小時(shí)。然后，如圖6所示，從η型FZ晶片2 —側(cè)上的主表面(在下文中簡(jiǎn)稱為η型FZ晶片2的第一主表面)起研磨通過(guò)使P型CZ晶片I與η型FZ晶片2接合獲得的SOI晶片，直至η型FZ晶片2具有預(yù)定厚度tl。例如，當(dāng)制造擊穿電壓等級(jí)為400V的FS-1GBT時(shí)，η型FZ晶片2的厚度tl減小到40 μ m。以此方式，完成其中層疊ρ型CZ晶片1、氧化硅膜3和η型FZ晶片2的SOI晶片。然后，如圖7所示，在有源區(qū)中，用一般方法在η型FZ晶片2的第一主表面上形成FS-1GBT的表面元件結(jié)構(gòu)20，其包括例如ρ基極區(qū)5、η+發(fā)射極區(qū)6、ρ+基極接觸區(qū)10、η空穴阻擋區(qū)13、柵絕緣膜7、柵電極8和發(fā)射電極9。在端接結(jié)構(gòu)中，用一般方法在η型FZ晶片2的第一主表面上形成一結(jié)構(gòu)，該結(jié)構(gòu)包括例如場(chǎng)限制環(huán)14、η+區(qū)15、場(chǎng)板區(qū)17和場(chǎng)板18并且維持FS-1GBT的擊穿電壓。通過(guò)用于形成FS-1GBT的表面元件結(jié)構(gòu)20和用于維持擊穿電壓的結(jié)構(gòu)的熱處理，使在η型FZ晶片2和ρ型CZ晶片I之間的界面處形成的η場(chǎng)阻斷區(qū)4熱擴(kuò)散，并且η場(chǎng)阻斷區(qū)4的擴(kuò)散深度增加。然后，在η型FZ晶片2的其上例如形成有表面元件結(jié)構(gòu)20的整個(gè)第一主表面上形成諸如聚酰亞胺膜或氮化膜的鈍化膜(未示出)。然后，蝕刻鈍化膜，以暴露表面元件結(jié)構(gòu)20的電極區(qū)并形成電極焊盤(pán)區(qū)。然后，如圖8所示，保護(hù)抗蝕劑32施加到η型FZ晶片2的其上例如形成有表面元件結(jié)構(gòu)20的整個(gè)第一主表面上。然后，對(duì)保護(hù)抗蝕劑32進(jìn)行改性和硬化，并且將背部研磨帶(BG帶)33附連到保護(hù)抗蝕劑32。此時(shí)，如圖9所示，SOI晶片的η型FZ晶片2通過(guò)保護(hù)抗蝕劑32附連到BG帶33，其中表面元件結(jié)構(gòu)20形成在η型FZ晶片2的第一主表面中的每個(gè)元件形成區(qū)中，每個(gè)元件形成區(qū)在晶片被切割成芯片時(shí)將成為單個(gè)芯片。然后，如圖10所示，研磨SOI晶片在P型CZ晶片I 一側(cè)上的主表面(在下文中簡(jiǎn)稱為P型CZ晶片I的第二主表面)，以使SOI晶片的厚度t2大于80 μ m，例如，直至厚度t2SlOOymtj然后，從η型FZ晶片2的第一主表面去除BG帶33，并清洗SOI晶片。然后，蝕刻P型CZ晶片I的第一主表面，以使ρ型CZ晶片I的厚度為例如約5 μ m至20 μ m。然后，在ρ型CZ晶片I的第一主表面上形成具有使P型CZ晶片I的有源區(qū)暴露的開(kāi)口的抗蝕劑掩模34。以此方式，如圖11所示，與在η型FZ晶片2的第一主表面上形成的表面元件結(jié)構(gòu)20相反的ρ型CZ晶片I的第二主表面的部分通過(guò)抗蝕劑掩模34的開(kāi)口暴露。然后，如圖12所示，使用抗蝕劑掩模34作為掩模進(jìn)行各向異性濕法蝕刻，以形成從P型CZ晶片I的第二主表面延伸到氧化硅膜3的凹槽35。S卩，氧化硅膜3用作蝕刻終止層。通過(guò)用于形成凹槽35的各向異性蝕刻在ρ型CZ晶片I中形成多個(gè)凹槽35，這些凹槽具有其中在截面圖中第二主表面比第一主表面長(zhǎng)的梯形形狀。在P型CZ晶片I中形成的凹槽35使得在完成FS-1GBT之后有源區(qū)中的芯片厚度小于端接結(jié)構(gòu)中的芯片厚度。用于形成凹槽35的蝕刻中使用的溶液可包括例如氫氧化四甲銨(TMAH)溶液作為主要成分。然后，去除用于形成凹槽35的抗蝕劑掩模34。然后，如圖13所示，進(jìn)行濕法蝕刻以去除從凹槽35的底部暴露的氧化硅膜3。此時(shí)，如圖14所示，與在η型FZ晶片2的第一主表面上形成的表面元件結(jié)構(gòu)20相反的η型FZ晶片2的第二主表面的部分從每個(gè)凹槽35的底部暴露。此外，如圖15所示，去除從凹槽35的底部暴露的氧化硅膜3，并且氧化硅膜3設(shè)置在有源區(qū)27中第一深度方向上從η-漂移區(qū)2的第一主表面起的第一位置LI處。然后，去除覆蓋η型FZ晶片2的第一主表面的保護(hù)抗蝕劑32，并清洗SOI晶片。然后，將硼⑶離子注入到SOI晶片的在ρ型CZ晶片I 一側(cè)上的整個(gè)表面中，即P型CZ晶片I的第二主表面、P型CZ晶片I的從凹槽35的側(cè)壁暴露的表面以及η型FZ晶片2的從凹槽35的底部暴露的第二主表面。然后，對(duì)SOI晶片的在ρ型CZ晶片I 一側(cè)上的整個(gè)表面進(jìn)行激光退火工藝，以激活注入到SOI晶片的在ρ型CZ晶片I 一側(cè)上的整個(gè)表面中的硼。以此方式，如圖16所示，在SOI晶片的在ρ型CZ晶片I 一側(cè)的整個(gè)表面中形成P集電極區(qū)11。由于在η型FZ晶片2從凹槽35的底部暴露的第二主表面中形成P集電極區(qū)11，因此在有源區(qū)27中的η場(chǎng)阻斷區(qū)4的厚度til小于在端接結(jié)構(gòu)26中的η場(chǎng)阻斷區(qū)4的厚度tl2。形成ρ集電極區(qū)11的離子注入條件可為例如5X IO12CnT2至1.5X IO13CnT2的劑量以及30KeV至60KeV的加速能量。例如，可用波長(zhǎng)為532nm的YAG激光器以1.0J/cm2至
2.0J/cm2的能量密度進(jìn)行用于形成ρ集電極區(qū)11的激光退火工藝。然后，在SOI晶片的在ρ型CZ晶片I 一側(cè)上的整個(gè)表面上沉積形成集電電極12的金屬電極材料。以此方式，集電電極12設(shè)置在有源區(qū)27中第一深度方向上從n_漂移區(qū)2的第一主表面起的第二位置L2處。然后，對(duì)沉積在SOI晶片的在ρ型CZ晶片I 一側(cè)上的整個(gè)表面上的金屬電極材料進(jìn)行熱退火，以在P集電極區(qū)11的整個(gè)表面上形成集電電極
12。用于形成集電電極12的熱退火工藝可例如在惰性氣氛中在180° C至330° C的溫度下進(jìn)行。以此方式，如圖17所示，在SOI晶片中形成圖1中所示的多個(gè)FS-1GBT。然后，沿切割線36將SOI晶片切割成單個(gè)芯片。以此方式，完成圖1所示的FS-1GBT。 接著，將描述圖1中所示的FS-1GBT的電特性。首先，將描述P集電極區(qū)11的雜質(zhì)濃度分布。圖18是示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的雜質(zhì)濃度分布的特性圖。圖18示出當(dāng)在以下條件下形成η場(chǎng)阻斷區(qū)4和ρ集電極區(qū)11時(shí)ρ集電極區(qū)11附近的雜質(zhì)濃度分布。在用于形成η場(chǎng)阻斷區(qū)4的離子注入中，摻雜劑是銻(Sb)，其劑量是3X1012cm_2。在用于形成P集電極區(qū)11的離子注入中，摻雜劑是硼，其劑量是I X IO13Cm-2,并且加速能量是45KeV0
以1.4J/cm2的能量密度進(jìn)行用于形成P集電極區(qū)11的激光退火工藝。然后，測(cè)量P集電極區(qū)11附近的雜質(zhì)濃度。在圖18中，集電電極12和P集電極區(qū)11之間的界面的深度為O (水平軸)。圖18所示的銻濃度分布是模擬結(jié)果。圖18所示的硼濃度分布是通過(guò)擴(kuò)展薄層電阻法獲得的測(cè)量結(jié)果。凈摻雜濃度的分布是η—漂移區(qū)2的電阻率為17Ω._時(shí)的凈摻雜濃度。圖18所示的結(jié)果證明，由銻制成的η場(chǎng)阻斷區(qū)4的深度為約3.8 μ m，并且其激活率為大約100%。Tokura, Norihito 等人的 “Milestones Achieved in IGBT Development overthe Last25Years (1984to2009) ”(圖 8), IEEE J Transaction on Al,第 131 卷，第 I 期,2011年，第1-8頁(yè)揭示了一種結(jié)構(gòu)，其中即使在離子注入的加速能量為620KeV時(shí)，通過(guò)將磷(P)離子注入薄晶片而形成的根據(jù)現(xiàn)有技術(shù)的η場(chǎng)阻斷區(qū)的范圍為約0.8 μ m。此外，SP使在用于隔著P集電極區(qū)形成在η場(chǎng)阻斷區(qū)表面上的集電電極的熱退火工藝的加熱溫度為450° C(該溫度是集電電極可允許的極限溫度)時(shí)，η場(chǎng)阻斷區(qū)的激活率也不大于約20%。
此外，Thomas Gutt 等人，“Deep melt activation using laser thermalannealing for IGBT thin wafer technology，，(圖 5), Proceedings of The22ndInternational Symposium on Power Semiconductor Devices&IC’s,2011 年，第 29-32 頁(yè)揭示了一種結(jié)構(gòu)，其中即使在激光器的波長(zhǎng)λ為306nm且能量密度為3.7J/cm2時(shí)，硅熔化深度為小于或等于250nm。在比熔化深度更深的部分，磷的激活率快速降低。因此，根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法，與其中在形成表面元件結(jié)構(gòu)之后形成η場(chǎng)阻斷區(qū)的現(xiàn)有技術(shù)相比，可形成具有較大熔化深度的η場(chǎng)阻斷區(qū)。接著，將描述根據(jù)第一實(shí)施例的FS-1GBT的擊穿電壓和η—漂移區(qū)2的電阻率。圖19是示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的擊穿電壓特性的特性圖。圖19示出當(dāng)有源區(qū)的半間距(從有源區(qū)和端接結(jié)構(gòu)26的界面到有源區(qū)27與界面相反的端部的距離)為15 μ m且用于形成η空穴阻擋區(qū)13的離子注入的劑量為2Χ IO12CnT2時(shí)的元件擊穿電壓和η_漂移區(qū)2的電阻率。假設(shè)從氧化硅膜3到元件的前表面(η型FZ晶片的第一主表面)的距離Tsub為37 μ m。在達(dá)到溫度范圍下限-40° C的情況下保證擊穿電壓、從氧化硅膜3到元件前表面的距離Tsub的變化范圍為從-3 μ m至+3 μ m、并且n_漂移區(qū)2的電阻率的變化范圍為從-8%至+8%時(shí)，確認(rèn)n_漂移區(qū)2的平均厚度為40 μ m,并且n_漂移區(qū)2的平均電阻率P 為 17 Ω.CnT2。隨著將成為n_漂移區(qū)2的η型FZ晶片的厚度減小，在導(dǎo)通狀態(tài)中存儲(chǔ)在η_漂移區(qū)2中的電荷量將減少。因此，當(dāng)元件截止時(shí)的電流變化di/dt增大，并且通過(guò)電路的寄生電感使集電極和發(fā)射極之間的雪崩電壓增大。因此，有必要將元件的峰值電壓降低為小于或等于擊穿電壓。接著，將描述當(dāng)元件截止時(shí)的浪涌電壓和柵極電阻。圖20是示出用于使根據(jù)第一實(shí)施例的半導(dǎo)體器件截止的模擬電路的電路圖。圖21是示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的浪涌電壓和柵極電阻之間的關(guān)系的特性圖。浪涌電壓是雪崩電壓和總線電壓之差。如圖20所示，作為根據(jù)第一實(shí)施例的半導(dǎo)體器件，IGBT41連接到模擬電路。在以下條件下測(cè)量截止特性:總線電壓Vbus=200V ;峰值電流Ipk=25A ;寄生電感Ls=80nH ;結(jié)溫Tj=150° C ;從氧化硅膜3到元件前表面的距離Tsub為40° C ;以及n_漂移區(qū)2的電阻率P為17Ω.cm2。如圖19所示，優(yōu)選的是，當(dāng)考慮以下因素時(shí)，在具有圖1中所示的平面結(jié)構(gòu)的IGBT中，有源區(qū)27的額定電流密度小于或等于270A/cm2并且一般由多晶硅制成的柵極的電阻Rg大于或等于40 Ω:n_漂移區(qū)2的電阻率的范圍的下限、從氧化硅膜3到元件前表面的距離Tsub的范圍的下限、在150° C的結(jié)溫Tj下的擊穿電壓為約520V ;以及當(dāng)高于或等于額定電流的電流截止時(shí)的動(dòng)態(tài)擊穿電壓低于靜態(tài)擊穿電壓。此外，與其擊穿電壓等級(jí)對(duì)應(yīng)于較大基板厚度的元件相比，需要減小電路的寄生電感。接著，將描述額定電流密度、截止損耗Eoff和導(dǎo)通電壓Von之間的關(guān)系。圖22是示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的浪涌電壓和柵極電阻之間的關(guān)系的特性圖。在以下條件下測(cè)量截止特性:結(jié)溫Tj=150° C ;從氧化硅膜3到元件前表面的距離Tsiffi為40 μ m ;n_漂移區(qū)2的電阻率P為17Ω.αιΓ2，并且額定電流為150Α。圖22所示的結(jié)果證明:當(dāng)額定電流密度在175A/cm2至275A/cm2的范圍內(nèi)時(shí)，截止損耗Eoff小于或等于22 μ J/A/脈沖，并且導(dǎo)通電壓Von小于或等于2.1。如上所述，根據(jù)第一實(shí)施例的半導(dǎo)體器件，端接結(jié)構(gòu)26中的芯片厚度t22大于有源區(qū)27中的芯片厚度t21。因此，其厚度大于有源區(qū)27中的芯片的厚度的各部分(在下文中稱為肋部)可設(shè)置在每一芯片的外周中，其中多個(gè)元件排列在晶片中以包圍有源區(qū)27。具體地，例如，肋部沿著晶片的擦洗線(scrub line)排列成柵格形狀。肋部的從芯片外周到芯片內(nèi)周的寬度為例如約30 μ m，其包括整個(gè)芯片中端接結(jié)構(gòu)和擦洗線的寬度。此外，肋部的厚度可大于或等于例如80 μ m,該厚度是在減薄晶片時(shí)晶片厚度的極限值(極限厚度)。因此，即使當(dāng)有源區(qū)27中的芯片的厚度減小到獲取期望擊穿電壓所需的設(shè)計(jì)值時(shí)，設(shè)置在芯片的外周中的肋部也可緩和晶片上的應(yīng)力集中。由此，與其中肋部只在晶片的外周中形成的根據(jù)現(xiàn)有技術(shù)的晶片相比，晶片不太可能破裂。因此，有可能改善晶片的機(jī)械強(qiáng)度。根據(jù)本發(fā)明，由于有源區(qū)27中的芯片的厚度可減小到獲取期望擊穿電壓所需的設(shè)計(jì)值，因此有可能改進(jìn)元件的導(dǎo)通損耗和開(kāi)關(guān)損耗之間的折衷關(guān)系。因此，有可能降低導(dǎo)通損耗和開(kāi)關(guān)損耗。 根據(jù)本發(fā)明，例如在形成元件的表面元件結(jié)構(gòu)20之前，形成η場(chǎng)阻斷區(qū)4。因此，在P型CZ晶片I接合至η型FZ晶片2時(shí)并且在例如形成元件的表面元件結(jié)構(gòu)20時(shí)，有可能使η場(chǎng)阻斷區(qū)4熱擴(kuò)散。因此，與其中在晶片中形成表面元件結(jié)構(gòu)20后、晶片被減薄且在薄晶片中形成η場(chǎng)阻斷區(qū)4的現(xiàn)有技術(shù)相比，有可能增加η場(chǎng)阻斷區(qū)4的擴(kuò)散深度。由此，有可能降低由于現(xiàn)有技術(shù)中的薄η場(chǎng)阻斷區(qū)4而發(fā)生的漏電流。有可能降低導(dǎo)通損耗和開(kāi)關(guān)損耗。根據(jù)本發(fā)明，由于肋部設(shè)置在芯片中的每一個(gè)的外周中，其中多個(gè)元件排列在晶片中，因此在晶片切割時(shí)對(duì)晶片執(zhí)行的電特性試驗(yàn)中，設(shè)置在有源區(qū)27中的ρ集電極區(qū)11或集電電極12不與其上放置有晶片的支承部接觸。因此，有可能防止ρ集電極區(qū)11或集電電極12受損。以此方式，有可能防止該元件的擊穿電壓或漏電流特性的劣化。因此，有可能改善元件的成品率。(第二實(shí)施例)將描述根據(jù)第二實(shí)施例的半導(dǎo)體器件。根據(jù)第二實(shí)施例的半導(dǎo)體器件與根據(jù)第一實(shí)施例的半導(dǎo)體器件的不同之處在于IGBT具有作為溝槽結(jié)構(gòu)的表面元件結(jié)構(gòu)。在根據(jù)第二實(shí)施例的半導(dǎo)體器件中，ρ基極區(qū)選擇性地設(shè)置在有源區(qū)中η—漂移區(qū)2的第一主表面的表面層中。溝槽被設(shè)置成從P基極區(qū)的接近于第一主表面的表面通過(guò)P基極區(qū)延伸到η—漂移區(qū)2。柵絕緣膜沿著溝槽的側(cè)壁和底部設(shè)置。柵電極被埋入柵絕緣膜。η.發(fā)射極區(qū)選擇性地設(shè)置在P基極區(qū)中。η.發(fā)射極區(qū)被設(shè)置成在溝槽的側(cè)壁上與柵絕緣膜接觸。根據(jù)第二實(shí)施例的半導(dǎo)體器件類似于根據(jù)第一實(shí)施例的半導(dǎo)體器件，不同之處在于表面元件結(jié)構(gòu)是柵結(jié)構(gòu)。在根據(jù)第二實(shí)施例的半導(dǎo)體器件的制造方法中，在根據(jù)第一實(shí)施例的半導(dǎo)體器件中形成表面元件結(jié)構(gòu)時(shí)，通過(guò)一般方法形成柵結(jié)構(gòu)。根據(jù)第二實(shí)施例的半導(dǎo)體器件的制造方法類似于根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法，其不同之處在于形成作為柵結(jié)構(gòu)的表面元件結(jié)構(gòu)的工藝。如上所述，根據(jù)第二實(shí)施例的半導(dǎo)體器件，有可能獲取與根據(jù)第一實(shí)施例的半導(dǎo)體器件相同的效果。由于表面元件結(jié)構(gòu)是柵結(jié)構(gòu)，因此有可能降低截止損耗Eoff和導(dǎo)通電壓 Von。 (第三實(shí)施例)接著，將描述根據(jù)第三實(shí)施例的半導(dǎo)體器件。圖23是示出根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)的截面圖。根據(jù)第三實(shí)施例的半導(dǎo)體器件與根據(jù)第一實(shí)施例的半導(dǎo)體器件的不同之處在于其具有用于維持反向擊穿電壓的結(jié)構(gòu)。根據(jù)第三實(shí)施例的半導(dǎo)體器件是反向阻斷IGBT(RB-1GBT)。如圖23所示，在根據(jù)第三實(shí)施例的半導(dǎo)體器件中，P集電極區(qū)11設(shè)置在有源區(qū)27中n_漂移區(qū)2的第二主表面中。η場(chǎng)阻斷區(qū)4被設(shè)置在n_漂移區(qū)2和ρ集電極區(qū)11之間。在端接結(jié)構(gòu)26中，第一 ρ+擴(kuò)散分離層(第九半導(dǎo)體區(qū))24A設(shè)置在n_漂移區(qū)2的第二主表面的表面層中，從而在從P集電極區(qū)11到η—漂移區(qū)2的方向(在下文中稱為第二深度方向)上比P集電極區(qū)11更深并且與氧化硅膜3重疊。第一 ρ+擴(kuò)散分離層24Α與氧化硅膜3的接近于η_漂移區(qū)2的整個(gè)表面接觸。在端接結(jié)構(gòu)26中，第二 ρ+擴(kuò)散分離層(第十半導(dǎo)體區(qū))24Β設(shè)置在η_漂移區(qū)2的第一主表面的表面層中，從而與場(chǎng)板區(qū)17分離并且與第一 ρ+擴(kuò)散分離層24Α接觸。第二P+擴(kuò)散分離層24Β被設(shè)置成比場(chǎng)板區(qū)17更接近于芯片的外周。場(chǎng)板18與第二 ρ+擴(kuò)散分離層24Β接觸。第一 ρ+擴(kuò)散分離層24Α和第二 ρ+擴(kuò)散分離層24Β使得有可能獲得反向擊穿電壓。根據(jù)第三實(shí)施例的半導(dǎo)體器件類似于根據(jù)實(shí)施例的半導(dǎo)體器件，不同之處在于第一 P+擴(kuò)散分離層24Α和第二 ρ+擴(kuò)散分離層24Β。接著，將描述圖23中所示的RB-1GBT的制造方法。圖24至31是示出正在制造的根據(jù)第三實(shí)施例的半導(dǎo)體器件的截面圖。首先，如圖24所示，類似于第一實(shí)施例，在例如作為P型區(qū)I的P型CZ晶片(在下文中稱為ρ型CZ晶片I)的第一主表面上形成氧化硅膜3-1。氧化硅膜3-1的厚度可在例如IOOnm至300nm的范圍內(nèi)。然后，如圖25所示，類似于第一實(shí)施例，例如，與P型CZ晶片I分離地制備η型FZ晶片(在下文中稱為η型FZ晶片2)。然后，在η型FZ晶片2的第二主表面上形成屏蔽氧化膜3-2。屏蔽氧化膜3_2的厚度可為例如約30nm。然后，在η型FZ晶片2的第二主表面上形成具有用于形成p+擴(kuò)散分離層(第一導(dǎo)電型半導(dǎo)體區(qū))24Α的開(kāi)口的抗蝕劑掩模41。然后，使用抗蝕劑掩模41作為掩模將諸如硼離子的P型雜質(zhì)離子注入η型FZ晶片2的第二主表面。形成第一 P+擴(kuò)散分離層24Α的離子注入條件可為例如5 X IO14CnT2至5 X IO15CnT2的劑量以及30KeV至IOOKeV的加速能量。然后，使用抗蝕劑掩模41進(jìn)行蝕刻，從而去除從抗蝕劑掩模41的開(kāi)口暴露的屏蔽氧化膜3-2。
然后，去除抗蝕劑掩模41，并且清洗η型FZ晶片2。然后，進(jìn)行熱退火工藝，以形成第一 P+擴(kuò)散分離層24Α，并且清洗η型FZ晶片2。例如，用于形成第一 P+擴(kuò)散分離層24Α的熱退火工藝可在氮?dú)?N)氣氛中在900° C的溫度下執(zhí)行30分鐘。然后，如圖27所示，類似于第一實(shí)施例，P型CZ晶片I的其上形成有氧化硅膜3-1的第一主表面接合到η型FZ晶片2的其上形成有屏蔽氧化膜3-2的第二主表面。以此方式，在ρ型CZ晶片I的從中去除了氧化硅膜3-1的部分中形成標(biāo)記區(qū)25。然后,類似于第一實(shí)施例,對(duì)通過(guò)使η型FZ晶片2與ρ型CZ晶片I接合而獲得的SOI晶片進(jìn)行熱退火工藝。以此方式，強(qiáng)化η型FZ晶片2與P型CZ晶片I之間的接合。此夕卜，通過(guò)用于使P型CZ晶片I與η型FZ晶片2接合的熱退火工藝，使第一 P+擴(kuò)散分離層24Α熱擴(kuò)散。然后，如圖28所示，從η型FZ晶片2 —側(cè)上的主表面(在下文中簡(jiǎn)稱為η型FZ晶片2的第一主表面)起研磨通過(guò)使P型CZ晶片I與η型FZ晶片2接合獲得的SOI晶片，直至η型FZ晶片2具有預(yù)定厚度t3。例如，η型FZ晶片2的厚度t3可為68 μ m。以此方式，完成其中層疊P型CZ晶片1、氧化硅膜3和η型FZ晶片2的SOI晶片。然后，如圖29所示，在η型FZ晶片2的第一主表面上形成熱氧化膜42。熱氧化膜42的厚度可在例如600nm至IOOOnm的范圍內(nèi)。然后，通過(guò)光刻在η型FZ晶片2的第一主表面上形成其中在對(duì)應(yīng)于第一 P+擴(kuò)散分離層24Α的部分形成有開(kāi)口的抗蝕劑掩模(未示出)。對(duì)應(yīng)于第一 P+擴(kuò)散分離層24Α的部分是η型FZ晶片2的第一主表面的與η型FZ晶片2的第二主表面的其中形成第一 P+擴(kuò)散分離層24Α的部分相對(duì)的部分。當(dāng)形成抗蝕劑掩模時(shí)，標(biāo)記區(qū)25用作定位標(biāo)記。然后，使用在η型FZ晶片2的第一主表面上形成的抗蝕劑掩模作為掩模選擇性地去除熱氧化膜42，并且清洗SOI晶片。然后，進(jìn)行熱氧化工藝，以在η型FZ晶片2的第一主表面上形成屏蔽氧化膜43。以此方式，在η型FZ晶片2的第一主表面的其中未設(shè)置有熱氧化膜42的部分中形成屏蔽氧化膜43。屏蔽氧化膜43的厚度是例如30nm。然后，去除在η型FZ晶片2的第一主表面上形成的抗蝕劑掩模。然后，將硼離子通過(guò)屏蔽氧化膜43注入到η型FZ晶片2的第一主表面中，從而形成第二 P+擴(kuò)散分離層24Β。在這種情況下，由于熱氧化膜42的厚度較大使得雜質(zhì)離子無(wú)法注入，因此硼離子未注入到η型FZ晶片2的第一主表面的其中形成有熱氧化膜42的部分中。形成第二 P+擴(kuò)散分離層24Β的離子注入條件可為例如5 X IO14CnT2至5 X IO15CnT2的劑量以及30KeV至60KeV的加速能量。然后，清洗SOI晶片。然后，在η型FZ晶片2的第二主表面的表面層中形成的第一 P+擴(kuò)散分離層24Α和在η型FZ晶片2的第一主表面的表面層中形成的第二 P+擴(kuò)散分離層24Β通過(guò)熱退火工藝而熱擴(kuò)散，并且彼此相連。例如，用于連接第一 P+擴(kuò)散分離層24Α和第二 ρ+擴(kuò)散分離層24Β的熱退火工藝可在氮?dú)?N)氣氛或氬氣氣氛中在1300° C的溫度下進(jìn)行14小時(shí)至20小時(shí)。以此方式，如圖30所示，在對(duì)應(yīng)于第一 ρ+擴(kuò)散分離層24Α的位置處在η型FZ晶片2的第一主表面中形成與第一 P+擴(kuò)散分離層24Α接觸的第二 ρ+擴(kuò)散分離層24Β。然后，熱氧化膜42和屏蔽氧化膜43全部去除。如圖31所示，RB-1GBT的表面元件結(jié)構(gòu)、用于維持RB-1GBT的擊穿電壓的結(jié)構(gòu)、以及用于維持RB-1GBT的反向擊穿電壓的結(jié)構(gòu)設(shè)置在η型FZ晶片2的第一主表面上。然后，類似于第一實(shí)施例，在η型FZ晶片2的其上例如形成有表面兀件結(jié)構(gòu)的整個(gè)第一主表面上形成諸如聚酰亞胺膜或氮化膜的鈍化膜(未示出)。然后，蝕刻鈍化膜，以暴露表面元件結(jié)構(gòu)的電極區(qū)并形成電極焊盤(pán)區(qū)。在形成表面元件結(jié)構(gòu)之后，按需進(jìn)行用于調(diào)節(jié)壽命的輕離子照射和熱退火。然后，用保護(hù)抗蝕劑來(lái)保護(hù)η型FZ晶片2的其上例如形成有表面元件結(jié)構(gòu)的整個(gè)第一主表面，并且BG帶隔著保護(hù)抗蝕劑附連到η型FZ晶片2的第一主表面。然后，類似于第一實(shí)施例，進(jìn)行后續(xù)工藝以在P型CZ晶片的第二主表面上形成用于使有源區(qū)的厚度小于端接結(jié)構(gòu)的厚度的凹槽、P集電極區(qū)11和集電電極12，并且將晶片切割成單個(gè)。以此方式，完成圖23所示的RB-1GBT。接著，將描述圖23中所示的RB-1GBT的電特性。圖32和33是示出根據(jù)第三實(shí)施例的半導(dǎo)體器件的擊穿電壓特性的特性圖。為了減小在高溫下使用RB-1GBT時(shí)的反向漏電流，在施加保證的反向偏壓 VECS時(shí)擴(kuò)展到η_漂移區(qū)2的耗盡層區(qū)的從邊界表面28到ρ基極區(qū)5或場(chǎng)限制環(huán)14的在第二深度方向上的距離d需要大于n_漂移區(qū)2中少數(shù)載流子的擴(kuò)散長(zhǎng)度(參見(jiàn)圖31)。在元件的擊穿電壓等級(jí)為400 V的情況下，保證的反向偏壓VECS為 400 V。因此,確保包括ρ發(fā)射極、η基極和ρ集電極的ρηρ雙極晶體管的基極寬度為預(yù)定值，其中P發(fā)射極包括P基極區(qū)5或場(chǎng)限制環(huán)14，η基極是η—漂移區(qū)2的未耗盡的一部分，P集電極包括P集電極區(qū)11、第一 P+擴(kuò)散分離層24Α和第二 ρ+擴(kuò)散分離層24Β，并且降低電流放大系數(shù)。生成以與由于耗盡層區(qū)中的載流子的生成或者載流子的重新組合而生成的電子電流重新組合的基極電流無(wú)需過(guò)分放大。在根據(jù)第三實(shí)施例的半導(dǎo)體器件中，將成為η_漂移區(qū)2的η型半導(dǎo)體基板的厚度Tsub為65 μ m，ρ集電極區(qū)11具有圖18所示的雜質(zhì)濃度分布，并且距離d為10 μ m。此外，在IOkgry和5.4MeV的條件下進(jìn)行電子束照射，并且退火工藝在氫氣氣氛中在330° C至350° C的溫度下進(jìn)行40分鐘至80分鐘。圖32示出在這種情況下根據(jù)第三實(shí)施例的半導(dǎo)體器件的正向擊穿電壓BVCES與n_漂移區(qū)2的電阻率之間的關(guān)系。此外，圖33示出根據(jù)第三實(shí)施例的半導(dǎo)體器件的反向擊穿電壓BVCES與n_漂移區(qū)2的電阻率之間的關(guān)系。當(dāng)n_漂移區(qū)2的電阻率的變化在-8%至+8%的范圍內(nèi)、n_漂移區(qū)2的厚度的變化在-3%至+3%的范圍內(nèi)、并且在-40° C至150° C的溫度范圍中保證元件的擊穿電壓時(shí)，將成為n_漂移區(qū)2的η型半導(dǎo)體基板的平均電阻率為17 Ω.cm,并且將成為n_漂移區(qū)2的η型半導(dǎo)體基板的平均厚度為68 μ m。在這種情況下，有可能獲得具有期望擊穿電壓等級(jí)(例如,400V的擊穿電壓等級(jí))的RB-1GBT中的高擊穿電壓。在其中保證元件的擊穿電壓的-40° C至150° C的溫度范圍中，當(dāng)半導(dǎo)體器件用于例如電動(dòng)汽車中時(shí)需要保證根據(jù)第三實(shí)施例的半導(dǎo)體器件的電特性。如上所述，根據(jù)第三實(shí)施例的半導(dǎo)體器件，在具有用于維持反向擊穿電壓的結(jié)構(gòu)的RB-1GBT中，有可能獲取與根據(jù)第一實(shí)施例的半導(dǎo)體器件相同的效果。此外，根據(jù)第三實(shí)施例的半導(dǎo)體器件，在例如形成元件的表面元件結(jié)構(gòu)20之前形成第一 P+擴(kuò)散分離層24A。因此，有可能減少形成穿過(guò)η—漂移區(qū)2的ρ型隔離區(qū)、從而形成用于維持反向擊穿電壓的結(jié)構(gòu)所需的熱擴(kuò)散時(shí)間。以此方式，有可能減少由在高溫下長(zhǎng)時(shí)間地執(zhí)行的熱擴(kuò)散引起的晶體缺陷。(第四實(shí)施例)將描述根據(jù)第四實(shí)施例的半導(dǎo)體器件。根據(jù)第四實(shí)施例的半導(dǎo)體器件與根據(jù)第三實(shí)施例的半導(dǎo)體器件的不同之處在于形成具有溝槽結(jié)構(gòu)的表面元件結(jié)構(gòu)的IGBT。在根據(jù)第四實(shí)施例的半導(dǎo)體器件中，有源區(qū)中的表面元件結(jié)構(gòu)與根據(jù)第二實(shí)施例的半導(dǎo)體器件中有源區(qū)中的表面元件結(jié)構(gòu)相同。根據(jù)第四實(shí)施例的半導(dǎo)體器件類似于根據(jù)第三實(shí)施例的半導(dǎo)體器件，其不同之處在于表面元件結(jié)構(gòu)。在根據(jù)第四實(shí)施例的半導(dǎo)體器件中的有源區(qū)中形成表面元件結(jié)構(gòu)的工藝與在根據(jù)第二實(shí)施例的半導(dǎo)體器件中的有源區(qū)中形成表面元件結(jié)構(gòu)的工藝相同。根據(jù)第四實(shí)施例的半導(dǎo)體器件的制造方法類似于根據(jù)第三實(shí)施例的半導(dǎo)體器件的制造方法，其不同之處在于在有源區(qū)中形成表面元件結(jié)構(gòu)的工藝。如上所述，根據(jù)第四實(shí)施例的半導(dǎo)體器件，有可能獲取與根據(jù)第一至第三實(shí)施例的半導(dǎo)體器件相同的效果。本發(fā)明不限于上述實(shí)施例，而是可以應(yīng)用于其中使用將成為n_漂移區(qū)的薄晶片形成元件結(jié)構(gòu)的半導(dǎo)體器件。此外，在上述實(shí)施例中，第一導(dǎo)電型是P型，而第二導(dǎo)電型是η型。然而，在本發(fā)明中，第一導(dǎo)電型可以是η型而第二導(dǎo)電型可以是ρ型。在此情況下，獲取如上所述的相同效果。工業(yè)實(shí)用性如上所述，根據(jù)本發(fā)明的半導(dǎo)體器件和半導(dǎo)體器件制造方法在形成于薄晶片上的具有低擊穿電壓的半導(dǎo)體器件中是有效的。具體而言，例如，根據(jù)本發(fā)明的半導(dǎo)體器件和半導(dǎo)體器件制造方法可用于改善具有小于或等于600V的低擊穿電壓的半導(dǎo)體器件的效率，該半導(dǎo)體器件可用于PDP或閃光燈的脈沖電源以及AC輸入電壓為200V的工業(yè)功率轉(zhuǎn)換器。此外，根據(jù)本發(fā)明的半導(dǎo)體器件和半導(dǎo)體器件制造方法可用于改善驅(qū)動(dòng)電動(dòng)汽車中的發(fā)動(dòng)機(jī)的逆變器的效率。附圖標(biāo)記的說(shuō)明I P型區(qū)(P型CZ晶片)2 η_漂移區(qū)(η_型FZ晶片)3 氧化硅膜4 η場(chǎng)阻斷區(qū)5 P基極區(qū)6 η+發(fā)射極區(qū)7 柵絕緣膜8柵電極9發(fā)射電極10 P+基極接觸區(qū)11 P集電極區(qū)12 集電電極13 η空穴阻擋區(qū) 14 場(chǎng)限制環(huán)
15n+ 區(qū)16層間絕緣膜17場(chǎng)板區(qū)18場(chǎng)板26端接結(jié)構(gòu)27有源區(qū)til有源區(qū)中的η場(chǎng) 阻斷區(qū)的厚度tl2端接結(jié)構(gòu)中的η場(chǎng)阻斷區(qū)的厚度
權(quán)利要求
1.一種半導(dǎo)體器件，包括: 第一導(dǎo)電型的第一半導(dǎo)體區(qū)； 與所述第一半導(dǎo)體區(qū)的一個(gè)表面接觸的第二導(dǎo)電型的第二半導(dǎo)體區(qū)； 與所述第二半導(dǎo)體區(qū)的和所述第一半導(dǎo)體區(qū)相反的表面接觸、且具有比所述第二半導(dǎo)體區(qū)高的電阻率的第二導(dǎo)電型的第三半導(dǎo)體區(qū)； 選擇性地設(shè)置在所述第三半導(dǎo)體區(qū)的和所述第二半導(dǎo)體區(qū)相反的表面層中的第一導(dǎo)電型的第四半導(dǎo)體區(qū)； 設(shè)置在所述第四半導(dǎo)體區(qū)中、且具有比所述第三半導(dǎo)體區(qū)低的電阻率的第二導(dǎo)電型的第五半導(dǎo)體區(qū)； 隔著柵絕緣膜在置于所述第三半導(dǎo)體區(qū)和所述第五半導(dǎo)體區(qū)之間的所述第四半導(dǎo)體區(qū)的表面上形成的柵電極； 使所述第四半導(dǎo)體區(qū)和所 述第五半導(dǎo)體區(qū)電連接的第一電極； 與所述第一半導(dǎo)體區(qū)的其他表面接觸的第二電極； 至少由所述第一半導(dǎo)體區(qū)、所述第二半導(dǎo)體區(qū)、以及所述第三半導(dǎo)體區(qū)構(gòu)成、且設(shè)置在芯片的比所述芯片的外周薄的內(nèi)周中的有源區(qū)； 設(shè)置成比所述有源區(qū)更接近于所述芯片的外周的端接結(jié)構(gòu)；以及選擇性地設(shè)置在所述端接結(jié)構(gòu)中且在從所述第三半導(dǎo)體區(qū)的和所述第二半導(dǎo)體區(qū)相反的表面到所述第二半導(dǎo)體區(qū)的第一深度方向上設(shè)置在與所述第二電極基本相同的位置處的絕緣區(qū)。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，還包括: 選擇性地設(shè)置在所述第三半導(dǎo)體區(qū)的和所述第二半導(dǎo)體區(qū)相反的表面層中、且覆蓋所述第四半導(dǎo)體區(qū)的接近于所述第二半導(dǎo)體區(qū)的表面的第二導(dǎo)電型的第六半導(dǎo)體區(qū)， 其中，所述柵電極隔著所述柵絕緣膜設(shè)置在所述第三半導(dǎo)體區(qū)、所述第六半導(dǎo)體區(qū)、所述第四半導(dǎo)體區(qū)、以及所述第五半導(dǎo)體區(qū)的表面上。
3.一種半導(dǎo)體器件，包括: 第一導(dǎo)電型的第一半導(dǎo)體區(qū)； 與所述第一半導(dǎo)體區(qū)的一個(gè)表面接觸的第二導(dǎo)電型的第二半導(dǎo)體區(qū)； 與所述第二半導(dǎo)體區(qū)的和所述第一半導(dǎo)體區(qū)相反的表面接觸、且具有比所述第二半導(dǎo)體區(qū)高的電阻率的第二導(dǎo)電型的第三半導(dǎo)體區(qū)； 選擇性地設(shè)置在所述第三半導(dǎo)體區(qū)的和所述第二半導(dǎo)體區(qū)相反的表面層中的第一導(dǎo)電型的第四半導(dǎo)體區(qū)； 經(jīng)由所述第四半導(dǎo)體區(qū)到達(dá)所述第三半導(dǎo)體區(qū)的溝槽； 沿著所述溝槽的側(cè)壁和底部設(shè)置的柵絕緣膜； 埋入所述柵絕緣膜的柵電極； 設(shè)置在所述第四半導(dǎo)體區(qū)中以與所述溝槽的側(cè)壁上的柵絕緣膜接觸、且具有比所述第三半導(dǎo)體低的電阻率的第二導(dǎo)電型的第五半導(dǎo)體區(qū)； 使所述第四半導(dǎo)體區(qū)和所述第五半導(dǎo)體區(qū)電連接的第一電極； 與所述第一半導(dǎo)體區(qū)的其他表面接觸的第二電極； 至少由所述第一半導(dǎo)體區(qū)、所述第二半導(dǎo)體區(qū)、以及所述第三半導(dǎo)體區(qū)構(gòu)成、且設(shè)置在芯片的比所述芯片的外周薄的內(nèi)周中的有源區(qū)； 設(shè)置成比所述有源區(qū)更接近于所述芯片的外周的端接結(jié)構(gòu)；以及選擇性地設(shè)置在所述端接結(jié)構(gòu)中且在從所述第三半導(dǎo)體區(qū)的和所述第二半導(dǎo)體區(qū)相反的表面到所述第二半導(dǎo)體區(qū)的第一深度方向上設(shè)置在與所述第二電極基本相同的位置處的絕緣區(qū)。
4.如權(quán)利要求1或3所述的半導(dǎo)體器件，其特征在于， 所述第一半導(dǎo)體區(qū)和所述第二半導(dǎo)體區(qū)被設(shè)置成從所述有源區(qū)延伸到所述端接結(jié)構(gòu)，以及 所述第一深度方向上的從所述第三半導(dǎo)體區(qū)的和所述第二半導(dǎo)體區(qū)相反的表面起的所述絕緣區(qū)的位置與所述有源區(qū)中的所述第一深度方向上的從所述第三半導(dǎo)體區(qū)的和所述第二半導(dǎo)體區(qū)相反的表面起的所述第二電極的位置基本相同。
5.如權(quán)利要求1或3所述的半導(dǎo)體器件，其特征在于， 所述第二半導(dǎo)體區(qū)被 設(shè)置成從所述有源區(qū)延伸到所述端接結(jié)構(gòu)，以及所述有源區(qū)中的所述第一深度方向上的所述第二半導(dǎo)體區(qū)的深度小于所述端接結(jié)構(gòu)中的所述第一深度方向上的所述第二半導(dǎo)體區(qū)的深度。
6.如權(quán)利要求1或3所述的半導(dǎo)體器件，其特征在于， 所述有源區(qū)中的所述第一深度方向上的所述第二半導(dǎo)體區(qū)的深度大于或等于1.5μπι。
7.如權(quán)利要求1或3所述的半導(dǎo)體器件，其特征在于， 所述芯片的其中設(shè)置有所述端接結(jié)構(gòu)的外周的厚度大于80 μ m。
8.如權(quán)利要求1或3所述的半導(dǎo)體器件，其特征在于，所述端接結(jié)構(gòu)包括: 選擇性地設(shè)置在所述第三半導(dǎo)體區(qū)的和所述第二半導(dǎo)體區(qū)相反的所述表面層中的第一導(dǎo)電型的多個(gè)第七半導(dǎo)體區(qū)； 分別電連接到所述多個(gè)第七半導(dǎo)體區(qū)的多個(gè)場(chǎng)板區(qū)； 選擇性地設(shè)置在和所述第二半導(dǎo)體區(qū)相反且比所述第七半導(dǎo)體區(qū)更接近于所述芯片的外周以與所述第七半導(dǎo)體區(qū)分離的所述第三半導(dǎo)體區(qū)的所述表面層的一部分中、并且具有比所述第三半導(dǎo)體區(qū)小的電阻率的第二導(dǎo)電型的第八半導(dǎo)體區(qū)；以及與所述第八半導(dǎo)體區(qū)接觸的場(chǎng)板。
9.如權(quán)利要求8所述的半導(dǎo)體器件，其特征在于， 所述場(chǎng)板區(qū)由多晶硅制成。
10.一種半導(dǎo)體器件，包括: 第一導(dǎo)電型的第一半導(dǎo)體區(qū)； 與所述第一半導(dǎo)體區(qū)的一個(gè)表面接觸的第二導(dǎo)電型的第三半導(dǎo)體區(qū)； 選擇性地設(shè)置在所述第三半導(dǎo)體區(qū)的和所述第一半導(dǎo)體區(qū)相反的表面層中的第一導(dǎo)電型的第四半導(dǎo)體區(qū)； 設(shè)置在所述第四半導(dǎo)體區(qū)中、且具有比所述第三半導(dǎo)體區(qū)低的電阻率的第二導(dǎo)電型的第五半導(dǎo)體區(qū)； 隔著柵絕緣膜在置于所述第三半導(dǎo)體區(qū)和所述第五半導(dǎo)體區(qū)之間的所述第四半導(dǎo)體區(qū)的表面上形成的柵電極； 使所述第四半導(dǎo)體區(qū)和所述第五半導(dǎo)體區(qū)電連接的第一電極；與所述第一半導(dǎo)體區(qū)的其他表面接觸的第二電極； 至少由所述第一半導(dǎo)體區(qū)和所述第三半導(dǎo)體區(qū)構(gòu)成、且設(shè)置在芯片的比所述芯片的外周薄的內(nèi)周中的有源區(qū)； 設(shè)置成比所述有源區(qū)更接近于所述芯片的外周的端接結(jié)構(gòu)；以及選擇性地設(shè)置在所述端接結(jié)構(gòu)中且在從所述第三半導(dǎo)體區(qū)的和所述第一半導(dǎo)體區(qū)相反的表面到所述第一半導(dǎo)體區(qū)的第一深度方向上設(shè)置在與所述第二電極基本相同的位置處的絕緣區(qū)。
11.如權(quán)利要求10所述的半導(dǎo)體器件，其特征在于，還包括: 選擇性地設(shè)置在所述第三半導(dǎo)體區(qū)的和所述第一半導(dǎo)體區(qū)相反的表面層中、且覆蓋所述第四半導(dǎo)體區(qū)的接近于所述第一半導(dǎo)體區(qū)的表面的第二導(dǎo)電型的第六半導(dǎo)體區(qū)， 其中，所述柵電極隔著所述柵絕緣膜設(shè)置在所述第三半導(dǎo)體區(qū)、所述第六半導(dǎo)體區(qū)、所述第四半導(dǎo)體區(qū)、以及所述第五半導(dǎo)體區(qū)的表面上。
12.—種半導(dǎo)體器件，包括: 第一導(dǎo)電型的第一半導(dǎo)體區(qū)； 與所述第一半導(dǎo)體區(qū)的一個(gè)表面接觸的第二導(dǎo)電型的第三半導(dǎo)體區(qū)； 選擇性地設(shè)置在所述第三半導(dǎo)體區(qū)的和所述第一半導(dǎo)體區(qū)相反的表面層中的第一導(dǎo)電型的第四半導(dǎo)體區(qū)； 經(jīng)由所述第四半導(dǎo)體區(qū)到達(dá)所述第三半導(dǎo)體區(qū)的溝槽； 沿著所述溝槽的側(cè)壁和底部設(shè)置的柵絕緣膜； 埋入所述柵絕緣膜的柵電極； 設(shè)置在所述第四半導(dǎo)體區(qū)中以與所述溝槽的側(cè)壁上的柵絕緣膜接觸、且具有比所述第三半導(dǎo)體低的電阻率的第二導(dǎo)電型的第五半導(dǎo)體區(qū)； 使所述第四半導(dǎo)體區(qū)和所述第五半導(dǎo)體區(qū)電連接的第一電極； 與所述第一半導(dǎo)體區(qū)的其他表面接觸的第二電極； 至少由所述第一半導(dǎo)體區(qū)和所述第三半導(dǎo)體區(qū)構(gòu)成、且設(shè)置在芯片的比所述芯片的外周薄的內(nèi)周中的有源區(qū)； 設(shè)置成比所述有源區(qū)更接近于所述芯片的外周的端接結(jié)構(gòu)；以及選擇性地設(shè)置在所述端接結(jié)構(gòu)中且在從所述第三半導(dǎo)體區(qū)的和所述第一半導(dǎo)體區(qū)相反的表面到所述第一半導(dǎo)體區(qū)的第一深度方向上設(shè)置在與所述第二電極基本相同的位置處的絕緣區(qū)。
13.如權(quán)利要求10或12所述的半導(dǎo)體器件，其特征在于， 所述第一半導(dǎo)體區(qū)和所述第二半導(dǎo)體區(qū)被設(shè)置成從所述有源區(qū)延伸到所述端接結(jié)構(gòu)，以及 所述第一深度方向上的從所述第三半導(dǎo)體區(qū)的和所述第一半導(dǎo)體區(qū)相反的表面起的所述絕緣區(qū)的位置與所述有源區(qū)中的所述第一深度方向上的從所述第三半導(dǎo)體區(qū)的和所述第一半導(dǎo)體區(qū)相反的表面起的所述第二電極的位置基本相同。
14.如權(quán)利要求10或12所述的半導(dǎo)體器件，其特征在于，還包括: 設(shè)置在所述第三半導(dǎo)體區(qū)中以在從所述第一半導(dǎo)體區(qū)的另一表面到所述第三半導(dǎo)體區(qū)的第二深度方向上比所述第一半導(dǎo)體區(qū)深且與所述絕緣區(qū)重疊的第一導(dǎo)電型的第九半導(dǎo)體區(qū)。
15.如權(quán)利要求10或12所述的半導(dǎo)體器件，其特征在于， 所述芯片的其中設(shè)置有所述端接結(jié)構(gòu)的外周的厚度大于80 μ m。
16.如權(quán)利要求10或12所述的半導(dǎo)體器件，其特征在于，所述端接結(jié)構(gòu)包括: 選擇性地設(shè)置在所述第三半導(dǎo)體區(qū)的和所述第二半導(dǎo)體區(qū)相反的所述表面層中的第一導(dǎo)電型的多個(gè)第七半導(dǎo)體區(qū)； 分別電連接到所述多個(gè)第七半導(dǎo)體區(qū)的多個(gè)場(chǎng)板區(qū)； 選擇性地設(shè)置在和所述第一半導(dǎo)體區(qū)相反且比所述第七半導(dǎo)體區(qū)更接近于所述芯片的外周以與所述第七半導(dǎo)體區(qū)分離的所述第三半導(dǎo)體區(qū)的所述表面層的一部分中、并且與所述第九半導(dǎo)體區(qū)接觸的第一導(dǎo)電型的第十半導(dǎo)體區(qū)；以及與所述第十半導(dǎo)體區(qū)接觸的場(chǎng)板。
17.如權(quán)利要求16所述的半導(dǎo)體器件，其特征在于， 所述場(chǎng)板區(qū)由多晶硅制成。
18.一種半導(dǎo)體器件的制造方法，所述半導(dǎo)體器件包括設(shè)置在芯片的比所述芯片的外周薄的內(nèi)周中的有源區(qū)，所述制造方法包括: 在第一導(dǎo)電型的第一晶片的主表面上形成絕緣區(qū)； 在第二導(dǎo)電型的第二晶片的主表面的表面層中形成第二導(dǎo)電型半導(dǎo)體區(qū)； 接合所述第一晶片的其上形成有所述絕緣區(qū)的表面以及所述第二晶片的其上形成有所述第二導(dǎo)電型半導(dǎo)體區(qū)的表面；以及 使用熱處理來(lái)組合所接合的第一和第二晶片。
19.一種半導(dǎo)體器件的制造方法，所述半導(dǎo)體器件包括設(shè)置在芯片的比所述芯片的外周薄的內(nèi)周中的有源區(qū)，所述制造方法包括: 在第一導(dǎo)電型的第一晶片的主表面上形成絕緣區(qū)； 在所述芯片的外周側(cè)的第二導(dǎo)電型的第二晶片的主表面的表面層中形成第一導(dǎo)電型半導(dǎo)體區(qū)； 接合所述第一晶片的其上形成有所述絕緣區(qū)的表面以及所述第二晶片的其上形成有所述第一導(dǎo)電型半導(dǎo)體區(qū)的表面；以及 使用熱處理來(lái)組合所接合的第一和第二晶片。
20.如權(quán)利要求18或19所述的半導(dǎo)體器件的制造方法，其特征在于，還包括: 在與所述第一晶片組合的第二晶片的和所述第一晶片相反的主表面的所述有源區(qū)中形成表面元件結(jié)構(gòu)。
21.如權(quán)利要求20所述的半導(dǎo)體器件的制造方法，其特征在于，還包括: 執(zhí)行濕法蝕刻以選擇性地去除與所述第二晶片組合的所述第一晶片中的對(duì)應(yīng)于表面元件結(jié)構(gòu)的部分。
全文摘要
有源區(qū)(27)設(shè)置在其厚度(t21)小于芯片的外周的厚度(t22)的芯片的內(nèi)周中，在該芯片的外周中設(shè)置有端接結(jié)構(gòu)(26)。n場(chǎng)阻斷區(qū)(4)、p集電極區(qū)(11)、以及集電電極(12)依次設(shè)置在n-漂移區(qū)(2)的另一主表面上。n場(chǎng)阻斷區(qū)(4)、p集電極區(qū)(11)、以及集電電極(12)被設(shè)置成從有源區(qū)(27)延伸到端接結(jié)構(gòu)(26)。在端接結(jié)構(gòu)(26)中，氧化硅膜(3)設(shè)置在n場(chǎng)阻斷區(qū)(4)和p集電極區(qū)(11)之間。第一深度方向上的從n-漂移區(qū)(2)的第一主表面起的氧化硅膜(3)的位置(L1)與有源區(qū)(27)中的第一深度方向上的從n-漂移區(qū)(2)的第一主表面起的集電電極(12)的位置(L2)基本相同。
文檔編號(hào)H01L29/739GK103222057SQ201180049020
公開(kāi)日2013年7月24日 申請(qǐng)日期2011年11月17日 優(yōu)先權(quán)日2011年11月17日
發(fā)明者魯鴻飛 申請(qǐng)人:富士電機(jī)株式會(huì)社