專利名稱：化合物半導體器件及其制造方法
技術(shù)領(lǐng)域：
本文描述的實施方案涉及化合物半導體器件及其制造方法。
背景技術(shù)：
已經(jīng)研究了通過使用氮化物半導體的諸如高飽和電子速度和其寬帶隙的特性將其應用于高電壓耐受性和大功率的半導體器件。例如，作為氮化物半導體的GaN的帶隙為3. 4eV，其大于Si的帶隙(I. IeV)和GaAs 的帶隙(I. 4eV)，并且其具有高的擊穿電場強度。因此，非常預期GaN作為能夠高電壓操作和高功率的功率半導體器件的材料。關(guān)于場效應晶體管特別是使用氮化物半導體的作為半導體器件的高電子遷移率晶體管(HEMT)，已經(jīng)有很多報道。例如，在GaN基HEMT(GaN-HEMT)中，其中GaN用作電子傳輸層并且AlGaN用作電子供給層的AlGaN/GaN HEMT,得到了關(guān)注。在AlGaN/GaN HEMT中，在AlGaN處產(chǎn)生由于GaN和AlGaN之間晶格常數(shù)差異引起的畸變(distortion)。通過由AlGaN的畸變和自發(fā)極化產(chǎn)生的壓電極化獲得高濃度ニ維電子氣(2DEG)。因此，期望作為高耐受電壓功率器件用于開關(guān)元件、電動車輛等。使用氮化物半導體的半導體器件共有的ー個重要問題是減小關(guān)閉漏電流(off-leakage current)。GaN由于晶體缺陷、雜質(zhì)的混合物等而易于變?yōu)閚_型,并且存在其中電流泄漏經(jīng)由作為緩沖層或電子傳輸層的GaN的溝道區(qū)的一部分而發(fā)生的問題。引用其中當生長緩沖層時摻雜諸如Fe的雜質(zhì)以使其電阻高的方法作為減小關(guān)閉漏電流的方法。然而，晶體生長中的緩沖層非常重要，存在其中電子傳輸層、電子供給層等的結(jié)晶度劣化、以及通過使緩沖層變?yōu)殡s質(zhì)摻雜層引起器件特性劣化的問題。[專利文件I]日本專利公開號2007-25114
發(fā)明內(nèi)容
考慮到上述問題做出本發(fā)明實施方案，本發(fā)明實施方案的ー個目的是提供高度可靠的和高耐受電壓的化合物半導體器件及其制造方法，其中使緩沖層的電阻高，以確定地抑制關(guān)閉漏電流同時維持在緩沖層的晶體生長時沒有摻雜雜質(zhì)使其電阻高的上層處的化合物半導體的晶體品質(zhì)。根據(jù)化合物半導體器件的ー個方面，所述化合物半導體器件包括化合物半導體疊層結(jié)構(gòu)，和其中至少在化合物半導體疊層結(jié)構(gòu)的緩沖層處局部地形成有其電阻值高于緩沖層的其它部分的區(qū)域?；衔锇雽w器件的制造方法的ー個方面包括從化合物半導體疊層結(jié)構(gòu)的背面將雜質(zhì)引入化合物半導體疊層結(jié)構(gòu)的至少緩沖層中，以使得緩沖層的電阻值變高。


圖IA到圖IC為說明在エ藝次序中的根據(jù)第一實施方案的AlGaN/GaN -HEMT的制造方法的截面示意圖2A到圖2C為說明在圖IC之后的エ藝次序中的根據(jù)第一實施方案的AlGaN/GaN HEMT的制造方法的截面示意圖；圖3A和圖3B為說明在圖2C之后的エ藝次序中的根據(jù)第一實施方案的AlGaN/GaN HEMT的制造方法的截面示意圖；圖4A和圖4B為說明在圖2C之后的エ藝次序中的根據(jù)第一實施方案的AlGaN/GaN HEMT的制造方法的截面示意圖； 圖5A到圖5C為說明根據(jù)第二實施方案的AlGaN/GaN -HEMT的制造方法的主要エ藝的截面示意圖；圖6A到圖6C為說明根據(jù)第二實施方案的AlGaN/GaN -HEMT的制造方法的主要エ藝的截面示意圖；圖7為說明根據(jù)第三實施方案的AlGaN/GaN -HEMT的制造方法的主要エ藝的截面示意圖；圖8A和圖8B為說明在圖7之后根據(jù)第三實施方案的AlGaN/GaN -HEMT的制造方法的主要エ藝的截面示意圖；圖9A和圖9B為說明在圖7之后根據(jù)第三實施方案的AlGaN/GaN -HEMT的制造方法的主要エ藝的截面示意圖；圖10為說明根據(jù)第四實施方案的電源器件的示意結(jié)構(gòu)的連接圖；和圖11為說明根據(jù)第五實施方案的高頻放大器的示意結(jié)構(gòu)的連接圖。
具體實施例方式(第一實施方案)在本發(fā)明實施方案中，公開了作為氮化物半導體的AlGaN/GaN HEMT作為化合物半導體器件。圖IA到圖4B為說明在エ藝次序中的根據(jù)第一實施方案的AlGaN/GaN -HEMT的制造方法的截面示意圖。首先，如圖IA中所示，在作為用于生長襯底的例如Si襯底I上形成化合物半導體疊層結(jié)構(gòu)2。SiC襯底、藍寶石襯底、GaAs襯底、GaN襯底等可用作用于生長的襯底來替代Si襯底。此外，所述襯底可為半絕緣的或者導電的。通過包括緩沖層2a、電子傳輸層2b、中間層2c、電子供給層2d和蓋層2e構(gòu)成化合物半導體疊層結(jié)構(gòu)2。在完整的AlGaN/GaN -HEMT中，在其操作時，在電子傳輸層2b和電子供給層2d的界面(精確地，為中間層2c)的附近產(chǎn)生ニ維電子氣(2DEG)。該2DEG基于電子傳輸層2b的化合物半導體(此處為GaN)和電子供給層2d的化合物半導體(此處為AlGaN)之間的晶格常數(shù)差異廣生。詳細地，通過例如金屬有機氣相外延(MOVPE)方法在Si襯底I上生長以下各化合物半導體?？墒褂梅肿邮庋?MBE)方法等替代MOVPE方法。在Si襯底I上依次地生長厚度為約5nm的A1N、生長厚度為約Iiim的"i"(有意未摻雜的)-GaN、生長厚度為約5nm的i-AlGaN、生長厚度為約30nm的n-AlGaN和生長厚度為約3nm的n_GaN。因此，形成緩沖層2a、電子傳輸層2b、中間層2c、電子供給層2d和蓋層2e。作為緩沖層2a，可使用AlGaN替代A1N，或可利用低溫生長來生長GaN。作為AlN、GaN和AlGaN的生長條件，使用三甲基鋁氣體、三甲基鎵氣體和氨氣的混合氣體作為源氣。根據(jù)生長化合物半導體層，適合地設(shè)定存在/不存在作為Al源的三甲基鋁、作為Ga源的三甲基鎵的供給及其流量。作為常規(guī)材料的氨氣的流量設(shè)定為約IOOccm到10LM。此外，生長壓カ為約50托到300托，生長溫度為約1000°C到1200°C。當GaN、AlGaN生長作為n_型時，將例如包含例如Si作為n_型雜質(zhì)的SiH4氣體以預定流量加入源氣中，以將Si摻雜到GaN和AlGaN中。Si的摻雜濃度設(shè)定為約I X IO18/cm3 到約 I X IO2Vcm3,例如約 5 X IO1Vcm30隨后，如圖IB所示，形成元件隔離結(jié)構(gòu)3。在圖2A及后續(xù)中沒有示出元件隔離結(jié)構(gòu)3。 詳細地，將例如氬(Ar)注入化合物半導體疊層結(jié)構(gòu)2的元件隔離區(qū)中。由此在化合物半導體疊層結(jié)構(gòu)2處和在Si襯底I的表層部處形成元件隔離結(jié)構(gòu)3。通過元件隔離結(jié)構(gòu)3在化合物半導體疊層結(jié)構(gòu)2上限定有源區(qū)。注意可通過使用例如STI (淺溝槽隔離)方法替代上述注入方法來實施元件隔離。此時，例如，使用氯蝕刻氣體用于化合物半導體疊層結(jié)構(gòu)2的干蝕刻。隨后，如圖IC所示，形成源電極4和漏電極5。詳細地，首先，在化合物半導體疊層結(jié)構(gòu)2的表面處的源電極和漏電極的形成平面位置(電極形成平面位置)處形成電極凹陷2A、2B。在化合物半導體疊層結(jié)構(gòu)2的表面上涂覆抗蝕劑。通過光刻法處理抗蝕劑以形成暴露出對應于電極形成平面位置的化合物半導體疊層結(jié)構(gòu)2的表面的開ロ。由此形成具有開ロ的抗蝕劑掩模。通過使用該抗蝕劑掩模來干蝕刻和移除蓋層2e的電極形成平面位置，直至暴露出電子供給層2d的表面。因此，形成在電子供給層2d的表面處暴露出電極形成平面位置的電極凹陷2A、2B。作為蝕刻條件，使用惰性氣體例如Ar和氯氣如Cl2作為蝕刻氣體，例如Cl2的流量設(shè)定為30SCCm，壓カ設(shè)定為2Pa，RF輸入功率設(shè)定為20W。注意電極凹陷2A、2B可通過蝕刻至蓋層2e的中間形成，或通過蝕刻至電子供給層2d或更多來形成。通過灰化等移除抗蝕劑掩模。形成用于形成源電極和漏電極的抗蝕劑掩模。此處，例如，使用適于氣相沉積方法和剝離方法的檐結(jié)構(gòu)(eaves structure)的雙層抗蝕劑。在化合物半導體疊層結(jié)構(gòu)2上涂覆該抗蝕劑，以形成暴露出電極凹陷2A、2B的開ロ。由此形成具有開ロ的抗蝕劑掩模。例如，通過使用抗蝕劑掩模通過例如氣相沉積方法，在內(nèi)部包括暴露出電極凹陷2A、2B的開ロ的抗蝕劑掩模上沉積Ta/Al作為電極材料。Ta的厚度為約20nm，Al的厚度為約200nm。通過剝離方法移除抗蝕劑掩模和其上沉積的Ta/Al。然后，在例如約400°C至1000°C的溫度下，例如在約600°C下，在氮氣氣氛中，對Si襯底I實施熱處理，以使得保留的Ta/Al與電子供給層2d歐姆接觸。存在只要Ta/Al和電子供給層2d之間可以獲得歐姆接觸而不必熱處理的情況。由此形成利用一部分電極材料嵌入電極凹陷2A、2B內(nèi)的源電極4和漏電極5。隨后，在化合物半導體疊層結(jié)構(gòu)2處形成柵電極的電極凹陷2C，如圖2A所示。詳細地，首先，在化合物半導體疊層結(jié)構(gòu)2的表面上涂覆抗蝕劑。通過光刻處理抗蝕劑以形成暴露出對應于柵電極的形成平面位置(電極形成平面位置)的化合物半導體疊層結(jié)構(gòu)2的表面的開ロ。由此形成具有開ロ的抗蝕劑掩模。通過使用抗蝕劑掩模來干蝕刻和移除蓋層2e和在電極形成平面位置處的電子供給層2d的一部分。由此形成進入蓋層2e和電子供給層2d的一部分的電極凹陷2C。作為蝕刻條件，使用惰性氣體例如Ar和氯氣如Cl2作為蝕刻氣體，例如Cl2的流量設(shè)定為30SCCm，壓カ設(shè)定為2Pa，RF輸入功率設(shè)定為20W。注意電極凹陷2C可通過蝕刻至蓋層2e的中間形成，或通過蝕刻至電子供給層2d的更深的部分來形成。通過灰化等移除抗蝕劑掩模。
隨后，形成柵極絕緣膜6，如圖2B所示。詳細地，例如，Al2O3沉積在化合物半導體疊層結(jié)構(gòu)2上作為絕緣材料，以覆蓋電極凹陷2C的內(nèi)表面。Al2O3通過例如原子層沉積方法(ALD方法)沉積為約2nm至200nm、此處為約IOnm的膜厚度。由此形成柵極絕緣膜6。注意=Al2O3的沉積可通過例如等離子體CVD方法、濺射方法等替代ALD方法來實施。此外，可使用Al的氮化物或氧氮化物來替代沉積Al2O315除了上述之外，可使用Si、Hf、Zr、Ti、Ta、W的氮化物或氧氮化物，否則，適合地選擇上述材料以沉積為多層，以形成柵極絕緣膜。隨后，形成柵電極7，如圖2C所示。詳細地，首先，形成用于形成柵電極的抗蝕劑掩模。此處，例如，使用適于氣相沉積方法和剝離方法的檐結(jié)構(gòu)的雙層抗蝕劑。在柵極絕緣膜6上涂覆該抗蝕劑，以形成暴露出柵極絕緣膜6的電極凹陷2C的一部分的開ロ。由此形成具有開ロ的抗蝕劑掩模。例如，通過使用抗蝕劑掩模通過例如氣相沉積方法，在內(nèi)部包括暴露出柵極絕緣膜6的電極凹陷2C的部分的開ロ的抗蝕劑掩模上沉積Ni/Au作為電極材料。Ni的厚度為約30nm，Au的厚度為約400nm。通過剝離方法移除抗蝕劑掩模和其上沉積的Ni/Au。由此形成經(jīng)由柵極絕緣膜6利用一部分電極材料嵌入電極凹陷2C內(nèi)的柵電極7。在本發(fā)明實施方案中，示例出具有柵極絕緣膜6的MIS型AlGaN/GaN HEMT，但是可制造其中柵電極7與化合物半導體疊層結(jié)構(gòu)2直接接觸的而不具有柵極絕緣膜6的肖特基型 AlGaN/GaN HEMT。此外，柵電極可經(jīng)由柵極絕緣膜或直接地在沒有任何凹陷的化合物半導體疊層結(jié)構(gòu)2上形成，而沒有應用在電極凹陷2C內(nèi)形成柵電極7的柵極凹陷結(jié)構(gòu)。隨后，使Si襯底I的背面Ia的厚度減小，如圖3A或圖4A所示。詳細地，通過例如化學機械拋光(CMP)、干蝕刻、濕蝕刻等，從背面Ia處理Si襯底1，其厚度減小至約“0”(零)Pm至50 iim的預定厚度?！?”(零)Pm的厚度表示其中完全移除Si襯底I的狀態(tài)。當實施Si襯底I的完全移除時，通過使用例如氟基氣體作為蝕刻氣體的干蝕刻來實施，并且使得緩沖層2a的背面作為蝕刻停止。此外，通過使用例如氫氟酸和硝酸作為蝕刻液體的混合液體的濕蝕刻，能夠相對于緩沖層2a選擇性地完全移除Si襯底I。圖3A示出Si襯底I保留例如約50 ii m的厚度時的情形，圖4A示出Si襯底I完全得到移除時的情形。隨后，將雜質(zhì)離子注入Si襯底I的背面Ia或緩沖層2a的背面2aa中，如圖3B或圖4B所示。詳細地，將使緩沖層2a電阻高(増加電阻值)的雜質(zhì)離子注入Si襯底I的背面Ia或緩沖層2a的背面2aa中。通過該離子注入將雜質(zhì)從背面Ia或背面2aa引入緩沖層2a和電子傳輸層2b的一部分中，并且在引入部分處形成高電阻區(qū)域8。使用選自Fe、C、B、Ti、Cr的各離子中的至少ー種，此處Fe離子作為雜質(zhì)。離子注入條件為例如劑量為約I X IO13/cm2 至 I X 1015/cm2,加速能為約 50keV 至 IOOOkeV。在圖3B中示出在圖3A之后從Si襯底I的背面Ia實施離子注入時的情形，在圖4B中示出在圖4A之后從緩沖層2a的背面2aa實施離子注入時的情形。在圖3A的情況下，必須設(shè)定Fe離子的加速能大用于透過Si襯底I的程度。離子注入的加速能為注入深度的決定因子，因此其可根據(jù)晶體結(jié)構(gòu)的厚度任意選擇。例如，研究各層形成為各自厚度時的情況，其中緩沖層2a為5nm，電子傳輸層2b為約Ium,中間層2c為約5nm,電子供給層2d為約30nm,蓋層2e為約3nm。在此情況下,例如，當Fe離子以約31 X IO1Vcm2的劑量、約500keV的加速能進行離子注入時，一般注入深度變 為約200nm至300nm。因此，能夠?qū)嵤〧e離子的離子注入直至緩沖層2a和電子傳輸層2b的一部分(在其未達到的底層部分處，在電子傳輸層2b和中間層2c的邊界面附近產(chǎn)生的2DEG)，以使其電阻高。在AlGaN/GaN HEMT中，緩沖層2a變?yōu)樽鳛殛P(guān)閉漏電流的路徑的主要部分。因此，形成高電阻區(qū)域8以包括緩沖層2a(從緩沖層2a至電子傳輸層2b的一部分)，以使其電阻高，并由此能夠有效和確定地抑制關(guān)閉漏電流。注意圖3A和圖3B (或圖4A和圖4B)的一系列エ藝不限于在形成柵電極7之后實施。例如，所述エ藝可在生長和形成化合物半導體疊層結(jié)構(gòu)2之后緊跟著實施。此外，特別是在圖3A中完全移除Si襯底I時，可設(shè)想在所述エ藝之后在例如切割エ藝等中，通過在元件上覆蓋預定加固件來防止元件的受損等。然后，根據(jù)本發(fā)明實施方案的AlGaN/GaN -HEMT通過進行以下各エ藝形成形成層間絕緣膜，形成與源電極4、漏電極5和柵電極7連接的導線，形成上層的保護膜，以及形成在最上表面處暴露出的連接電極等。如上所述，在本發(fā)明實施方案中，通過離子注入使得緩沖層2a的電阻高(高電阻區(qū)域8的形成)。高電阻區(qū)域8從背面Ia或2aa沿深度方向形成直至緩沖層2a以及電子傳輸層2b的一部分，而不形成在電子傳輸層2b的上層部分，以及在電子傳輸層2b上的中間層2c和電子供給層2d處。因此，與在生長緩沖層時摻雜Fe等的情形不同，不必擔心電子傳輸層2b、電子供給層2d等的結(jié)晶度的劣化。S卩，根據(jù)本發(fā)明實施方案，通過使緩沖層2a的電阻高以確定地抑制關(guān)閉漏電流，同時在緩沖層2a的晶體生長時未摻雜雜質(zhì)以使其電阻高的上層處維持化合物半導體的晶體品質(zhì)，使得能夠?qū)崿F(xiàn)高度可靠的和高耐電壓的AlGaN/GaN HEMT。(第二實施方案)在本發(fā)明實施方案中，公開AlGaN/GaN HEMT的結(jié)構(gòu)和制造方法與第一實施方案相同，但是它們不同點在于其中形成高電阻區(qū)域的離子注入エ藝不同。注意使用相同的附圖標記和符號來指定與第一實施方案相同的組件等，并且不給出詳述。圖5A至圖5C和圖6A至圖6C是示出根據(jù)第二實施方案的AlGaN/GaN -HEMT的制造方法的主要エ藝的截面示意圖。在本發(fā)明實施方案中，首先，與第一實施方案相同地進行圖IA至圖2C的各自工藝。此時，經(jīng)由化合物半導體疊層結(jié)構(gòu)2的電極凹陷2C內(nèi)部的柵極絕緣膜6形成柵電極7。隨后，與第一實施方案相同地實施圖3A或圖4A的エ藝。由此Si襯底I保留預定厚度(圖3A)或完全移除(圖4A)。隨后，在Si襯底I的背面Ia處或緩沖層2a的背面2aa處形成抗蝕劑掩模11，如圖5A或圖6A中所示。 詳細地，在Si襯底I的背面Ia或緩沖層2a的背面2aa上涂覆抗蝕劑，并且其通過光刻進行處理。由此形成具有開ロ Ila的抗蝕劑掩模11，開ロ IIa暴露出與Si襯底I的背面Ia或緩沖層2a的背面2aa的柵電極7匹配的部分位置，即與溝道匹配的部分位置。圖5A中示出在Si襯底I的背面Ia上形成抗蝕劑掩模11時的情形，圖6A中示出在緩沖層2a的背面2aa上形成抗蝕劑掩模11時的情形。隨后，將雜質(zhì)離子注入Si襯底I的背面Ia或緩沖層2a的背面2aa中，如圖5B或圖6B中所示。詳細地，通過使用抗蝕劑掩模11作為用于離子注入的掩模，將使緩沖層2a電阻高的雜質(zhì)離子注入Si襯底I的背面Ia或緩沖層2a的背面2aa中。通過該離子注入，從暴露于開ロ Ila的背面Ia或從暴露于開ロ Ila的背面2aa將雜質(zhì)引入緩沖層2a和電子傳輸層2b的一部分中。由此在作為與開ロ Ila匹配部分的緩沖層2a和電子傳輸層2b的一部分處形成局部高電阻區(qū)域9。使用選自Fe、C、B、Ti、Cr的各離子中的至少ー種，此處Fe離子作為雜質(zhì)。作為離子注入條件，例如劑量設(shè)定為約1\1013/挪2至1\1015/(^2，加速能設(shè)定為約 50keV 至 lOOOkeV。在AlGaN/GaN HEMT中，緩沖層2a變?yōu)樽鳛殛P(guān)閉漏電流的路徑的主要部分。因此，形成高電阻區(qū)域9以包括緩沖層2a(從緩沖層2a至電子傳輸層2b的一部分)，以使其電阻高，并由此能夠有效和確定地抑制關(guān)閉漏電流。在圖5B中示出在圖5A之后從Si襯底I的背面Ia實施離子注入時的情形，在圖6B中示出在圖6A之后從緩沖層2a的背面2aa實施離子注入時的情形。在圖5A的情況下，必須設(shè)定Fe離子的加速能大以用于透過Si襯底I的程度。通過灰化、濕蝕刻等移除抗蝕劑掩模11。如上所述獲得圖5C或圖6C中示出的形成狀態(tài)。注意圖3A、圖5A和圖5B (或圖4A、圖6A和圖6B)的一系列エ藝不限于在形成柵電極7之后實施。例如，所述エ藝可在生長和形成化合物半導體疊層結(jié)構(gòu)2之后緊跟著實施。然后，根據(jù)本發(fā)明實施方案的AlGaN/GaN -HEMT通過進行以下各エ藝形成形成層間絕緣膜，形成與源電極4、漏電極5和柵電極7連接的導線，形成上層的保護膜，以及形成在最上表面處暴露出的連接電極等。如上所述，在本發(fā)明實施方案中，通過離子注入使得緩沖層2a的電阻高(高電阻區(qū)域9的形成)。高電阻區(qū)域9從背面Ia或2aa沿深度方向形成直至緩沖層2a以及電子傳輸層2b的一部分，而不形成在電子傳輸層2b的上層部分，以及在電子傳輸層2b上的中間層2c和電子供給層2d處。因此，與在生長緩沖層時摻雜Fe等的情形不同，不必擔心電子傳輸層2b、電子供給層2d等的結(jié)晶度的劣化。此外，僅在沿寬度方向向上地與溝道區(qū)匹配的部分位置處，局部地形成高電阻區(qū)域9。緩沖層2a中主要對應于溝道區(qū)下的部分可為關(guān)閉漏電流的路徑。在本發(fā)明的實施方案中，因為在對應部分處形成高電阻區(qū)域9，所以能夠盡可能多地抑制晶體由于緩沖層2a的離子注入導致的破裂，并有效地抑制關(guān)閉漏電流。S卩，根據(jù)本發(fā)明實施方案，使得緩沖層2a的必需部分局部地電阻高，以盡可能多地抑制晶體破裂和確定地抑 制關(guān)閉漏電流，同時在緩沖層2a的晶體生長時未摻雜雜質(zhì)以使其電阻高的上層處維持化合物半導體的晶體品質(zhì)。使得實現(xiàn)具有上述效果的高度可靠的和高耐電壓的AlGaN/GaN HEMT。注意可通過在背面Ia或背面2aa的任意局部部分處，而不限干與柵電極7下方的部分匹配的位置，實施離子注入形成高電阻區(qū)域9。在該結(jié)構(gòu)中可獲得上述各效果。(第三實施方案)在本發(fā)明實施方案中，公開AlGaN/GaN HEMT的結(jié)構(gòu)和制造方法與第一實施方案相同，但是它們不同點在于其中形成高電阻區(qū)域的離子注入エ藝不同。注意使用相同的附圖標記和符號來指定與第一實施方案相同的組件等，并且不給出詳述。圖7至圖9B為示出根據(jù)第三實施方案的AlGaN/GaN HEMT的制造方法的主要エ藝的截面示意圖。在本發(fā)明實施方案中，首先，與第一實施方案相同地進行圖IA至圖2C的各自工藝。此時，經(jīng)由化合物半導體疊層結(jié)構(gòu)2的電極凹陷2C內(nèi)部的柵極絕緣膜6形成柵電極7。隨后，Si襯底I的背面Ia的厚度減小，如圖7中所示。詳細地，通過例如CMP、干蝕刻、濕蝕刻等，從背面處理Si襯底1，其厚度減小至約50iim至IOOiim的范圍內(nèi)的預定厚度,例如減小為約50 y m。隨后，在Si襯底I的背面Ia處形成凹陷IA或開ロ IB作為凹陷部分，如圖8A或圖9A中所示。詳細地,通過例如波希エ藝(Bosch process)處理Si襯底I的背面la。波希エ藝為Si的具有高的深寬比的深蝕刻技術(shù)，其中交替供給側(cè)壁沉積氣體和蝕刻氣體?？墒褂谜５墓饪毯透晌g刻替代波希エ藝。由此在Si襯底I的背面Ia的與柵電極7匹配的部分位置處，即在與溝道匹配的部分位置處，形成凹陷部分。凹陷部分形成作為其中Si襯底薄薄地保留在底部處的凹陷1A(圖8A)，或者作為暴露出緩沖層2a的背面2aa的一部分的開ロIB (圖 9A)。隨后，將雜質(zhì)離子注入Si襯底I的背面Ia中，如圖8B或圖9B中所示。詳細地，通過使用Si襯底I作為離子注入的掩模，將使緩沖層2a電阻高的雜質(zhì)離子注入Si襯底I的背面Ia中。通過該離子注入，從Si襯底I的凹陷IA同時透過保留在底部處的部分或從開ロ IB將雜質(zhì)引入緩沖層2a和電子傳輸層2b的一部分。由此在作為與凹陷IA或開ロ IB匹配的部分的緩沖層2a和電子傳輸層2b的一部分處形成局部的高電阻區(qū)域10。使用選自Fe、C、B、Ti、Cr的各離子中的至少ー種，此處Fe離子作為雜質(zhì)。作為離子注入條件，例如劑量設(shè)定為約I X IO1Vcm2至I X IO1Vcm2,加速能設(shè)定為約50keV至IOOOkeV0因為在如上所述離子注入條件下Si襯底I變?yōu)檠谀?，所以雜質(zhì)僅引入凹陷IA或開ロ IB的部分。
在AlGaN/GaN *HEMT中，緩沖層2a變?yōu)樽鳛殛P(guān)閉漏電流的路徑的主要部分。因此，形成高電阻區(qū)域10以包括緩沖層2a(從緩沖層2a至電子傳輸層2b的一部分)，以使其電阻高，并由此能夠有效和確定地抑制關(guān)閉漏電流。在圖8B中示出在圖8A之后從Si襯底I的凹陷IA實施離子注入時的情形，在圖9B中示出在圖9A之后從Si襯底I的開ロ IB實施離子注入時的情形。在圖8A的情況下，必須設(shè)定Fe離子的加速能大以用于透過保留在凹陷IA的底部處的Si襯底I的部分的程度。注意圖7、圖8A和圖8B (或圖7、圖9A和圖9B)的一系列エ藝不限于在形成柵電 極7之后實施。例如，所述エ藝可在生長和形成化合物半導體疊層結(jié)構(gòu)2之后緊跟著實施。然后，根據(jù)本發(fā)明實施方案的AlGaN/GaN -HEMT通過進行以下各エ藝形成形成層間絕緣膜，形成與源電極4、漏電極5和柵電極7連接的導線，形成上層的保護膜，以及形成在最上表面處暴露出的連接電極等。如上所述，在本發(fā)明實施方案中，通過離子注入使得緩沖層2a的電阻高(高電阻區(qū)域10的形成)。高電阻區(qū)域10沿深度方向形成為直至緩沖層2a以及電子傳輸層2b的一部分，而不形成在電子傳輸層2b的上層部分，以及在電子傳輸層2b上的中間層2c和電子供給層2d處。因此，與在生長緩沖層時摻雜Fe等的情形不同，不必擔心電子傳輸層2b、電子供給層2d等的結(jié)晶度的劣化。此外，僅在沿寬度方向向上地與溝道區(qū)匹配的部分位置處，局部地形成高電阻區(qū)域10。緩沖層2a中主要對應于溝道區(qū)下的部分可為關(guān)閉漏電流的路徑。在本發(fā)明的實施方案中，因為在對應部分處形成高電阻區(qū)域10，所以能夠盡可能多地抑制晶體由于離子注入導致的緩沖層2a的破裂，并有效地抑制關(guān)閉漏電流。此外，在其中Si襯底I保留某一程度的狀態(tài)下實施離子注入等，因此在例如切割エ藝及之后等中不必擔心，其益處在于處理等、以及變得能夠可靠地制造AlGaN/GaN HEMT。S卩，根據(jù)本發(fā)明實施方案，使得緩沖層2a緩沖層2a必需部分局部地電阻高，以盡可能多地抑制晶體破裂和確定地抑制關(guān)閉漏電流，同時維持在緩沖層2a的晶體生長時未摻雜雜質(zhì)以使其電阻高的上層處的化合物半導體的晶體品質(zhì)。在后續(xù)處理時不必擔心由于不存在Si襯底I導致的問題。使得實現(xiàn)具有上述效果的極度高度可靠的和高耐電壓的AlGaN/GaN HEMT。注意高電阻區(qū)域10可通過在背面Ia的任意局部部分處形成凹陷或開ロ并實施離子注入來形成，而不限干與柵電極7下方的位置匹配的部分。在該結(jié)構(gòu)中可獲得上述各效果。(第四實施方案)在本發(fā)明實施方案中，公開了對其施加選自第一至第三實施方案中的ー種AlGaN/GaN HEMT的電源器件。圖10為示出根據(jù)第四實施方案的電源器件的示意結(jié)構(gòu)的連接圖。根據(jù)本發(fā)明實施方案所述電源器件通過包括高壓一次側(cè)電路21、低壓二次側(cè)電路22、以及設(shè)置在一次側(cè)電路21和二次側(cè)電路22之間的變壓器23來構(gòu)成。一次側(cè)電路21通過包括AC電源24、所謂的橋式整流電路25和多個(此處四片)開關(guān)元件26a、26b、26c和26d構(gòu)成。此外，橋式整流電路25具有開關(guān)元件26e。二次側(cè)電路22通過包括多個(此處，三片)開關(guān)元件27a、27b和27c構(gòu)成。在本發(fā)明實施方案中，一次側(cè)電路21的開關(guān)兀件26a、26b、26c、26d和26e為選自第一至第三實施方案中的AlGaN/GaN *HEMT中的ー種。另ー方面，二次側(cè)電路22的開關(guān)元件27a、27b和27c為使用硅的常規(guī)MIS FET。在本發(fā)明實施方案中，將其中使得緩沖層電阻高以確定地抑制關(guān)閉漏電流同時在緩沖層晶體生長時未摻雜的上層處保持化合物半導體的晶體品質(zhì)的高度可靠的和高耐電壓的AlGaN/GaN HEMT施加于高壓電路。由此實 現(xiàn)高度可靠的和高功率的電源電路。(第五實施方案)在本發(fā)明實施方案中，公開了對其施加選自第一至第三實施方案中的ー種AlGaN/GaN HEMT的高頻放大器。圖11為示出根據(jù)第五實施方案的高頻放大器的示意結(jié)構(gòu)的連接圖。根據(jù)本發(fā)明實施方案的高頻放大器通過包括數(shù)字預失真電路31、混頻器32a、32b和功率放大器33構(gòu)成。數(shù)字預失真電路31用于補償輸入信號的非線性失真?；祛l器32a用于實施補償其非線性失真的輸入信號和AC信號的混合。功率放大器33用于放大與AC信號進行混合的輸入信號，并且具有選自第一至第三實施方案的AlGaN/GaN *HEMT中的ー種。注意在圖11中，其構(gòu)成為使得通過混頻器32b實施在輸出側(cè)的信號與AC信號的混合，并通過例如開關(guān)的轉(zhuǎn)換來傳輸至數(shù)字預失真電路31。在本發(fā)明實施方案中，將其中使得緩沖層電阻高以確定地抑制關(guān)閉漏電流同時在緩沖層晶體生長時未摻雜的上層處保持化合物半導體的晶體品質(zhì)的高度可靠的和高耐電壓的AlGaN/GaN -HEMT施加于高頻放大器。由此實現(xiàn)高度可靠的和高的耐電壓的高頻放大器。(其它實施方案)在第一至第五實施方案中，AlGaN/GaN HEMT示例作為化合物半導體器件。作為化合物半導體器件，應用于除了 AlGaN/GaN HEMT之外的HEMT。-其它HEMT實例I在本發(fā)明實例中，公開InAlN/GaN HEMT作為化合物半導體器件。InAlN和GaN為能夠取決于組成的與其晶格常數(shù)近似的化合物半導體。在此情況下，在上述第一至第五實施方案中，電子傳輸層由i-GaN形成，中間層由i-InAIN形成，電子供給層由n-InAlN形成，蓋層由n-GaN形成。此外，在此情況下，很少產(chǎn)生壓電極化，因此主要通過InAlN的自發(fā)極化產(chǎn)生ニ維電子氣。根據(jù)本發(fā)明的實例，和如上所述AlGaN/GaN HEMT相同，實現(xiàn)高度可靠的和高耐電壓的InAlN/GaN HEMT，其中使緩沖層電阻高以確定地抑制關(guān)閉漏電流同時在緩沖層晶體生長時未摻雜的上層處保持化合物半導體的晶體品質(zhì)。-其它HEMT實例2在本發(fā)明實例中，公開InAlGaN/GaN HEMT作為化合物半導體器件。在GaN和InAlGaN之間，取決于與前者相比的組成，后者為可使得其晶格常數(shù)小的化合物半導體。在此情況下，在上述第一至第五實施方案中，電子傳輸層由i-GaN形成，中間層由i-InAlGaN形成，電子供給層由n-InAlGaN形成,蓋層由n_GaN形成。根據(jù)本發(fā)明的實例，和上述AlGaN/GaN HEMT相同，實現(xiàn)高度可靠的和高耐電壓的InAlGaN/GaN HEMT,其中使緩沖層電阻高以確定地抑制關(guān)閉漏電流同時在緩沖層晶體生長時未摻雜的上層處保持化合物半導體的晶體品質(zhì)。根據(jù)上述各方面，實現(xiàn)高度可靠的和高耐電壓的化合物半導體器件，其中使得緩沖層的電阻高以確定地抑制關(guān)閉漏電流，同時在緩沖層晶體生長時在未摻雜雜質(zhì)以使得其電阻高的上層處保持化合物半導體的晶體品質(zhì)。本文記載的所有實例和附條件的措辭均為意圖教導目的，以有助于讀者理解本發(fā)明和本發(fā)明人為改進現(xiàn)有技術(shù)做出的構(gòu)思，并且應被認為不限于這種具 體記載的實例和條件，并且在本說明書中這種實例的組織也不涉及顯示本發(fā)明的優(yōu)劣。雖然已經(jīng)詳述了本發(fā)明的一個或更多個實施方案，但是應理解可對其做出各種變化、替代和變更，而未脫離本發(fā)明的精神和范圍。
權(quán)利要求
1.ー種化合物半導體器件，包括 化合物半導體疊層結(jié)構(gòu)，和 其中至少在所述化合物半導體疊層結(jié)構(gòu)的緩沖層處局部地形成有其電阻值高于所述緩沖層的其它部分的區(qū)域。
2.根據(jù)權(quán)利要求I所述的化合物半導體器件，還包括 在所述化合物半導體疊層結(jié)構(gòu)的上方形成的電極，和 其中所述區(qū)域至少在所述化合物半導體疊層結(jié)構(gòu)的所述緩沖層處的與所述電極的下方匹配的部分位置處局部地形成。
3.根據(jù)權(quán)利要求I所述的化合物半導體器件， 其中所述區(qū)域通過引入雜質(zhì)形成。
4.根據(jù)權(quán)利要求3所述的化合物半導體器件， 其中所述雜質(zhì)為選自鐵、碳、硼、鈦和鉻中的至少ー種。
5.根據(jù)權(quán)利要求I所述的化合物半導體器件，還包括 其上形成所述化合物半導體疊層結(jié)構(gòu)的襯底。
6.根據(jù)權(quán)利要求5所述的化合物半導體器件， 其中所述襯底的厚度設(shè)定為處于“0”(零)Pm至50i!m的范圍內(nèi)的值。
7.根據(jù)權(quán)利要求5所述的化合物半導體器件， 其中在所述襯底的背面處形成有凹陷部分，和 所述區(qū)域在所述化合物半導體疊層結(jié)構(gòu)的與所述凹陷部分匹配的部分位置處形成。
8.根據(jù)權(quán)利要求7所述的化合物半導體器件， 其中所述凹陷部分為穿過所述襯底的開ロ。
9.一種制造包括化合物半導體疊層結(jié)構(gòu)的化合物半導體器件的方法，包括 從所述化合物半導體疊層結(jié)構(gòu)的背面將雜質(zhì)引入所述化合物半導體疊層結(jié)構(gòu)的至少緩沖層中，以使所述緩沖層的電阻值變高。
10.根據(jù)權(quán)利要求9所述的制造化合物半導體器件的方法，還包括 使其上形成有所述化合物半導體疊層結(jié)構(gòu)的襯底的厚度減小，和 其中在所述厚度減小的エ藝之后，將所述雜質(zhì)引入所述化合物半導體疊層結(jié)構(gòu)中。
11.根據(jù)權(quán)利要求9所述的制造化合物半導體器件的方法， 其中將所述雜質(zhì)局部地引入至少所述緩沖層中，以形成其電阻值高于所述緩沖層的其它部分的區(qū)域。
12.根據(jù)權(quán)利要求11所述的制造化合物半導體器件的方法，還包括 在所述化合物半導體疊層結(jié)構(gòu)的上方形成電極，和 其中所述區(qū)域在與所述電極的下方匹配的部分位置處局部地形成。
13.根據(jù)權(quán)利要求11所述的制造化合物半導體器件的方法，還包括 在其上形成有所述化合物半導體疊層結(jié)構(gòu)的襯底的背面處形成凹陷部分，和其中所述區(qū)域通過從所述襯底的所述背面將所述雜質(zhì)引入所述化合物半導體疊層結(jié)構(gòu)中形成。
14.根據(jù)權(quán)利要求13所述的制造化合物半導體器件的方法， 其中所述凹陷部分為穿過所述襯底的開ロ。
15.根據(jù)權(quán)利要求10所述的制造化合物半導體器件的方法， 其中所述襯底的厚度設(shè)定為處于“0”(零)y m至50 y m的范圍內(nèi)的值。
16.根據(jù)權(quán)利要求9所述的制造化合物半導體器件的方法， 其中所述雜質(zhì)為選自鐵、碳、硼、鈦和鉻中的至少ー種。
17.—種電源電路,包括 變壓器； 將所述變壓器夾在中間的高壓電路和低壓電路，和 其中所述高壓電路包括晶體管，和 所述晶體管包括 化合物半導體疊層結(jié)構(gòu)，和 其中至少在所述化合物半導體疊層結(jié)構(gòu)的緩沖層處局部地形成有其電阻值高于所述緩沖層的其它部分的區(qū)域。
18.—種放大和輸出輸入高頻電壓的高頻放大器，包括 晶體管，和 其中所述晶體管包括 化合物半導體疊層結(jié)構(gòu)，和 其中至少在所述化合物半導體疊層結(jié)構(gòu)的緩沖層處局部地形成有其電阻值高于所述緩沖層的其它部分的區(qū)域。
全文摘要
將選自例如Fe、C、B、Ti、Cr中的至少一種雜質(zhì)從化合物半導體疊層結(jié)構(gòu)的背面引入化合物半導體疊層結(jié)構(gòu)的至少一個緩沖層中，以使緩沖層的電阻值變高。
文檔編號H01L21/265GK102651385SQ20111045178
公開日2012年8月29日 申請日期2011年12月29日 優(yōu)先權(quán)日2011年2月25日
發(fā)明者吉川俊英, 多木俊裕, 美濃浦優(yōu)一 申請人:富士通株式會社