專利名稱：相變存儲器底部電極的制作方法
技術(shù)領域：
本發(fā)明涉及半導體技術(shù)領域，更為具體的，本發(fā)明涉及一種相變存儲器底部電極的制作方法。
背景技術(shù)：
相變存儲器(Phase Change Random Access Memory, PCRAM)技術(shù)是基于 S. R. Ovshinsky在20世紀60年代末提出相變薄膜可以應用于相變存儲介質(zhì)的構(gòu)想建立起來的。作為一種新興的非易失性存儲技術(shù)，相變存儲器在讀寫速度、讀寫次數(shù)、數(shù)據(jù)保持時間、單元面積、多值實現(xiàn)等諸多方面對快閃存儲器都具有較大的優(yōu)越性，已成為目前不揮發(fā)存儲技術(shù)研究的焦點。在相變存儲器中，可以通過對記錄了數(shù)據(jù)的相變層進行熱處理，來改變存儲器的值。構(gòu)成相變層的相變材料會由于所施加電流的加熱效果而進入結(jié)晶狀態(tài)或非晶狀態(tài)。當相變層處于結(jié)晶狀態(tài)時，PCRAM的電阻較低，此時存儲器賦值為“0”。當相變層處于非晶狀態(tài)時，PCRAM的電阻較高，此時存儲器賦值為“ 1 ”。因此，PCRAM是利用當相變層處于結(jié)晶狀態(tài)或非晶狀態(tài)時的電阻差異來寫入/讀取數(shù)據(jù)的非易失性存儲器。目前PCRAM研究的目標在于實現(xiàn)相變存儲器操作時的低操作電流和低功耗。 PCRAM實現(xiàn)信息的寫入和擦除的方式是利用焦耳熱使微小區(qū)域的相變材料發(fā)生相變，相變區(qū)域的尺寸越小，發(fā)生相變所需的功耗就越低。當器件單元的尺寸越小甚至達到三維納米尺度，PCRAM的優(yōu)越性將越充分地體現(xiàn)。尤其在32nm工藝節(jié)點以下，相變存儲器被認為是最有潛力的新型非易失性存儲器。圖1提供了現(xiàn)有一種相變存儲器結(jié)構(gòu)，包括底部電極10、頂部電極20、以及底部電極10與頂部電極20之間的相變層30。其中相變層30的晶態(tài)轉(zhuǎn)變過程需要較高的溫度，一般使用底部電極10對相變層30進行加熱，而頂部電極20僅起到互連作用。底部電極10 對相變層30的加熱效果好壞將直接影響相變存儲器的讀寫速率。為了獲得良好的加熱效果，相變存儲器一般采用大驅(qū)動電流，因此其寫操作電流要達到ImA左右，然而驅(qū)動電流并不能無限制地上升，大驅(qū)動電流會造成外圍驅(qū)動電路以及邏輯器件的小尺寸化困難。還有一種提高加熱效果的方法是，縮小底部電極與相變層構(gòu)成歐姆接觸的接觸面積，提高接觸電阻。然而現(xiàn)有工藝中，底部電極的形成過程主要是先在介電層中形成接觸孔，然后再填充金屬，但所述形成接觸孔的頂部寬度總是大于底部寬度，因此所形成的底部電極呈倒喇叭狀，難以進一步縮小底部電極與相變層的接觸面積。因此，需要提供一種新型相變存儲器的底部相變存儲器底部電極的制作方法，減小底部電極與相變層的接觸面積。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供了一種相變存儲器底部電極的制作方法，減小底部電極與相變層的接觸面積，從而降低存儲器操作功耗。本發(fā)明提供了一種相變存儲器底部電極的制作方法，包括提供半導體襯底，所述半導體襯底上形成有第一介電層，所述第一介電層中形成有導電插塞；在所述第一介電層與導電插塞上形成第一犧牲層結(jié)構(gòu)，所述第一犧牲層結(jié)構(gòu)部分覆蓋導電插塞；在所述第一犧牲層結(jié)構(gòu)的垂直外表面形成第一側(cè)壁結(jié)構(gòu)；移除所述第一犧牲層結(jié)構(gòu)；以所述第一側(cè)壁結(jié)構(gòu)為掩膜，刻蝕所述導電插塞。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點1.采用自對準技術(shù)形成小于光刻工藝最小線寬的底部電極，使得所述底部電極與相變層的接觸面積大幅縮小，在提高加熱效果的同時有效降低器件功耗；2.所述底部電極先于相變層形成，相變層的制作不會受到底部電極刻蝕工藝的影響；3.所述底部電極與半導體襯底接觸的一端仍可具備較大的接觸面積，避免了制作過程中底部電極從半導體襯底的表面脫落的現(xiàn)象出現(xiàn)。


圖1是現(xiàn)有的相變存儲器的剖面結(jié)構(gòu)圖；圖2是本發(fā)明相變存儲器底部電極制作方法的流程示意圖；圖3至圖13示出了采用本發(fā)明相變存儲器底部電極制作方法形成相變存儲器的第一實施例；圖14至圖21示出了采用本發(fā)明相變存儲器底部電極制作方法形成相變存儲器的
第二實施例。
具體實施例方式為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實施，因此本發(fā)明不受下面公開的具體實施例的限制。正如背景技術(shù)部分所述，現(xiàn)有技術(shù)相變存儲器的制作工藝中，底部電極的形成過程主要是先在介電層中形成接觸孔，然后再填充金屬。但所述形成接觸孔的頂部寬度總是大于底部寬度，所形成的底部電極呈倒喇叭狀，難以進一步縮小底部電極與相變層的接觸面積。特別的，所述接觸孔需要由光刻工藝定義出具體圖形，光刻工藝的最小線寬限制了所述接觸孔面積的縮小。針對上述問題，本發(fā)明的發(fā)明人提供了一種利用側(cè)壁結(jié)構(gòu)作為掩膜來刻蝕形成底部電極的方法，所述側(cè)壁結(jié)構(gòu)具有小于光刻工藝最小線寬的面積，這有效減小了底部電極的面積。此外，所述底部電極與半導體襯底接觸的一端仍可具備較大的接觸面積，可以有效避免制作過程中底部電極從半導體襯底的表面脫落的現(xiàn)象出現(xiàn)。參見圖2，示出了本發(fā)明相變存儲器底部電極制作方法的流程，具體包括執(zhí)行步驟S202，提供半導體襯底，所述半導體襯底上形成有第一介電層，所述第一介電層中形成有導電插塞；其中，所述半導體襯底包含有與相變存儲器對應的選通管，所述導電插塞的底部連接所述選通管。所述第一介電層可以采用層間介電材料；所述導電插塞用于后續(xù)形成底部電極，其材質(zhì)可以選用常規(guī)的電極導電材料，例如多晶硅、鎢等導電材料。執(zhí)行步驟S204，在所述第一介電層與導電插塞上形成第一犧牲層結(jié)構(gòu)，所述第一犧牲層結(jié)構(gòu)部分覆蓋導電插塞；其中，所述第一犧牲層結(jié)構(gòu)用于在后續(xù)形成側(cè)壁結(jié)構(gòu)時起到模具的作用，所述第一犧牲層的邊緣形狀決定了側(cè)壁結(jié)構(gòu)的形狀，進而決定底部電極的形狀。優(yōu)選的，所述第一犧牲層結(jié)構(gòu)位于導電插塞上的邊緣圖形呈線條狀。所述第一犧牲層結(jié)構(gòu)可以采用無定形碳、氮化硅等移除時不破壞導電插塞及第一介電層的材料。執(zhí)行步驟S206，在所述第一犧牲層結(jié)構(gòu)的垂直外表面形成第一側(cè)壁結(jié)構(gòu)；其中，所述第一側(cè)壁結(jié)構(gòu)的形成工藝可以采用等離子刻蝕形成側(cè)壁的方法，例如在第一犧牲層結(jié)構(gòu)外表面、第一介電層及導電插塞表面沉積一層側(cè)壁介電層，然后通過等離子刻蝕去除第一犧牲層頂部表面、以及第一介電層、導電插塞表面的部分，最終殘留于第一犧牲層垂直外表面的部分側(cè)壁介電層便形成第一側(cè)壁結(jié)構(gòu)。所述第一側(cè)壁結(jié)構(gòu)的厚度決定了后續(xù)相變存儲器中底部電極的面積，應當根據(jù)需要進行選擇。對于所述第一側(cè)壁結(jié)構(gòu)，需要采用與第一犧牲層結(jié)構(gòu)對應的材料對于所述第一犧牲層結(jié)構(gòu)為無定形碳的情況下，所述第一側(cè)壁結(jié)構(gòu)為氮氧化硅；對于所述第一犧牲層結(jié)構(gòu)為氮化硅的情況下，所述第一側(cè)壁結(jié)構(gòu)為氧化硅。執(zhí)行步驟S208，移除所述第一犧牲層結(jié)構(gòu)；移除第一犧牲層結(jié)構(gòu)之后，第一側(cè)壁結(jié)構(gòu)即孤立于所述導電插塞的表面，作為后續(xù)刻蝕導電插塞的掩膜。執(zhí)行步驟S210，以所述第一側(cè)壁結(jié)構(gòu)為掩膜，刻蝕所述導電插塞。在實際應用中，所述導電插塞的刻蝕主要是為了減小底部電極與其頂部相變層的接觸面積；同時，為了避免底部電極的底部與半導體襯底的接觸面積減小，所述導電插塞的刻蝕深度應小于導電插塞的厚度。所述步驟執(zhí)行后，經(jīng)過刻蝕處理后的導電插塞即作為相變存儲器的底部電極，所述底部電極具有較小的頂部區(qū)域。在實際應用中，所述第一側(cè)壁結(jié)構(gòu)的厚度由側(cè)壁介電層的厚度決定，而所述第一側(cè)壁結(jié)構(gòu)的長度通常會超過導電插塞的區(qū)域，這導致底部電極的頂部區(qū)域呈條狀，所述條狀區(qū)域具有長邊與短邊。進一步的，可以再重復執(zhí)行前述步驟，將所述條狀的底部電極頂部區(qū)域沿其長邊方向繼續(xù)縮小，這樣，即可獲得進一步縮小的底部電極。下面結(jié)合制作相變存儲器的具體實施例，對本發(fā)明相變存儲器底部電極的制作方法做進一步說明。第一實施例參見圖3至圖13，示出了采用本發(fā)明相變存儲器底部電極制作方法形成相變存儲器的第一實施例的剖面結(jié)構(gòu)示意圖。
如圖3所示，在半導體襯底301上形成第一介電層302，在所述第一介電層中形成導電插塞303。具體的，所述半導體襯底301并不局限于單質(zhì)硅襯底，還可以包括已形成的其他半導體器件、結(jié)構(gòu)等，在相變存儲器中，所述半導體襯底301還包括選通管，所述導電插塞 303即形成于所述選通管上。所述第一介電層302可以是常用的介電材料，例如氧化硅、氮化硅或者是兩者的混合物等；所述導電插塞303可以是金屬材料、多晶硅等導電材料。所述導電插塞303的厚度與所述第一介電層302相同，以保證所述導電插塞與半導體襯底301接觸；在具體實施例中，所述導電插塞303的橫截面(即沿半導體襯底301平面)呈矩形，所述矩形的短邊寬度為30納米至1000納米。可選的，所述導電插塞303的橫截面形狀可以是圓柱形，也可以是多邊體柱形等，所述導電插塞303的徑寬為30納米至1000納米。如圖4所示，在所述第一介電層302與導電插塞303上形成第一犧牲層。具體為無定型碳層304與氮氧化硅層305。所述無定形碳層304用于后續(xù)形成第一犧牲層結(jié)構(gòu)，而所述氮氧化硅層305作為刻蝕無定形碳層304的掩膜。在另一實施例中，可以在所述第一介電層302上依次形成氮化硅層與光刻膠層，以圖形化的氮化硅層作為第一犧牲層結(jié)構(gòu)。如圖5所示，圖形化氮氧化硅層305，之后，以所述圖形化的氮氧化硅層305為掩膜，刻蝕所述無定形碳層，所述刻蝕后的無定形碳層即構(gòu)成第一犧牲層結(jié)構(gòu)306，所述第一犧牲層結(jié)構(gòu)306部分覆蓋導電插塞303，其邊緣即位于導電插塞303上。接著，在所述第一介電層302、導電插塞303以及第一犧牲層結(jié)構(gòu)306上形成第一側(cè)壁介電層307。所述第一側(cè)壁介電層307覆蓋第一犧牲層結(jié)構(gòu)306的外表面。其中，所述第一側(cè)壁介電層307的側(cè)壁形貌將直接影響后續(xù)導電插塞303的刻蝕結(jié)果，其側(cè)壁形貌越陡直，后續(xù)刻蝕導電插塞303也越陡直。進一步的，所述第一側(cè)壁介電層307需要與導電插塞303、第一犧牲層結(jié)構(gòu)306有一定的刻蝕選擇比，以確保在后續(xù)導電插塞303刻蝕完成后所述第一側(cè)壁介電層307仍保留有一定厚度，以免造成成型后的底部電極的表面損傷。依據(jù)具體實施例的不同，對于所述第一犧牲層結(jié)構(gòu)306為無定形碳時，所述第一側(cè)壁介電層307可以是氮氧化硅，即與無定形碳層上的氮氧化硅層304相同；所述第一犧牲層結(jié)構(gòu)306為氮化硅時，所述第一側(cè)壁介電層307可以是氧化硅。所述第一側(cè)壁介電層307 可以采用化學氣相沉積方法形成；所述第一側(cè)壁介電層306的厚度直接決定后續(xù)第一側(cè)壁結(jié)構(gòu)的厚度，進而影響所述底部電極頂部區(qū)域的面積；在具體實施例中，所述第一側(cè)壁介電層307的厚度為10至50納米。如圖6所示，采用等離子體各向異性刻蝕所述第一側(cè)壁介電層，直至露出第一介電層302、導電插塞303以及第一犧牲層結(jié)構(gòu)306表面，而所述第一犧牲層結(jié)構(gòu)306垂直外表面殘留的第一側(cè)壁介電層即形成第一側(cè)壁結(jié)構(gòu)308。其中，移除所述第一側(cè)壁介電層時，必須將所述導電插塞303、第一犧牲層結(jié)構(gòu) 306頂部的第一側(cè)壁介電層及其他介電層完全去除，以保證后續(xù)第一犧牲層結(jié)構(gòu)306完全移除，避免殘余的第一犧牲層結(jié)構(gòu)306影響底部電極的刻蝕。參見圖11，示出了各向異性刻蝕所述第一側(cè)壁介電層后半導體襯底的俯視示意圖。導電插塞303位于第一介電層302中；第一犧牲層結(jié)構(gòu)306形成于所述第一介電層302 與導電插塞303上并部分覆蓋所述導電插塞303，其邊緣位于導電插塞303上。所述第一犧牲層結(jié)構(gòu)306邊緣形成有第一側(cè)壁結(jié)構(gòu)308。如圖7所示，移除所述第一犧牲層結(jié)構(gòu)，只保留所述第一犧牲層結(jié)構(gòu)周圍的第一側(cè)壁結(jié)構(gòu)308。在具體實施例中，所述第一犧牲層結(jié)構(gòu)為氮化硅時，采用磷酸濕法腐蝕所述第一犧牲層結(jié)構(gòu)；所述第一犧牲層結(jié)構(gòu)為無定形碳時，采用氧氣低溫氧化所述無定形碳并將其從半導體襯底上移除。參見圖12，示出了所述第一犧牲層結(jié)構(gòu)移除后半導體襯底的俯視示意圖。第一側(cè)壁結(jié)構(gòu)308呈環(huán)形分布于第一介電層302及導電插塞303表面，所述環(huán)形第一側(cè)壁結(jié)構(gòu)308 位于導電插塞303上的區(qū)域呈條狀。如圖8所示，以所述第一側(cè)壁結(jié)構(gòu)308為掩膜，刻蝕所述導電插塞303，所述殘留的部分導電插塞303即為底部電極。其中，所述第一側(cè)壁結(jié)構(gòu)308作為硬掩膜刻蝕所述導電插塞303后，所述第一側(cè)壁結(jié)構(gòu)308應保留一定厚度，以避免導電插塞303表面受到損傷。同時，所述導電插塞303的刻蝕深度應小于第一介電層302的厚度，以避免刻蝕氣體損傷半導體襯底。特別的，所述導電插塞303的刻蝕深度將影響后續(xù)介電層的填充以及平坦化的結(jié)果刻蝕深度過深，則后續(xù)介電層的填充可能存在空洞而影響所述底部電極性能；刻蝕深度過淺，雖然后續(xù)介電層的填充效果好，但是平坦化過程中可能將所述已制備好的底部電極較小的頂部區(qū)域一同去除，從而導致制作工藝失敗。如圖9所示，移除所述第一側(cè)壁結(jié)構(gòu)，露出刻蝕后的導電插塞303(即底部電極) 的表面。至此，所述底部電極制作完成。可以看出，由于所述底部電極并非完全刻蝕至半導體襯底，因此，所述底部電極與半導體襯底接觸的一端仍可具備較大的接觸面積，這就避免了制作過程中底部電極從半導體襯底的表面脫落的現(xiàn)象出現(xiàn)，提高了制作工藝的良率。參見圖13，示出了半導體襯底及其中底部電極的俯視示意圖。所述底部電極的頂端表面與第一介電層位于同一平面，呈條狀結(jié)構(gòu)，所述條狀的底部電極的頂端具有長邊與短邊。參見圖10，在所述底部電極309制作完成后，繼續(xù)在所述底部電極309上形成相變層及頂部電極，從而完成整個相變存儲器的制作。具體包括在所述半導體襯底301上繼續(xù)形成層間介電層，所述層間介電層覆蓋所述第一介電層302、底部電極309 ；平坦化所述層間介電層，露出底部電極309的表面；由于所述底部電極309的表面與第一介電層302表面位于同一平面，因此，所述底部電極309頂部區(qū)域不易受平坦化工藝的影響；在所述底部電極309上形成相變層310，所述相變層310的底部與底部電極309電連接；在所述相變層310上形成與頂部電極311，所述頂部電極311的底部與所述相變層 310的頂部電連接。
可以看出，采用本發(fā)明制作的相變存儲器的底部電極先于相變層形成，相變層的制作不會受到底部電極刻蝕工藝的影響，這也提高了器件的良率。至此，采用本發(fā)明相變存儲器底部電極制作方法形成的相變存儲器制作形成。與現(xiàn)有技術(shù)相比，所述相變存儲器的底部電極與相變層的接觸面積大幅縮小，在提高加熱效果的同時有效降低了器件功耗；同時，所述底部電極與半導體襯底接觸的一端仍可具備較大的接觸面積，避免了制作過程中底部電極從半導體襯底的表面脫落的現(xiàn)象出現(xiàn)。第二實施例仍如圖13所示，經(jīng)過一次刻蝕后，所述底部電極的頂部區(qū)域呈條狀結(jié)構(gòu)，所述條狀結(jié)構(gòu)底部電極頂部區(qū)域沿圖13中AA’方向(即短邊方向)的寬度較小，但與所述AA’方向垂直方向(即長邊方向)的寬度卻仍與接觸孔的寬度相同。若將垂直于所述AA’方向的寬度進一步縮小，則所述底部電極頂部區(qū)域與相變層的接觸面積仍可以大幅縮小?；诖?，在第一實施例的基礎上，仍可再重復執(zhí)行所述底部電極的制作方法，將所述條狀的導電插塞頂部區(qū)域沿另一方向縮小。本實施例中，底部電極沿圖13中AA’方向的制作方法與第一實施例相同(參見圖 3至圖8)，下面僅對沿垂直于所述AA’方向縮小導電插塞頂部區(qū)域的工藝步驟進行說明(參見圖14)。如圖8所示，在以所述第一側(cè)壁結(jié)構(gòu)308為掩膜刻蝕導電插塞303之后，形成了條狀頂部的導電插塞303。如圖14所示，在所述第一介電層302及導電插塞303上繼續(xù)形成第二介電層(圖中未示出)，所述第二介電層填充滿導電插塞303被刻蝕的區(qū)域，之后，平坦化所述第二介電層，露出導電插塞303表面。如圖15所示，在所述第一介電層302、第二介電層及導電插塞303上形成第二犧牲層結(jié)構(gòu)321，所述第二犧牲層結(jié)構(gòu)321部分覆蓋導電插塞303的頂部區(qū)域，且所述第二犧牲層結(jié)構(gòu)321的邊緣與導電插塞303頂部區(qū)域的長邊方向相交叉。之后，在所述第一介電層302、第二介電層、導電插塞303以及第二犧牲層結(jié)構(gòu)321 上形成第二側(cè)壁介電層322，所述第二側(cè)壁介電層322覆蓋第二犧牲層結(jié)構(gòu)321的外表面。如圖16所示，采用等離子體各向異性刻蝕所述第二側(cè)壁介電層，直至露出第一介電層302、第二介電層、導電插塞303以及第二犧牲層結(jié)構(gòu)321表面，而所述第二犧牲層結(jié)構(gòu) 321垂直外表面殘留的第二側(cè)壁介電層即形成第二側(cè)壁結(jié)構(gòu)323。如圖17所示，移除所述第二犧牲層結(jié)構(gòu)，只保留所述第二犧牲層結(jié)構(gòu)周圍的第二側(cè)壁結(jié)構(gòu)323。參見圖20，示出了所述第二側(cè)壁結(jié)構(gòu)形成后半導體襯底的俯視示意圖。所述導電插塞303及第一介電層302上殘留第二側(cè)壁結(jié)構(gòu)323呈環(huán)形結(jié)構(gòu)，其中，導電插塞303上方的第二側(cè)壁結(jié)構(gòu)323沿BB’方向分布，其與條狀頂部的導電插塞303的長邊方向相交叉，其交叉區(qū)域面積大幅縮小。如圖18所示，以所述第二側(cè)壁結(jié)構(gòu)323為掩膜，再次刻蝕所述導電插塞303，所述導電插塞303的頂部區(qū)域進一步縮小，導電插塞303頂端僅保留有第二側(cè)壁結(jié)構(gòu)323與所述導電插塞303的交叉區(qū)域。參見圖21，示出了再次刻蝕導電插塞后半導體襯底的俯視示意圖。可以看出，相較于第一實施例的底部電極，經(jīng)過兩次刻蝕的底部電極324的頂部區(qū)域面積進一步縮小。如圖19所示，在所述底部電極3 制作完成后，繼續(xù)在所述底部電極3 上形成相變層325及頂部電極326，從而完成整個相變存儲器的制作。與現(xiàn)有技術(shù)相比，本發(fā)明相變存儲器底部電極的制作方法采用自對準技術(shù)形成小于光刻工藝最小線寬的硬掩膜，所述硬掩膜用于刻蝕形成底部電極，這使得所述底部電極與相變層的接觸面積大幅縮小；所述底部電極先于相變層形成，相變層的制作不會受到底部電極刻蝕工藝的影響；所述底部電極與半導體襯底接觸的一端仍可具備較大的接觸面積，避免了制作過程中底部電極從半導體襯底的表面脫落的現(xiàn)象出現(xiàn)。需要指出的是，本發(fā)明雖以相變存儲器為例，但所述底部電極的制作方法，同樣適用于其他需要小接觸面積的電極制作工藝中。本發(fā)明領域技術(shù)人員，應當容易基于本發(fā)明所公開的技術(shù)方案進行推廣應用。雖然本發(fā)明已以較佳實施例披露如上，但本發(fā)明并非限定于此。任何本領域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權(quán)利要求所限定的范圍為準。
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權(quán)利要求
1.一種相變存儲器底部電極的制作方法，其特征在于，包括提供半導體襯底，所述半導體襯底上形成有第一介電層，所述第一介電層中形成有導電插塞；在所述第一介電層與導電插塞上形成第一犧牲層結(jié)構(gòu)，所述第一犧牲層結(jié)構(gòu)部分覆蓋導電插塞；在所述第一犧牲層結(jié)構(gòu)的垂直外表面形成第一側(cè)壁結(jié)構(gòu)；移除所述第一犧牲層結(jié)構(gòu)；以所述第一側(cè)壁結(jié)構(gòu)為掩膜，刻蝕所述導電插塞。
2.如權(quán)利要求1所述的相變存儲器底部電極的制作方法，其特征在于，所述半導體襯底包含有與相變存儲器對應的選通管，所述導電插塞的底部連接所述選通管。
3.如權(quán)利要求1所述的相變存儲器底部電極的制作方法，其特征在于，所述導電插塞采用多晶硅或金屬材料。
4.如權(quán)利要求1所述的相變存儲器底部電極的制作方法，其特征在于，所述第一犧牲層結(jié)構(gòu)采用氮化硅或無定形碳。
5.如權(quán)利要求4所述的相變存儲器底部電極的制作方法，其特征在于，所述第一犧牲層結(jié)構(gòu)為氮化硅時，采用磷酸濕法腐蝕移除所述第一犧牲層結(jié)構(gòu)；所述第一犧牲層結(jié)構(gòu)為無定形碳時，采用氧氣低溫氧化所述無定形碳并將其從半導體襯底上移除。
6.如權(quán)利要求4所述的相變存儲器底部電極的制作方法，其特征在于，所述第一犧牲層結(jié)構(gòu)為氮化硅時，所述第一側(cè)壁結(jié)構(gòu)采用氧化硅；所述第一犧牲層結(jié)構(gòu)為無定形碳時，所述第一側(cè)壁結(jié)構(gòu)采用氮氧化硅。
7.如權(quán)利要求1所述的相變存儲器底部電極的制作方法，其特征在于，所述在所述第一犧牲層結(jié)構(gòu)的垂直外表面形成第一側(cè)壁結(jié)構(gòu)包括在所述第一介電層、導電插塞及第一犧牲層結(jié)構(gòu)上形成第一側(cè)壁介電層；各向異性刻蝕所述側(cè)壁介電層，僅保留第一犧牲層結(jié)構(gòu)垂直外表面的第一側(cè)壁介電層。
8.如權(quán)利要求1所述的相變存儲器底部電極的制作方法，其特征在于，所述第一側(cè)壁結(jié)構(gòu)的厚度為10至50納米。
9.如權(quán)利要求1所述的相變存儲器底部電極的制作方法，其特征在于，所述以所述第一側(cè)壁結(jié)構(gòu)為掩膜，刻蝕所述導電插塞包括采用各向異性刻蝕所述導電插塞，以刻蝕后的導電插塞作為底部電極。
10.如權(quán)利要求9所述的相變存儲器底部電極的制作方法，其特征在于，所述導電插塞的刻蝕深度小于導電插塞的厚度。
11.如權(quán)利要求1所述的相變存儲器底部電極的制作方法，其特征在于，在以所述第一側(cè)壁結(jié)構(gòu)為掩膜，刻蝕所述導電插塞之后，所述刻蝕后的導電插塞的頂部呈具有長邊與短邊的條形，所述相變存儲器底部電極的制作方法還包括在所述半導體襯底上繼續(xù)形成第二介電層，所述第二介電層覆蓋刻蝕后的導電插塞及第一介電層表面；平坦化所述第二介電層，露出導電插塞表面；在所述半導體襯底上形成第二犧牲層結(jié)構(gòu)，所述第二犧牲層結(jié)構(gòu)部分覆蓋導電插塞， 且其邊緣與導電插塞頂部區(qū)域的長邊方向相交叉；在所述第二犧牲層結(jié)構(gòu)的垂直外表面形成第二側(cè)壁結(jié)構(gòu)； 移除第二犧牲層結(jié)構(gòu)；以所述第二側(cè)壁結(jié)構(gòu)為掩膜，刻蝕所述導電插塞。
12.如權(quán)利要求11所述的相變存儲器底部電極的制作方法，其特征在于，所述第二犧牲層結(jié)構(gòu)的邊緣與導電插塞頂部區(qū)域的長邊方向相垂直。
13.如權(quán)利要求11所述的相變存儲器底部電極的制作方法，其特征在于，所述以所述第二側(cè)壁結(jié)構(gòu)為掩膜，刻蝕所述導電插塞包括采用各向異性刻蝕再次刻蝕所述導電插塞， 以刻蝕后的導電插塞作為底部電極。
全文摘要
一種相變存儲器底部電極的制作方法，包括提供半導體襯底，所述半導體襯底上形成有第一介電層，所述第一介電層中形成有導電插塞；在所述第一介電層與導電插塞上形成第一犧牲層結(jié)構(gòu)，所述第一犧牲層結(jié)構(gòu)部分覆蓋導電插塞；在所述第一犧牲層結(jié)構(gòu)的垂直外表面形成第一側(cè)壁結(jié)構(gòu)；移除所述第一犧牲層結(jié)構(gòu)；以所述第一側(cè)壁結(jié)構(gòu)為掩膜，刻蝕所述導電插塞。本發(fā)明相變存儲器底部電極的制作方法采用自對準技術(shù)形成小于光刻工藝最小線寬的硬掩膜，所述硬掩膜用于刻蝕形成底部電極，這使得所述底部電極與相變層的接觸面積大幅縮小。
文檔編號H01L45/00GK102376878SQ20101024815
公開日2012年3月14日 申請日期2010年8月5日 優(yōu)先權(quán)日2010年8月5日
發(fā)明者李凡, 李鳳蓮, 洪中山 申請人:中芯國際集成電路制造(上海)有限公司