專利名稱：Mosfet結(jié)構(gòu)及其制作方法
技術(shù)領(lǐng)域：
本申請一般地涉及半導(dǎo)體器件及其制作領(lǐng)域，更為具體地，涉及一種MOSFET (金屬氧化物半導(dǎo)體場效應(yīng)晶體管)結(jié)構(gòu)及其制作方法。
背景技術(shù)：
隨著半導(dǎo)體技術(shù)的發(fā)展，晶體管尺寸不斷縮小，器件和系統(tǒng)的速度隨之提高。在這種尺寸減小的晶體管中，柵介質(zhì)層例如S^2的厚度也隨之變薄。然而，當(dāng)S^2的厚度薄到一定程度時，其將不再能很好地起到絕緣的作用，容易產(chǎn)生從柵極到有源區(qū)的漏電流。這使得器件性能極大惡化。為此，替代常規(guī)的SiO2/多晶硅的柵堆疊，提出了高k材料/金屬的柵堆疊結(jié)構(gòu)。所謂高k材料是指介電常數(shù)k大于3. 9的材料。例如，高k材料可以包括Hf02、HfSi0、HfSi0N、 HfTaO, HfTiO, HfZrOai2O3或La2O3等。通過使用這種高k材料作為柵介質(zhì)層，可以極大程度上克服上述漏電流問題。在現(xiàn)有技術(shù)中已經(jīng)知道，在作為柵介質(zhì)層的材料中加入La等材料，將能夠有效地降低晶體管的閾值電壓(Vt)，這有助于改善器件性能。然而，La等材料的這種降低閾值電壓Vt的有效性受到多種因素的影響。例如，在參考文獻(xiàn)1(M. Inoue et al, "Impact ofArea Scaling onThreshold Voltage Lowering in La-Containing High-k/Metal GateNMOSFETs Fabricated on(100)and(110)Si2009Symposium on VLSITechnology Digest ofTechnical Papers，pp. 40-41)中，對La的這種有效性進(jìn)行了詳細(xì)的研究，發(fā)現(xiàn)存在著較強的窄寬度效應(yīng)(即，柵極寬度越窄，La的有效性越低)和角效應(yīng)(即，溝道區(qū)的圓角影響La的有效性)。隨著溝道不斷變窄，柵介質(zhì)層的有效性在溝道區(qū)的范圍內(nèi)受到影響。因此有必要進(jìn)一步采取其他措施，以便有效應(yīng)對閾值電壓Vt的降低。

發(fā)明內(nèi)容
鑒于上述問題，本發(fā)明的目的在于提供一種金屬氧化物半導(dǎo)體場效應(yīng)晶體管 (MOSFET)結(jié)構(gòu)及其制作方法，該MOSFET能夠減小閾值電壓(Vt)沿溝道長度和寬度方向的變化，從而改善器件性能。根據(jù)本發(fā)明的一個方面，提供了一種金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)， 包括半導(dǎo)體襯底；柵堆疊，位于半導(dǎo)體襯底上，柵堆疊包括在半導(dǎo)體襯底上依次形成的高 k柵介質(zhì)層和柵極導(dǎo)體層；第一側(cè)墻，至少環(huán)繞高k柵介質(zhì)層的外側(cè)，并由含La氧化物形成；第二側(cè)墻，環(huán)繞柵堆疊和第一側(cè)墻的外側(cè)，并比第一側(cè)墻高。可選地，第一側(cè)墻可以高于柵介質(zhì)層并低于柵堆疊，如果這種含La的氧化物材料形成在整個柵堆疊外圍將會導(dǎo)致柵極寄生電容過大。因而，優(yōu)選地，第一側(cè)墻比柵介質(zhì)層高出的高度小于等于10nm。優(yōu)選地，高k 柵介質(zhì)層包括 Hf02、HfSi0、HfSi0N、HfTa0、HfTi0、Hf7r0、Al203、La203、ZrO2, LaAlO和TW2中任一種或多種的組合。其中，含La氧化物包括La203、LaAlO, LaHfO, LaZrO中任一種或多種的組合。優(yōu)選地，第一側(cè)墻的厚度小于等于5nm ；第二側(cè)墻可以由氮化物形成。第二側(cè)墻的外側(cè)還可以包括第三側(cè)墻，即第二側(cè)墻位于第一側(cè)墻和第三側(cè)墻之間。第三側(cè)墻可以為氧化物、氮化物或低k材料形成。低k材料可以為Si02、SiOF, SiCOH、 SiO和SiCO中的任一種或多種的組合。根據(jù)本發(fā)明的另一方面，提供了一種制作金屬氧化物半導(dǎo)體場效應(yīng)晶體管 (MOSFET)的方法，包括提供半導(dǎo)體襯底；在半導(dǎo)體襯底上依次形成高k柵介質(zhì)層和柵極導(dǎo)體層，對高k柵介質(zhì)層和柵極導(dǎo)體層進(jìn)行圖案化以形成柵堆疊；形成至少環(huán)繞高k柵介質(zhì)層外側(cè)的第一側(cè)墻，第一側(cè)墻由含La氧化物形成，形成環(huán)繞柵堆疊和第一側(cè)墻外側(cè)的第二側(cè)墻，第二側(cè)墻比第一側(cè)墻高。其中，形成第一側(cè)墻的步驟可以包括淀積第一氧化物層；刻蝕第一氧化物層以形成環(huán)繞柵堆疊的預(yù)備第一側(cè)墻；以及進(jìn)一步刻蝕該預(yù)備第一側(cè)墻，以形成至少環(huán)繞高k 柵介質(zhì)層外側(cè)的第一側(cè)墻。該第一氧化物層包括含La氧化物。含La氧化物可以為La203、LaA10、LaHf0、LaZrO 中任一種或多種的組合。為了避免柵極寄生電容過大，在進(jìn)一步刻蝕后，第一側(cè)墻的高度比柵介質(zhì)層高出的高度不大于10nm。形成第二側(cè)墻的步驟可以包括淀積第二氧化物層，并刻蝕第二氧化物層以環(huán)繞柵堆疊和第一側(cè)墻的外側(cè)形成第二側(cè)墻。優(yōu)選地，在形成第二側(cè)墻之后，該方法進(jìn)一步包括淀積第三氧化物層、氮化物層或低k材料層，并刻蝕第三氧化物層、氮化物層或低k材料層以環(huán)繞第二側(cè)墻的外側(cè)形成第三側(cè)墻。其中低k材料包括Si02、SiOF, SiCOH、SiO和SiCO中的任一種或多種的組合。根據(jù)本發(fā)明的實施例，在柵極側(cè)墻中加入了一層由含La氧化物形成的第一側(cè)墻， 由于La元素向柵介質(zhì)層中擴散，因此能夠有效降低晶體管的閾值電壓Vt，并且該第一側(cè)墻的高度較低，也避免了柵極寄生電容過大的結(jié)果。


通過以下參照附圖對本發(fā)明實施例的描述，本發(fā)明的上述以及其他目的、特征和有點將更為清楚，在附圖中圖1-5示出了根據(jù)本發(fā)明一個實施例的制作MOSFET的流程中部分階段的示意截面圖；圖6示出了根據(jù)本發(fā)明另一個實施例的MOSFET器件結(jié)構(gòu)的示意截面圖。
具體實施例方式以下，通過附圖中示出的具體實施例來描述本發(fā)明。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本發(fā)明的概念。在附圖中示出了根據(jù)本發(fā)明實施例的半導(dǎo)體器件的截面圖。這些圖并非是按比例
5繪制的，其中為了清楚的目的，放大了某些細(xì)節(jié)，并且可能省略了某些細(xì)節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對大小、位置關(guān)系僅是示例性的，實際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實際所需可以另外設(shè)計具有不同形狀、大小、相對位置的區(qū)域/層。圖1-5示出了根據(jù)本發(fā)明一個實施例的制作金屬氧化物半導(dǎo)體場效應(yīng)晶體管 (MOSFET)的流程中部分階段的示意截面圖。優(yōu)選地，首先如圖1所示，在半導(dǎo)體襯底1001中形成淺溝槽隔離(STI) 1002，以隔離各單獨的器件區(qū)域。STI 1002例如可以通過在半導(dǎo)體襯底1001中蝕刻出淺槽并淀積 SiO2或其他介質(zhì)材料形成。接著，在半導(dǎo)體襯底1001上形成晶體管結(jié)構(gòu)的柵堆疊100A、IOOB0在此，示出了兩個晶體管結(jié)構(gòu)。但是，本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)理解，本發(fā)明不限于此，可以僅存在單個晶體管結(jié)構(gòu)，或者存在三個乃至更多晶體管結(jié)構(gòu)；而且所示兩個晶體管結(jié)構(gòu)的位置關(guān)系也不限于圖中所示。柵堆疊100AU00B例如分別包括高k材料層1003、柵極金屬層1004 ；優(yōu)選地，還可以包括多晶硅層1005。本發(fā)明實施例中所舉的柵極導(dǎo)體層包括柵極金屬層1004/多晶硅層 1005的疊層結(jié)構(gòu)。在本發(fā)明其他的實施例中，柵極金屬層可以包括功函數(shù)金屬層。柵極導(dǎo)體層可以包括其他的結(jié)構(gòu)，例如，多晶硅上可以形成NiSi等結(jié)構(gòu)來減小柵電阻。這種柵堆疊100AU00B可以通過多種方式來形成。具體地，例如可以在襯底上依次淀積高k材料的柵介質(zhì)層、柵極金屬層以及可選的多晶硅或非晶硅層。例如，高k材料可以包括Hf02、HfSiO、 HfSi0N、HfTa0、HfTi0、HfZr0、Al203、La203、Zr02、LaA10 和 11 中的任一種或多種，厚度例如為 l-5nm。柵極金屬層例如可以包括 TaN、Ta2C、HfN、HfC、TiC、TiN、MoN、MoC、TaTbN、TaErN、 TaYbN, TaSiN, TaAlN, TiAlN, TaHfN, TiHfN, HfSiN, MoSiN, MoAIN、Mo、Ru、RuO2、RuTax, NiTax 等，厚度例如可以為10-20nm?？蛇x的多晶硅或非晶硅層厚度例如為50-100nm。然后，對淀積的各層進(jìn)行構(gòu)圖，以形成柵堆疊。然后例如可以進(jìn)行延伸區(qū)注入，從而在柵堆疊的兩側(cè)形成源/漏延伸區(qū)(SDE)， SDE在溝道兩端形成的淺結(jié)有利于抑制短溝道效應(yīng)。接著，如圖2所示，在半導(dǎo)體襯底1001包括柵堆疊100AU00B上淀積含La氧化物層1006，例如厚度約為3-5nm，材料例如為La203、LaAW、LaHf0、LaZrO中任一種或多種的組合。在此所說的“淀積”可以包括各種淀積材料的方式，例如包括但不限于CVD(化學(xué)氣相淀積)、分子束外延(MBE)、蒸鍍等。隨后，如圖3所示，采用側(cè)墻形成的常規(guī)方法，對所淀積的含La氧化物層1006進(jìn)行構(gòu)圖，例如通過RIE (反應(yīng)離子刻蝕)等干法刻蝕，使得該含La氧化物層形成預(yù)備第一側(cè)墻1006'。為了得到本發(fā)明的實施例需要的第一側(cè)墻，則需要進(jìn)一步對預(yù)備第一側(cè)墻 1006'進(jìn)行反應(yīng)離子刻蝕或其它刻蝕，使得預(yù)備第一側(cè)墻僅保留環(huán)繞著高k材料層1003和柵極金屬層1004的部分，如圖4所示，從而構(gòu)成第一側(cè)墻1006"。本發(fā)明的實施例并不局限與此，在上述步驟中，還可以再進(jìn)一步刻蝕，直至La氧化物層僅保留在柵介質(zhì)層的外圍， 即得到的第一側(cè)墻與柵介質(zhì)層幾乎同高。由于第一側(cè)墻采用高k介質(zhì)材料形成，容易引起柵極的寄生電容過大。第一側(cè)墻越低，柵極的寄生電容越小，但也不宜過低，否則將影響到對柵介質(zhì)層完全覆蓋。本發(fā)明的實施例可以選擇第一側(cè)墻的高度高于柵介質(zhì)層，并低于整個柵堆疊的高度。更優(yōu)選地，第一側(cè)墻1006"高出柵介質(zhì)層1003的高度不超過lOnm，以便既滿足對柵介質(zhì)層中La元素補充，同時也不至于導(dǎo)致柵極寄生電容的增大。接著進(jìn)一步形成其他的側(cè)墻部分，如第二側(cè)墻1007、第三側(cè)墻1008。在此，如圖5 所示，第二側(cè)墻和第三側(cè)墻覆蓋柵堆疊的整個高度范圍。具體地，例如可以在形成了第一側(cè)墻的半導(dǎo)體襯底1001上淀積另一氧化物層，例如SiO2,并采用干法刻蝕該氧化物層，從而在第一側(cè)墻1006'的外側(cè)形成第二側(cè)墻1007。接著在形成了第二側(cè)墻1007的外壁上淀積氮化物層，例如Si3N4，對該氮化物層進(jìn)行刻蝕以在第二側(cè)墻1007的外側(cè)形成第三側(cè)墻1008。 形成側(cè)墻的方法在現(xiàn)有技術(shù)中是已知的，在此不再贅述。可以選擇是否形成第三側(cè)墻1008，該側(cè)墻不是必須的。如果不形成第三側(cè)墻，那么形成的結(jié)構(gòu)如圖6所示，包括第一側(cè)墻和第二側(cè)墻。一般地，第一側(cè)墻的厚度可以為l-5nm，第二側(cè)墻為氧化物，厚度為3-lOnm，第三側(cè)墻可以為氧化物、氮化物或低k介質(zhì)材料，例如Si02、SiOF, SiCOH、SiO和SiCO中的任一種或多種的組合，厚度約為10-50nm。在只有第一側(cè)墻和第二側(cè)墻的情況下，第二側(cè)墻厚度可以適當(dāng)增大，例如可以為 20-50nm。形成各側(cè)墻之后，以柵堆疊100AU00B為掩模，進(jìn)行源/漏區(qū)注入，以形成源/漏區(qū)，如圖5中虛線所示。由于這種源/漏區(qū)的形成與本發(fā)明的主旨并無直接關(guān)聯(lián)，在此省略了對其的詳細(xì)描述。最終，得到了圖5所示的根據(jù)本發(fā)明一個實施例的MOSFET結(jié)構(gòu)。具體地，如圖5 所示，該MOSFET包括半導(dǎo)體襯底1001 ；在半導(dǎo)體襯底1001上形成的柵堆疊，柵堆疊包括柵介質(zhì)層1003、柵極導(dǎo)體層(在此，包括柵極金屬層1004和多晶硅/非晶硅層1005)；以及側(cè)墻，至少環(huán)繞柵介質(zhì)層1003外側(cè)的第一側(cè)墻1006"、環(huán)繞柵堆疊以及第一側(cè)墻1006"的第二側(cè)墻1007、以及可選的環(huán)繞第二側(cè)墻的第三側(cè)墻1008。在圖4所示的實施例中，第一側(cè)墻1006〃圍繞柵介質(zhì)層1003和柵極金屬層1004 的外側(cè)形成，而對于本發(fā)明的實施例來說，第一側(cè)墻1006"的高度可以等于或高于柵介質(zhì)層1003，但低于第二側(cè)墻的高度，或者說比整個柵堆疊低。更優(yōu)選地，第一側(cè)墻1006"比柵介質(zhì)層1003高出的高度不超過lOnm。采用這樣的選擇，第一側(cè)墻中的La元素能夠擴散到柵介質(zhì)層中，有利于器件Vt的調(diào)節(jié)，同時，第一側(cè)墻較低不至于過于增大柵極寄生電容。在圖5所示的實施例中，柵極導(dǎo)體層由金屬/多晶硅疊層形成，對于本發(fā)明的其他實施例來說，也可能具有不同柵極導(dǎo)體疊層結(jié)構(gòu)，這些可以參照目前的常規(guī)技術(shù)。其中，柵介質(zhì)層1003 可以包括 Hf02、HfSiO、HfSiON、HfTaO, HfTiO, HfZrO, A1203、 La203>ZrO2^LaAlO和TW2中的任一種或多種的組合，柵介質(zhì)層1003厚度例如為l-5nm。第一側(cè)墻1006 ‘‘厚度優(yōu)選為小于等于5nm，可以由含La氧化物形成，例如La203、LaAW、LaHfO、 LaZrO中任一種或多種的組合。第二側(cè)墻的厚度約為3-lOnm，由氧化物形成，例如Si02、 SiOF、SiCOH、SiO、SiCO等。第三側(cè)墻的厚度約為10-50nm，可以是氮化物、氧化物或低k介質(zhì)材料，例如Si3N4、SiO2, SiOF、SiCOH、SiO或SiCO等或者是它們的組合。根據(jù)本發(fā)明另一實施例的MOSFET如圖6所示，與圖5的結(jié)構(gòu)不同的是，柵堆疊的兩側(cè)只包括第一側(cè)墻1006〃和第二側(cè)墻1007。對于采用高k柵介質(zhì)層的MOSFET來說，溝道越窄，柵介質(zhì)層的有效性很容易受到影響，尤其是在溝道的邊緣。本發(fā)明的實施例在柵堆疊的外側(cè)形成了含La氧化物形成的第一側(cè)墻1006"，部分La元素擴散到柵介質(zhì)層中，能夠有效降低晶體管的閾值電壓Vt，改善器件的性能。優(yōu)選地，還可以在柵介質(zhì)層1003中引入La2O3，以便降低最終形成的晶體管結(jié)構(gòu)的閾值電壓(Vt)。并且第一側(cè)墻的高度等于或高于柵介質(zhì)層的高度，但低于整個柵堆疊高度，因此能夠避免柵極寄生電容的過度增大。在以上的描述中，對于各層的構(gòu)圖、刻蝕等技術(shù)細(xì)節(jié)并沒有做出詳細(xì)的說明。但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以通過現(xiàn)有技術(shù)中的各種手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領(lǐng)域技術(shù)人員還可以設(shè)計出與以上描述的方法并不完全相同的方法。以上參照本發(fā)明的實施例對本發(fā)明予以了說明。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權(quán)利要求及其等價物限定。 不脫離本發(fā)明的范圍，本領(lǐng)域技術(shù)人員可以做出多種替換和修改，這些替換和修改都應(yīng)落在本發(fā)明的范圍之內(nèi)。
權(quán)利要求
1.一種金屬氧化物半導(dǎo)體場效應(yīng)晶體管，包括 半導(dǎo)體襯底；柵堆疊，位于所述半導(dǎo)體襯底上，所述柵堆疊包括在半導(dǎo)體襯底上依次形成的高k柵介質(zhì)層和柵極導(dǎo)體層；第一側(cè)墻，至少環(huán)繞所述高k柵介質(zhì)層的外側(cè)，并由含La氧化物形成；以及第二側(cè)墻，環(huán)繞所述柵堆疊和第一側(cè)墻的外側(cè)，并比所述第一側(cè)墻高。
2.如權(quán)利要求1所述的晶體管，其中，所述第一側(cè)墻比所述柵介質(zhì)層高，且比所述柵堆疊低。
3.如權(quán)利要求2所述的晶體管，其中，所述第一側(cè)墻比柵介質(zhì)層高出的高度小于等于 IOnm0
4.如權(quán)利要求1所述的晶體管，其中，所述高k柵介質(zhì)層包括Hf02、HfSiO、HfSiON、 HfTaO, HfTiO, HfZrO, A1203、La2O3, ZrO2, LaAlO 和 11 中任一種或多種的組合。
5.如權(quán)利要求1所述的晶體管，其中，所述含La氧化物包括La203、LaAW、LaHf0、LaZr0 中任一種或多種的組合。
6.如權(quán)利要求1所述的晶體管，其中，所述第一側(cè)墻的厚度小于等于5nm。
7.如權(quán)利要求1所述的晶體管，其中，所述第二側(cè)墻由氧化物形成。
8.如權(quán)利要求1至7中任一項所述的晶體管，進(jìn)一步包括環(huán)繞所述第二側(cè)墻的第三側(cè)掉丄回ο
9.如權(quán)利要求8所述的晶體管，其中，所述第三側(cè)墻由氧化物、氮化物或低k材料形成。
10.如權(quán)利要求9所述的晶體管，其中，所述低k材料包括=SiO2,SiOF、SiCOH, SiO和 SiCO中的任一種或多種的組合。
11.一種制作金屬氧化物半導(dǎo)體場效應(yīng)晶體管的方法，包括 提供半導(dǎo)體襯底；在所述半導(dǎo)體襯底上依次形成高k柵介質(zhì)層和柵極導(dǎo)體層，對所述高k柵介質(zhì)層和柵極導(dǎo)體層進(jìn)行圖案化以形成柵堆疊；形成至少環(huán)繞所述高k柵介質(zhì)層外側(cè)的第一側(cè)墻，所述第一側(cè)墻由含La氧化物形成；以及形成環(huán)繞所述柵堆疊和第一側(cè)墻外側(cè)的第二側(cè)墻，所述第二側(cè)墻比第一側(cè)墻高。
12.如權(quán)利要求11所述的方法，其中，形成第一側(cè)墻的步驟包括 淀積第一氧化物層，所述第一氧化物層包括含La氧化物；刻蝕所述第一氧化物層以形成環(huán)繞所述柵堆疊的預(yù)備第一側(cè)墻；以及進(jìn)一步刻蝕所述預(yù)備第一側(cè)墻，以形成至少環(huán)繞所述高k柵介質(zhì)層外側(cè)的第一側(cè)墻。
13.如權(quán)利要求12所述的方法，其中，進(jìn)一步刻蝕后，所述第一側(cè)墻的高度比柵介質(zhì)層高出的高度小于等于10nm。
14.如權(quán)利要求12所述的方法，其中所述含La氧化物為La203、LaAW、LaHfCKLaZrO中任一種或多種的組合。
15.如權(quán)利要求11所述的方法，其中，形成第二側(cè)墻的步驟包括 淀積第二氧化物層；以及刻蝕所述第二氧化物層以環(huán)繞柵堆疊和第一側(cè)墻的外側(cè)形成第二側(cè)墻。
16.如權(quán)利要求11至15中任一項所述的方法，在形成第二側(cè)墻之后，該方法進(jìn)一步包括淀積第三氧化物層、氮化物層或低k材料層，并刻蝕所述第三氧化物層、氮化物層或低 k材料層以環(huán)繞所述第二側(cè)墻的外側(cè)形成第三側(cè)墻。
17.如權(quán)利要求16所述的方法，其中所述低k材料包括Si02、Si0F、SiC0H、Si0和SiCO 中的任一種或多種的組合。
全文摘要
本申請公開了一種MOSFET結(jié)構(gòu)及其制作方法。該MOSFET結(jié)構(gòu)包括半導(dǎo)體襯底；柵堆疊，位于所述半導(dǎo)體襯底上，所述柵堆疊包括在半導(dǎo)體襯底上依次形成的高k柵介質(zhì)層和柵極導(dǎo)體層；第一側(cè)墻，至少環(huán)繞所述高k柵介質(zhì)層的外側(cè)，并由含La氧化物形成；第二側(cè)墻，環(huán)繞所述柵堆疊和第一側(cè)墻的外側(cè)，并比所述第一側(cè)墻高。本發(fā)明的實施例適用于集成電路制造。
文檔編號H01L29/51GK102347357SQ20101024272
公開日2012年2月8日 申請日期2010年7月30日 優(yōu)先權(quán)日2010年7月30日
發(fā)明者尹海洲, 朱慧瓏, 駱志炯 申請人:中國科學(xué)院微電子研究所