專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置，特別涉及包含終端結(jié)構(gòu)的半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
功率器件是在功率轉(zhuǎn)換或功率控制中使用的、主要面向功率設(shè)備的半導(dǎo)體元件， 與通常的半導(dǎo)體元件相比被高耐壓化、大電流化。功率器件需要在反方向電壓施加時(shí)切斷 電流并保持高電壓。作為功率器件的高耐壓化方法，在日本電氣學(xué)會(huì)高機(jī)能功率器件/功 率IC調(diào)查專門委員會(huì)編、“功率器件/功率IC手冊(cè)”、Corona公司、第54 64頁(yè)和第170 174頁(yè)中，公開(kāi)有FLR(Field Limiting Ring，場(chǎng)限環(huán))結(jié)構(gòu)、場(chǎng)板(Field Plate)結(jié)構(gòu)等的 終端結(jié)構(gòu)。其中，F(xiàn)LR結(jié)構(gòu)是以多個(gè)環(huán)狀的P型雜質(zhì)區(qū)域包圍主結(jié)(mainjimction)的周圍的 結(jié)構(gòu)，其中，該主結(jié)是通過(guò)低濃度的N型雜質(zhì)區(qū)域、和在該N型雜質(zhì)區(qū)域的內(nèi)部表面形成的 P型雜質(zhì)區(qū)域而形成的。在該結(jié)構(gòu)中，當(dāng)反方向電壓施加時(shí)，在主結(jié)穿通(punch through) 之前，通過(guò)由各個(gè)環(huán)狀的P型雜質(zhì)區(qū)域形成的結(jié)依次穿通，從而緩和主結(jié)的電場(chǎng)。進(jìn)而，例如在日本專利申請(qǐng)?zhí)亻_(kāi)2002-231944號(hào)公報(bào)、或日本專利申請(qǐng)?zhí)亻_(kāi)平 05-190693號(hào)公報(bào)中，公開(kāi)有在各個(gè)FLR上隔著絕緣膜環(huán)狀地形成有導(dǎo)電膜的結(jié)構(gòu)。在該結(jié) 構(gòu)中，通過(guò)導(dǎo)電膜作為等電位的環(huán)而發(fā)揮功能，從而緩和絕緣膜中包含的可動(dòng)離子的影響。可是，在FLR結(jié)構(gòu)中，在多個(gè)環(huán)狀的P型雜質(zhì)區(qū)域之間存在的低濃度的N型雜質(zhì)區(qū) 域的部分中對(duì)電場(chǎng)進(jìn)行緩和，因此在使用FLR結(jié)構(gòu)使半導(dǎo)體裝置高耐壓化的情況下，主結(jié) 的外周部分的面積增大，結(jié)果，存在半導(dǎo)體裝置的占有面積增大的問(wèn)題。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種在保持規(guī)定的耐壓的同時(shí)能夠縮小占有面積的 半導(dǎo)體裝置及其制造方法。本發(fā)明的半導(dǎo)體裝置具備襯底，具有主表面；第一導(dǎo)電型的第一雜質(zhì)區(qū)域；第二 導(dǎo)電型的表面降場(chǎng)層(RESURF layer)；第二導(dǎo)電型的第二雜質(zhì)區(qū)域；以及多個(gè)場(chǎng)板。在襯 底內(nèi)形成有第一雜質(zhì)區(qū)域。在第一雜質(zhì)區(qū)域內(nèi)的主表面形成有表面降場(chǎng)層。第二雜質(zhì)區(qū)域 比表面降場(chǎng)層具有高雜質(zhì)濃度，并且在第一雜質(zhì)區(qū)域內(nèi)的主表面中與表面降場(chǎng)層接觸而形 成。多個(gè)場(chǎng)板中至少一個(gè)與第一雜質(zhì)區(qū)域電連接，并且多個(gè)場(chǎng)板中至少另一個(gè)與第二雜質(zhì) 區(qū)域電連接。多個(gè)場(chǎng)板包含下部場(chǎng)板和上部場(chǎng)板。下部場(chǎng)板能夠在與襯底之間形成下部電 容耦合。上部場(chǎng)板與下部場(chǎng)板相比形成在從襯底離開(kāi)的位置，并且能夠在與下部場(chǎng)板之間 形成比下部電容耦合的電容大的上部電容耦合。根據(jù)本發(fā)明的半導(dǎo)體裝置及其制造方法，能夠在保持規(guī)定的耐壓的同時(shí)縮小占有 面積。本發(fā)明的上述以及其它的目的、特征、方面、以及優(yōu)點(diǎn)通過(guò)與附圖相關(guān)地理解的關(guān) 于本發(fā)明的接下來(lái)的詳細(xì)說(shuō)明就能更清楚了。


圖1是示意地表示本發(fā)明的實(shí)施方式1的半導(dǎo)體裝置的結(jié)構(gòu)的平面圖。圖2是沿著圖1的II-II線的剖面圖。圖3是示意地表示在本發(fā)明的實(shí)施方式1的半導(dǎo)體裝置中，通過(guò)板構(gòu)成的電容耦 合的剖面圖。圖4A是示意地表示本發(fā)明的實(shí)施方式1中的襯底表面的電場(chǎng)強(qiáng)度分布的圖。圖4B是示意地表示本發(fā)明的實(shí)施方式1中的襯底內(nèi)部的等電位線的圖。圖5A是表示在P型講2和N型溝道截止區(qū)域4之間施加有600V的電壓的情況下 的、場(chǎng)板各自的電位的控制的一個(gè)例子的圖。圖5B是表示在P型講2和N型溝道截止區(qū)域4之間施加有600V的電壓的情況下 的、場(chǎng)板各自的電位的控制的另一個(gè)例子的圖。圖6是示意地表示本發(fā)明的實(shí)施方式2的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。圖7 圖14是分別表示本發(fā)明的實(shí)施方式2的半導(dǎo)體裝置的制造方法的第一 第八工序的剖面圖。圖15是示意地表示本發(fā)明的實(shí)施方式3的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。圖16是示意地表示本發(fā)明的實(shí)施方式4的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。圖17A是示意地表示本發(fā)明的實(shí)施方式5的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。圖17B是示意地表示在本發(fā)明的實(shí)施方式5的半導(dǎo)體裝置中，通過(guò)板構(gòu)成的電容 耦合的剖面圖。圖18是示意地表示本發(fā)明的實(shí)施方式6的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。圖19是示意地表示本發(fā)明的實(shí)施方式7的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。圖20 圖22是分別表示本發(fā)明的實(shí)施方式7的半導(dǎo)體裝置的制造方法的第一 第三工序的剖面圖。圖23是示意地表示本發(fā)明的實(shí)施方式8的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。圖24和圖25是分別表示本發(fā)明的實(shí)施方式8的半導(dǎo)體裝置的制造方法的一個(gè)例 子的第一和第二工序的剖面圖。圖26是表示本發(fā)明的實(shí)施方式8的半導(dǎo)體裝置的制造方法的其他例子的剖面圖。圖27是示意地表示在應(yīng)用到溝槽IGBT的元件結(jié)構(gòu)的情況下的本發(fā)明的半導(dǎo)體裝 置的結(jié)構(gòu)的剖面圖。圖28是示意地表示在應(yīng)用到具有N型載流子蓄積層的元件結(jié)構(gòu)的情況下的本發(fā) 明的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。圖29是示意地表示在應(yīng)用到作為溝槽IGBT型的元件結(jié)構(gòu)的、具有N型載流子蓄 積層的元件結(jié)構(gòu)的情況下的本發(fā)明的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。圖30是示意地表示在應(yīng)用到具有二極管和N型M0SFET的元件結(jié)構(gòu)的情況下的本 發(fā)明的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。
具體實(shí)施例方式以下，針對(duì)本發(fā)明的實(shí)施方式，基于附圖進(jìn)行說(shuō)明。
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參照?qǐng)D1和圖2，本實(shí)施方式的半導(dǎo)體裝置包含襯底50，具有上表面(主表面)； 以及IGBT (Integrated Gate Bipolar Transistor，絕緣柵雙極晶體管)和終端結(jié)構(gòu)，形成 在襯底50。襯底50例如通過(guò)硅等形成。在本實(shí)施方式的半導(dǎo)體裝置中，作為終端結(jié)構(gòu)具備N型雜質(zhì)區(qū)域1 (第一雜質(zhì)區(qū) 域)、P型表面降場(chǎng)(RESURF Reduced Surface field)層18、P型阱2 (第二雜質(zhì)區(qū)域)、N 型溝道截止區(qū)域4、多個(gè)作為場(chǎng)板的上部場(chǎng)板17和下部場(chǎng)板20。N型雜質(zhì)區(qū)域1在襯底50 內(nèi)形成。P型表面降場(chǎng)層18、P型阱2、以及N型溝道截止區(qū)域4在N型雜質(zhì)區(qū)域1內(nèi)的襯 底50上表面形成。P型表面降場(chǎng)層18在圖2中的中央部形成，雜質(zhì)濃度被設(shè)定為完全耗 盡化的濃度條件(表面降場(chǎng)條件)。P型阱2與P型表面降場(chǎng)層18接觸，在P型表面降場(chǎng) 層18的圖2中的左側(cè)形成。P型阱2比P型表面降場(chǎng)層18具有高的P型雜質(zhì)濃度。N型 溝道截止區(qū)域4與P型表面降場(chǎng)層18 —起夾著雜質(zhì)區(qū)域1，在圖2中的右端部形成。N型 溝道截止區(qū)域4比N型雜質(zhì)區(qū)域1具有高的N型雜質(zhì)濃度。在襯底50的上表面上形成有層間絕緣膜19。在層間絕緣膜19開(kāi)口有到達(dá)各P型 阱2和N型溝道截止區(qū)域4的各個(gè)孔31c、孔31d。在孔31c內(nèi)形成有發(fā)射極電極9，在孔 31d內(nèi)形成有溝道截止電極12。此外，在層間絕緣膜19內(nèi)形成有下部場(chǎng)板20。下部場(chǎng)板20 包含板7、16a、16b、以及8。各個(gè)板7、16a、16b、以及8相對(duì)于襯底50的上表面大致平行地 配置，在平面觀察中，從P型阱2朝向N型溝道截止區(qū)域4 (朝向圖2中右方向)以該順序 配置。板7(第一低壓側(cè)板)通過(guò)發(fā)射極電極9與P型阱2電連接。在平面觀察中，板7超 過(guò)襯底50上表面的P型表面降場(chǎng)層18與P型阱2的邊界線向P型表面降場(chǎng)層18側(cè)(圖 2中右側(cè))延伸。板8(第一高壓側(cè)板)通過(guò)溝道截止電極12與N型溝道截止區(qū)域4(N型 雜質(zhì)區(qū)域1)電連接。在平面觀察中，板8超過(guò)襯底50上表面的N型雜質(zhì)區(qū)域1與P型表 面降場(chǎng)層18的邊界線向P型表面降場(chǎng)層18側(cè)(圖2中左側(cè))延伸。各板7、16a、16b、以及 8相互絕緣，各板16a和16b具有浮動(dòng)電位(floating potential)。在層間絕緣膜19上形成有上部場(chǎng)板17。上部場(chǎng)板17包含板17a 17c。各板 17a 17c相對(duì)于襯底50的上表面大致平行地配置，在平面觀察中，從P型阱2朝向N型溝 道截止區(qū)域4以該順序配置。板17a 17c與板7、16a、16b、以及8相比形成在從襯底50 離開(kāi)的位置。各板17a 17c相互絕緣，具有浮動(dòng)電位。在發(fā)射極電極9、層間絕緣膜19、 以及溝道截止電極12上以覆蓋各板17a 17c的方式形成有鈍化膜15。參照?qǐng)D3，板17a與各板7和16a的一部分相向，在與板7之間構(gòu)成電容C1的電 容耦合，在與板16a之間構(gòu)成電容C2的電容耦合。同樣地，板17b與各板16a和16b的一 部分相向，在與板16a之間構(gòu)成電容C3的電容耦合，在與板16b之間構(gòu)成電容C4的電容耦 合。板17c與板16b和8的各一部分相向，在與板16b之間構(gòu)成電容C5的電容耦合，在與 板8之間構(gòu)成電容C6的電容耦合。進(jìn)而，各板7、16a、16b、以及8在與襯底50之間分別構(gòu) 成電容C7 C10的電容耦合。以上部場(chǎng)板17和下部場(chǎng)板20構(gòu)成的電容耦合(上部電容 耦合)的電容C1 C6均比以下部場(chǎng)板20和襯底50構(gòu)成的電容耦合(下部電容耦合)的 電容C7 C10大。再有，在本實(shí)施方式的半導(dǎo)體裝置中，也存在上述以外的電容耦合(例如通過(guò)板 17a和襯底50構(gòu)成的電容耦合等)，但這些電容耦合與上述的電容耦合的電容C1 C10相 比，電容充分小，因此能夠忽視這些電容耦合的存在。
參照?qǐng)D1和圖2，在上述終端結(jié)構(gòu)的內(nèi)部形成有IGBT。IGBT包含柵極電極11、發(fā) 射極電極9、N型雜質(zhì)區(qū)域1、N型緩沖(buffer)區(qū)域5、P型集電極區(qū)域6、以及集電極電極 10。柵極電極11和發(fā)射極電極9在襯底50的上表面(主表面)上形成。柵極電極11在 圖1中在襯底50的中央下部形成，發(fā)射極電極9在圖1中在柵極電極11的周圍形成。集 電極電極10在襯底50的下表面?zhèn)刃纬?。N型雜質(zhì)區(qū)域1、N型緩沖區(qū)域5、以及P型集電極 區(qū)域6在襯底50內(nèi)部形成。N型雜質(zhì)區(qū)域1在襯底50的內(nèi)部整體形成，N型緩沖區(qū)域5在 N型雜質(zhì)區(qū)域1的圖2中的下側(cè)形成，P型集電極區(qū)域6在N型緩沖區(qū)域5的圖2中的下側(cè) 形成。接著，說(shuō)明本實(shí)施方式的半導(dǎo)體裝置保持反方向電壓的原理。參照?qǐng)D3和圖4A、4B，當(dāng)集電極電極10的電位相對(duì)于發(fā)射極電極9的電位變高時(shí) (即，施加反方向電壓時(shí))，在襯底50上表面，在N型雜質(zhì)區(qū)域1和P型表面降場(chǎng)層18的結(jié) 部(在N型溝道截止區(qū)域4和P型表面降場(chǎng)層18接合的情況下，是N型溝道截止區(qū)域4和 P型表面降場(chǎng)層18的結(jié)部)施加電壓，耗盡層從N型溝道截止區(qū)域4側(cè)(高壓側(cè))向P型 阱2側(cè)(低壓側(cè))延伸。這時(shí)，如果適當(dāng)?shù)乜刂芇型表面降場(chǎng)層18的雜質(zhì)濃度，則在上述 結(jié)部的電場(chǎng)超過(guò)臨界點(diǎn)而擊穿之前，通過(guò)從P型表面降場(chǎng)層18的下部和N型雜質(zhì)區(qū)域1的 邊界部朝向襯底50的表面延伸的耗盡層，P型表面降場(chǎng)層18被完全耗盡化。結(jié)果，通過(guò)在 P型表面降場(chǎng)層18內(nèi)整體形成的耗盡層而保持反方向電壓。在P型表面降場(chǎng)層18內(nèi)整體形成有耗盡層的情況下，耗盡層內(nèi)的電場(chǎng)強(qiáng)度分布實(shí) 際上難以變得均勻。假設(shè)在場(chǎng)板不存在的情況下，電場(chǎng)集中在P型阱2和P型表面降場(chǎng)層 18的結(jié)部、以及P型表面降場(chǎng)層18和N型雜質(zhì)區(qū)域1的結(jié)部。這些電場(chǎng)集中部分比其它部 分容易發(fā)生雪崩擊穿，所以成為耐壓下降的原因。因此，在本實(shí)施方式中，從電位被控制的 場(chǎng)板(特別是下部場(chǎng)板20)對(duì)襯底50表面賦予電影響，由此如圖4A的線B所示那樣，對(duì)上 述2個(gè)結(jié)部的電場(chǎng)集中進(jìn)行緩和。結(jié)果，在反方向電壓施加時(shí)，如圖4B中以虛線表示的那 樣，變?yōu)楣潭ㄩg隔的等電位線那樣的均勻的電場(chǎng)分布，耐壓提高。構(gòu)成場(chǎng)板的各板7、16a、16b、8、和17a 17c的電位能夠通過(guò)設(shè)定電容耦合的電容 C1 C6來(lái)控制。即，電容耦合的電荷Q以如下的式(1)表示的那樣，成為電容C和電壓V 的乘積。Q = CXV— (1)各板16a、16b以及17a 17c的的電荷Q是固定的，因此電容C越大，構(gòu)成電容耦 合的2個(gè)板間的電壓V變得越小。參照?qǐng)D3和圖5A，例如在以電容C1 C6(圖3)完全相等的方式設(shè)定的情況下， 各板7、16a、16b、8、和17a 17c的電位從p型阱2朝向N型溝道截止區(qū)域4以一定比率 增加。例如，板7的電位成為0V、板17a的電位成為100V，板16a的電位成為200V，板17b 的電位成為300V，板16b的電位成為400V，板17c的電位成為500V，板8的電位成為600V。 在這樣控制電位的情況下，襯底50表面的板7和板16a之間的區(qū)域R1、與板16a和板16b 之間的區(qū)域R2、與板16b和板8之間的區(qū)域R3各自的電場(chǎng)強(qiáng)度以相同程度被緩和。參照?qǐng)D3和圖5B，在以各個(gè)電容CI、C2、C5、以及C6比電容C2和C3小的方式設(shè) 定的情況下，板7和板17a之間的電位差VI、板17a和板16a之間的電位差V2、板16b和板 17c之間的電位差V5、以及板17c和板8之間的電位差V6，與板16a和板17b之間的電位差
8V3以及板17b和板16b之間的電位差V4相比變大。例如，板7的電位成為0V，板17a的電 位成為125V，板16a的電位成為250V，板17b的電位成為300V，板16b的電位成為350V，板 17c的電位成為475V，板8的電位成為600V。在以這樣的方式控制電位的情況下，區(qū)域R1 和區(qū)域R3的電場(chǎng)強(qiáng)度與區(qū)域R2的電場(chǎng)強(qiáng)度相比較大地下降。在這里，以上部場(chǎng)板17和下部場(chǎng)板20構(gòu)成的電容耦合的電容C1 C6，比以下部 場(chǎng)板20和襯底50構(gòu)成的電容耦合的電容C7 C10大，因此抑制了受到襯底50表面的電 場(chǎng)的影響而場(chǎng)板的電位變動(dòng)的情況。結(jié)果，各場(chǎng)板7、16a、16b、8、以及17a 17c的電位能 夠以上述方式控制。根據(jù)本實(shí)施方式的半導(dǎo)體裝置，通過(guò)在P型表面降場(chǎng)層18內(nèi)整體形成的耗盡層而 保持反方向電壓，并且通過(guò)上部場(chǎng)板17和下部場(chǎng)板20對(duì)耗盡層內(nèi)的電場(chǎng)集中進(jìn)行緩和。因 為不需要為了保持規(guī)定的耐壓而形成多個(gè)環(huán)狀的P型雜質(zhì)區(qū)域，所以能夠在保持規(guī)定的耐 壓的同時(shí)使占有面積縮小。此外，板7超過(guò)襯底50上表面的P型表面降場(chǎng)層18和P型阱2的邊界線向P型 表面降場(chǎng)層18側(cè)延伸。由此，能夠通過(guò)板7帶來(lái)的電場(chǎng)特別對(duì)P型阱2和P型表面降場(chǎng)層 18的結(jié)部的電場(chǎng)集中進(jìn)行緩和。此外，板8超過(guò)襯底50上表面的N型雜質(zhì)區(qū)域1和P型表面降場(chǎng)層18的邊界線 向P型表面降場(chǎng)層18側(cè)延伸。由此，能夠通過(guò)板8帶來(lái)的電場(chǎng)特別對(duì)P型表面降場(chǎng)層18 和N型雜質(zhì)區(qū)域1的結(jié)部的電場(chǎng)集中進(jìn)行緩和。此外N型雜質(zhì)區(qū)域1也可以包含N型溝道截止區(qū)域4。在該情況下，N型溝道截止 區(qū)域4的雜質(zhì)濃度與N型雜質(zhì)區(qū)域1中的N型溝道截止區(qū)域4外的部分的雜質(zhì)濃度相比較 高。即，在該情況下，N型雜質(zhì)區(qū)域1包含具有相對(duì)高的雜質(zhì)濃度的N型溝道截止區(qū)域4。再有，在本實(shí)施方式中，針對(duì)板7與P型阱2電連接的情況進(jìn)行了表示，但只要多 個(gè)場(chǎng)板中至少一個(gè)與P型阱2電連接即可。同樣地，針對(duì)板8與N型雜質(zhì)區(qū)域1電連接的 情況進(jìn)行了表示，但只要多個(gè)場(chǎng)板中至少一個(gè)與N型雜質(zhì)區(qū)域1電連接即可。進(jìn)而，不形成 N型溝道截止區(qū)域4也可。實(shí)施方式2參照?qǐng)D6，本實(shí)施方式的半導(dǎo)體裝置與實(shí)施方式1的半導(dǎo)體裝置的不同之處在于， 層間絕緣膜19通過(guò)絕緣膜19a和絕緣膜19b而構(gòu)成。絕緣膜19a (下部介電膜)在襯底50和下部場(chǎng)板20之間形成，絕緣膜19b (上部 介電膜)在下部場(chǎng)板20和上部場(chǎng)板17之間形成。絕緣膜19a的厚度D1比絕緣膜19b的 厚度D2大。絕緣膜19a與絕緣膜19b由相互不同的材料構(gòu)成，優(yōu)選絕緣膜19b的介電常數(shù) e 2比絕緣膜19a的介電常數(shù)e 1大。再有，關(guān)于除此之外的半導(dǎo)體裝置的結(jié)構(gòu)，由于與實(shí)施方式1的半導(dǎo)體裝置的結(jié) 構(gòu)相同，所以對(duì)同一構(gòu)件賦予同一附圖標(biāo)記，不重復(fù)其說(shuō)明。接著，使用圖7 圖14對(duì)本實(shí)施方式的半導(dǎo)體裝置的制造方法的一個(gè)例子進(jìn)行說(shuō) 明。首先參照?qǐng)D7，在襯底50內(nèi)形成N型雜質(zhì)區(qū)域1。然后，通過(guò)從襯底50的下表面 側(cè)向襯底50分別注入N型雜質(zhì)離子和P型雜質(zhì)離子，從而形成N型緩沖區(qū)域5和P型集電 極區(qū)域6。
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接著，參照?qǐng)D8，使用熱氧化法或CVD (Chemical Vapor D印osition，化學(xué)氣相沉 積)法等，在襯底50上表面形成絕緣膜19a。接著，參照?qǐng)D9，使用通常的照相制版技術(shù)和蝕刻技術(shù)，有選擇地對(duì)絕緣膜19a進(jìn) 行蝕刻，由此在形成孔31c (圖6)的區(qū)域的絕緣膜19a形成孔31a。襯底50在孔31a的底 部露出也可，絕緣膜19a殘留也可。接著，使用通常的照相制版技術(shù)在襯底50表面的規(guī)定 的區(qū)域有選擇地注入P型雜質(zhì)離子，對(duì)襯底50進(jìn)行熱處理。由此，在襯底50表面形成P型 阱2。接著，參照?qǐng)D10，使用通常的照相制版技術(shù)在規(guī)定的區(qū)域有選擇地注入P型雜質(zhì) 離子。P型雜質(zhì)離子透過(guò)絕緣膜19a被導(dǎo)入襯底50表面。然后對(duì)襯底50進(jìn)行熱處理。由 此，在襯底50表面形成P型表面降場(chǎng)層18。接著，參照?qǐng)D11，使用通常的照相制版技術(shù)和蝕刻技術(shù)，有選擇地對(duì)絕緣膜19a進(jìn) 行蝕刻，由此在形成孔31d(圖6)的區(qū)域的絕緣膜19a形成孔31b。襯底50在孔31b的底 部露出也可，絕緣膜19a殘留也可。接著，使用通常的照相制版技術(shù)在襯底50表面的規(guī)定 的區(qū)域有選擇地注入N型雜質(zhì)離子，對(duì)襯底50進(jìn)行熱處理。由此，在襯底50表面形成N型 溝道截止區(qū)域4。接著參照?qǐng)D12，使用通常的照相制版技術(shù)和蝕刻技術(shù)，在絕緣膜19a的上表面形 成下部場(chǎng)板20 (板7、8、16a、16b)。各板7、8、16a、16b例如由被添加了雜質(zhì)的導(dǎo)電體等 構(gòu)成。再有，在本實(shí)施方式的半導(dǎo)體裝置的終端結(jié)構(gòu)的內(nèi)部例如形成M0S(Metal Oxide Semiconductor，金屬氧化物晶體管)晶體管等的器件的情況下，在與柵極部分(例如圖1 的柵極電極11)同一工序中形成各板7、8、16a、16b也可。由此，能夠謀求制造工序的簡(jiǎn)略 化。接著，參照?qǐng)D13，例如使用CVD法等，以覆蓋下部場(chǎng)板20的方式在絕緣膜19a上形 成絕緣膜1%。而且，通過(guò)通常的照相制版技術(shù)和蝕刻技術(shù)對(duì)絕緣膜19b進(jìn)行蝕刻，形成孔 31c和孔31d。結(jié)果，露出板7和板8的一部分、P型阱2、N型溝道截止區(qū)域4。再有，在通 過(guò)與絕緣膜19a相同材料來(lái)形成絕緣膜19b的情況下，得到與實(shí)施方式1中的半導(dǎo)體裝置 同樣的絕緣膜。接著參照?qǐng)D14，使用蒸鍍法或?yàn)R射法等，例如形成由鋁等的金屬構(gòu)成的導(dǎo)電膜。導(dǎo) 電膜以掩埋孔31c和31d的內(nèi)部的方式在絕緣膜19b上形成。接著，使用通常的照相制版 技術(shù)和蝕刻技術(shù)有選擇地對(duì)該導(dǎo)電膜進(jìn)行蝕刻，由此在絕緣膜19b的上表面形成上部場(chǎng)板 17 (板17 17c)，在孔31c內(nèi)形成發(fā)射極電極9，在孔31d內(nèi)形成溝道截止電極12。在各 發(fā)射極電極9、板17a 17c、以及溝道截止電極12之間，露出絕緣膜19b。最后參照?qǐng)D6，在發(fā)射極電極9、板17a 17c、以及溝道截止電極12各自的上表面 和側(cè)面、以及絕緣膜1%露出的上表面，形成成為鈍化膜15的絕緣性或半絕緣性的膜。之 后，使用通常的照相制版技術(shù)和蝕刻技術(shù)對(duì)該膜有選擇地進(jìn)行蝕刻，由此形成鈍化膜15。之 后，在襯底50的下表面?zhèn)刃纬杉姌O電極10。通過(guò)以上的工序，完成本實(shí)施方式的半導(dǎo)體
直o根據(jù)本實(shí)施方式的半導(dǎo)體裝置及其制造方法，能夠得到與實(shí)施方式1的半導(dǎo)體裝 置同樣的效果。此外，通過(guò)層間絕緣膜19由絕緣膜19a和絕緣膜19b構(gòu)成，從而容易獨(dú)立 地設(shè)定以上部場(chǎng)板17和下部場(chǎng)板20構(gòu)成的電容耦合的電容C1 C6 (圖3)、和以下部場(chǎng)板
1020和襯底50構(gòu)成的電容耦合的電容C7 C10 (圖3)。平行板電容器的電容C使用平行板間的距離D、平行板的面積S、平行板間的絕緣 體的介電常數(shù)￡，以下面的式(2)表示。C = e XS/D... (2)根據(jù)式⑵很明顯，電容耦合的電容C與平行板間的距離D成反比例，與平行板間 的絕緣體的介電常數(shù)e成比例。因此，使距離D1比距離D2大，使介電常數(shù)￡2比介電常 數(shù)e 1大，由此能夠使以上部場(chǎng)板17和下部場(chǎng)板20構(gòu)成的電容耦合的電容C1 C6，比以 下部場(chǎng)板20和襯底50構(gòu)成的電容耦合的電容C7 C10大。特別是通過(guò)使介電常數(shù)￡ 2比 介電常數(shù)￡ 1大，從而能夠相對(duì)地使絕緣膜19a的厚度變薄等，使工藝或結(jié)構(gòu)具有自由度。再有，在本發(fā)明中，僅是厚度D1和厚度D2滿足上述關(guān)系(D1 >D2)也可，僅是介 電常數(shù)e 1和介電常數(shù)￡ 2滿足上述關(guān)系(e 2 > e 1)也可。實(shí)施方式3參照?qǐng)D15，本實(shí)施方式的半導(dǎo)體裝置，主要是在絕緣膜19b和板17a 17c的結(jié)構(gòu) 中與實(shí)施方式2的半導(dǎo)體裝置不同。絕緣膜19b在各板16a和16b的上表面中分裂，由3個(gè)絕緣膜21a 21c構(gòu)成。各 絕緣膜21a 21c在平面觀察中與各板17a 17c具有同一形狀。絕緣膜21a和板17a在 板7和板16a之間形成，絕緣膜21b和板17b在板16a和板16b之間形成，絕緣膜21c和板 17c在板16b和板16c之間形成。以覆蓋各絕緣膜21a 21c以及板17a 17c的方式，在 板7、16a、16b、以及8上形成有層間絕緣膜21，在層間絕緣膜21形成有鈍化膜15。再有，關(guān)于除此之外的半導(dǎo)體裝置的結(jié)構(gòu)，由于與實(shí)施方式2的半導(dǎo)體裝置的結(jié) 構(gòu)相同，所以對(duì)同一構(gòu)件賦予同一附圖標(biāo)記，不重復(fù)其說(shuō)明。根據(jù)本實(shí)施方式的半導(dǎo)體裝置，能夠得到與實(shí)施方式2的半導(dǎo)體裝置同樣的效 果。此外，絕緣膜19a由氧化硅構(gòu)成，并且絕緣膜19b由氮化硅構(gòu)成，因此能夠使以上部場(chǎng) 板17和下部場(chǎng)板20構(gòu)成的電容耦合的電容C1 C6(圖3)的介電常數(shù)￡2，比以下部場(chǎng)板 20和襯底50構(gòu)成的電容耦合的電容C7 C10 (圖3)的介電常數(shù)￡ 1大。此外，以覆蓋各板17a 17c的方式形成層間絕緣膜21，在層間絕緣膜21上形成 鈍化膜15，由此鈍化膜15成為對(duì)應(yīng)于層間絕緣膜21的上表面的形狀，容易使鈍化膜15的 上表面平坦化。結(jié)果，能夠抑制起因于熱應(yīng)力導(dǎo)致的鋁滑(aluminum slide)等的耐壓的劣 化。再有，鋁滑指的是鋁布線錯(cuò)位的現(xiàn)象，是特別容易在芯片角部發(fā)生的現(xiàn)象。當(dāng)鋁滑發(fā)生 時(shí)，可能產(chǎn)生布線的斷線或短路那樣的故障。實(shí)施方式4參照?qǐng)D16，本實(shí)施方式的半導(dǎo)體裝置與實(shí)施方式1的半導(dǎo)體裝置的不同之處在 于，構(gòu)成下部場(chǎng)板20的各板7、16a、16b和8的間隔不同。將下部場(chǎng)板20中的與P型阱2電連接的板7 (第一低壓側(cè)板)、和在與板7相比從 P型阱2離開(kāi)一側(cè)(圖16中右側(cè))與板7鄰接的板16a(第二低壓側(cè)板和第三高壓側(cè)板) 的距離作為距離W1。將板16a、和在與板16a相比從P型阱2離開(kāi)一側(cè)與板16a鄰接的板 16b (第三低壓側(cè)板和第二高壓側(cè)板)的距離作為距離W2。進(jìn)而，將下部場(chǎng)板20中的與N 型雜質(zhì)區(qū)域1電連接的板8 (第一高壓側(cè)板)、和在與板8相比接近P型阱2 —側(cè)(圖中左 側(cè))中與板8鄰接的板16b的距離作為W3。各距離W1和距離W3分別比距離2大。
再有，關(guān)于除此之外的半導(dǎo)體裝置的結(jié)構(gòu)，由于與實(shí)施方式2的半導(dǎo)體裝置的結(jié) 構(gòu)相同，所以對(duì)同一構(gòu)件賦予同一附圖標(biāo)記，不重復(fù)其說(shuō)明。根據(jù)本實(shí)施方式的半導(dǎo)體裝置，能夠得到與實(shí)施方式1的半導(dǎo)體裝置同樣的效 果。此外，襯底50表面的板7和板16a之間的區(qū)域R1 (圖5A、圖5B)接近于電場(chǎng)集中的P 型阱2和P型表面降場(chǎng)層18的結(jié)部，因此通過(guò)作為距離W1 >距離W2，能夠有效地緩和區(qū)域 R1的電場(chǎng)集中。同樣地，襯底50表面的板16b和板8之間的區(qū)域R3(圖5A、圖5B)接近于 電場(chǎng)集中的P型表面降場(chǎng)層18和N型雜質(zhì)區(qū)域1的結(jié)部，因此通過(guò)作為距離W3 >距離W2， 能夠有效地緩和區(qū)域R3的電場(chǎng)集中。再有，在本發(fā)明中，也可以僅是距離W1和距離W2滿足上述關(guān)系(W1>W2)，也可以 僅是距離W2和距離W3滿足上述關(guān)系(W3 > W2)。實(shí)施方式5參照?qǐng)D17A、圖17B，本實(shí)施方式的半導(dǎo)體裝置在上部場(chǎng)板17和下部場(chǎng)板20的結(jié) 構(gòu)中與實(shí)施方式1的半導(dǎo)體裝置不同。上部場(chǎng)板17包含板17a 17d。各板17a 17d相對(duì)于襯底50上表面大致平行 地配置，在平面觀察中，從P型阱2朝向N型溝道截止區(qū)域4(圖17A、圖17B中朝向右方向) 以該順序配置。此外，下部場(chǎng)板20包含板7、16a 16c和8。各板7、16a 16c和8相對(duì) 于襯底50上表面大致平行地配置，在平面觀察中，從P型阱2朝向N型溝道截止區(qū)域4以 該順序配置。將下部場(chǎng)板20中的、最接近于襯底50上表面的P型表面降場(chǎng)層18和P型阱2的 邊界線的板7 (第一低壓側(cè)下部板)、和上部場(chǎng)板17 (板17a)構(gòu)成的電容元件的電容作為電 容C1。將在與板7相比從P型阱2離開(kāi)的一側(cè)(圖17A、圖17B中右側(cè))中與板7鄰接的 板16a (第二低壓側(cè)下部板)、和上部場(chǎng)板17 (板17a)構(gòu)成的電容元件的電容作為電容C2。 將下部場(chǎng)板20中的、最接近于襯底50上表面的N型雜質(zhì)區(qū)域1和P型表面降場(chǎng)層18的邊 界線的板8 (第一高壓側(cè)下部板)、和上部場(chǎng)板17 (板17d)構(gòu)成的電容元件的電容作為電 容C8。將在與板8相比接近P型阱2的一側(cè)(圖17A、圖17B中左側(cè))中與板8鄰接的板 16c (第二高壓側(cè)下部板)、和上部場(chǎng)板17 (板17d)構(gòu)成的電容元件的電容作為電容C7。電 容C1是電容C2以上，電容C8是電容C7以上。此外，將以板16a和板17b構(gòu)成的電容元件的電容作為電容C3，將以板16b和板 17b構(gòu)成的電容元件的電容作為電容C4，將以板16c和板17c構(gòu)成的電容元件的電容作為 電容C5，將以板16c和板17d構(gòu)成的電容元件的電容作為電容C6。各電容C1 C8優(yōu)選具 有以下式⑶和式⑷表示的關(guān)系。C1 彡 C2 彡 C3 彡 C4... (3)C8 彡 C7 彡 C6 彡 C5... (4)各電容C1 C8的值基于式(2)，通過(guò)平行板的表面積S來(lái)設(shè)定也可。具體地，通 過(guò)將板7的與板17a相向的部分的表面積S1作為板16a的與板17a相向的部分的表面積 S2以上(S1彡S2)，從而使電容C1彡電容C2也可，通過(guò)將板8的與板17d相向的部分的表 面積S8作為板16c的與板17d相向的部分的表面積S7以上(S8彡S7)，從而使電容C8彡 電容C7也可。通過(guò)使表面積SI、S2、S7、和S8滿足上述關(guān)系，能夠不招致制造工序的增加 而容易地設(shè)定各電容元件的電容(1、〔2工7、和C8的值。
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再有，關(guān)于除此之外的半導(dǎo)體裝置的結(jié)構(gòu)，由于與實(shí)施方式1的半導(dǎo)體裝置的結(jié) 構(gòu)相同，所以對(duì)同一構(gòu)件賦予同一附圖標(biāo)記，不重復(fù)其說(shuō)明。根據(jù)本實(shí)施方式的半導(dǎo)體裝置，能夠得到實(shí)施方式1的半導(dǎo)體裝置同樣的效果。 此外，以襯底50表面的板7和板17a構(gòu)成的電容元件，是最接近于電場(chǎng)集中的P型阱2和 P型表面降場(chǎng)層18的結(jié)部的電容元件，因此通過(guò)使電容CI > C2，在P型表面降場(chǎng)層18的 中央部附近存在的下部場(chǎng)板20的電位分擔(dān)相對(duì)地增加，該結(jié)部的電場(chǎng)集中被分散到P型表 面降場(chǎng)層18的中央部。結(jié)果，能夠有效地緩和電場(chǎng)集中。同樣地，以襯底50表面的板8和 板17d構(gòu)成的電容元件，是最接近于電場(chǎng)集中的P型表面降場(chǎng)層18和N型雜質(zhì)區(qū)域1的結(jié) 部的電容元件，因此通過(guò)使電容C8 > C7，從而在P型表面降場(chǎng)層18的中央部附近存在的下 部場(chǎng)板20的電位分擔(dān)相對(duì)地增加，該結(jié)部的電場(chǎng)集中被分散到P型表面降場(chǎng)層18的中央 部。結(jié)果，能夠有效地緩和電場(chǎng)集中。再有，在本發(fā)明中，也可以僅是電容C1和電容C2滿足上述關(guān)系(C1彡C2)，也可以 僅是電容C7和電容C8滿足上述關(guān)系(C8彡C7)。實(shí)施方式6參照?qǐng)D18，本實(shí)施方式的半導(dǎo)體裝置與實(shí)施方式1的半導(dǎo)體裝置的不同之處在于 形成有P型緩沖區(qū)域23 (緩沖區(qū)域)。P型緩沖區(qū)域23與P型阱2 (阱區(qū)域)和P型表面降場(chǎng)層18接觸而形成。P型緩 沖區(qū)域23與P型阱2相比具有低P型雜質(zhì)濃度，并且與P型表面降場(chǎng)層18相比具有高P 型雜質(zhì)濃度。此外，襯底50上表面的P型緩沖區(qū)域23的寬度W4比P型阱2的深度D3大。再有，關(guān)于除此之外的半導(dǎo)體裝置的結(jié)構(gòu)，由于與實(shí)施方式1的半導(dǎo)體裝置的結(jié) 構(gòu)相同，所以對(duì)同一構(gòu)件賦予同一附圖標(biāo)記，不重復(fù)其說(shuō)明。根據(jù)本實(shí)施方式的半導(dǎo)體裝置，在與實(shí)施方式1的半導(dǎo)體裝置同樣的效果之外， 還能得到以下效果。例如在圖2所示的半導(dǎo)體裝置的情況下，如果P型阱2與P型表面降場(chǎng)層18的結(jié) 部、和P型表面降場(chǎng)層18與N型雜質(zhì)區(qū)域1的結(jié)部的電場(chǎng)集中通過(guò)上部場(chǎng)板17與下部場(chǎng) 板20被緩和的話，在半導(dǎo)體裝置被施加大的反方向電壓時(shí)，不是在這些結(jié)部中擊穿，而是 在P型阱2和N型雜質(zhì)區(qū)域1的邊界線的曲率小的部分(圖2的以點(diǎn)X表示的部分)中擊 穿。其原因在于，在以點(diǎn)X表示的曲率小的部分中，在反方向電壓施加時(shí)耗盡層難以延伸。 因此，通過(guò)形成P型緩沖區(qū)域23，圖2的以X表示的部分的曲率變大，能夠使半導(dǎo)體裝置的 耐壓進(jìn)一步提高。實(shí)施方式7參照?qǐng)D19，本實(shí)施方式的半導(dǎo)體裝置與實(shí)施方式6的半導(dǎo)體裝置的不同之處在 于，P型緩沖區(qū)域23包含多個(gè)P型雜質(zhì)區(qū)域23a 23c (緩沖用雜質(zhì)區(qū)域)。構(gòu)成P型緩沖 區(qū)域23的P型雜質(zhì)區(qū)域的數(shù)量是任意的。P型雜質(zhì)區(qū)域23a 23c相互接觸，在襯底50上表面中，從P型阱2朝向P型表面 降場(chǎng)層18(圖19中朝向右方向(外周側(cè)))以該順序配置。襯底50表面中的各P型雜質(zhì) 區(qū)域23a 23c的深度和P型雜質(zhì)濃度從P型阱2朝向P型表面降場(chǎng)層18減少。具體地， 各P型雜質(zhì)區(qū)域23a的深度D4和P型雜質(zhì)濃度Ca比各P型雜質(zhì)區(qū)域23b的深度D5和P 型雜質(zhì)濃度Cb小(D4 > D5，Ca > Cb)，各P型雜質(zhì)區(qū)域23b的深度D5和P型雜質(zhì)濃度Cb比各P型雜質(zhì)區(qū)域23c的深度D6和P型雜質(zhì)濃度Cc小(D5 > D6，Cb > Cc)。再有，關(guān)于除此之外的半導(dǎo)體裝置的結(jié)構(gòu)，由于與實(shí)施方式6的半導(dǎo)體裝置的結(jié) 構(gòu)相同，所以對(duì)同一構(gòu)件賦予同一附圖標(biāo)記，不重復(fù)其說(shuō)明。接著，使用圖20 圖22對(duì)本實(shí)施方式的半導(dǎo)體裝置的制造方法的一個(gè)例子進(jìn)行 說(shuō)明。首先，經(jīng)過(guò)與圖7 圖9表示的實(shí)施方式2的制造方法相同的工序。接著參照?qǐng)D 20，在絕緣膜19a上涂覆抗蝕劑，使用通常的照相制版技術(shù)對(duì)該抗蝕劑進(jìn)行構(gòu)圖，由此在絕 緣膜19a上形成抗蝕劑26?？刮g劑26具有開(kāi)口部26a 26c，各開(kāi)口部26a 26c具有各 寬度W5 W7。寬度W5比寬度W6大，寬度W6比寬度W7大。開(kāi)口部26a 26c的各寬度 W5 W7以與后述的圖21所示的工序中的熱處理時(shí)的各P型雜質(zhì)離子的擴(kuò)散深度D4 D6 相比變窄的方式設(shè)定。接著，將抗蝕劑26作為掩膜在襯底50上表面注入P型雜質(zhì)離子。因?yàn)閷挾萕5大 于寬度W6，寬度W6大于寬度W7，所以通過(guò)開(kāi)口部26a注入的P型雜質(zhì)離子的總量比通過(guò)開(kāi) 口部26b注入的P型雜質(zhì)離子的總量多，通過(guò)開(kāi)口部26b注入的P型雜質(zhì)離子的總量比通 過(guò)開(kāi)口部26c注入的P型雜質(zhì)離子的總量多。接著參照?qǐng)D21，除去抗蝕劑26，對(duì)襯底50進(jìn)行熱處理。由此，注入到襯底50上表 面的P型雜質(zhì)離子熱擴(kuò)散，形成各P型雜質(zhì)區(qū)域23a 23c。在這里，圖20表示的工序中 的各開(kāi)口部26a 26c的間隔，基于熱處理時(shí)的P型雜質(zhì)離子的擴(kuò)散距離預(yù)先適合地設(shè)計(jì)。 由此，在P型雜質(zhì)區(qū)域23a和P型雜質(zhì)區(qū)域23b的邊界面、以及P型雜質(zhì)區(qū)域23b和P型雜 質(zhì)區(qū)域23c的各個(gè)邊界面中，與襯底50上表面平行的方向(圖21中的橫方向)的P型雜 質(zhì)濃度連續(xù)地減少，抑制在這些邊界面中P型雜質(zhì)濃度局部地增加或減少的情況。此外，各 P型雜質(zhì)區(qū)域23a 23c成為對(duì)應(yīng)于各開(kāi)口部26a 26c的寬度W5 W7的P型雜質(zhì)濃度。接著，參照?qǐng)D22，使用通常的照相制版技術(shù)在規(guī)定的區(qū)域有選擇地注入P型雜質(zhì) 離子。P型雜質(zhì)離子透過(guò)絕緣膜19a被導(dǎo)入襯底50表面。然后對(duì)襯底50進(jìn)行熱處理。由 此，以接觸P型雜質(zhì)區(qū)域23c的方式在襯底50表面形成P型表面降場(chǎng)層18。之后，經(jīng)過(guò)與圖11 圖14表示的實(shí)施方式2的制造方法大致相同的制造工序，本 實(shí)施方式的半導(dǎo)體裝置完成。根據(jù)本實(shí)施方式的半導(dǎo)體裝置及其制造方法，能夠得到與實(shí)施方式6的半導(dǎo)體裝 置同樣的效果。此外，從P型阱2側(cè)朝向P型表面降場(chǎng)層18側(cè)，P型緩沖區(qū)域23內(nèi)部的平 均的P型雜質(zhì)濃度下降，由此能夠有效地緩和P型阱2和P型表面降場(chǎng)層18的結(jié)部的電場(chǎng) 集中。此外，因?yàn)镻型雜質(zhì)區(qū)域23a 23c在同一工序中形成，因此能夠謀求制造工序的簡(jiǎn) 略化。實(shí)施方式8參照?qǐng)D23，本實(shí)施方式的半導(dǎo)體裝置與實(shí)施方式7的半導(dǎo)體裝置的不同之處在 于，P型表面降場(chǎng)層18包含多個(gè)P型雜質(zhì)區(qū)域18a 18c (表面降場(chǎng)用雜質(zhì)區(qū)域)。構(gòu)成 P型表面降場(chǎng)層18的P型雜質(zhì)區(qū)域的數(shù)量是任意的(在圖23中表示有10個(gè)P型雜質(zhì)區(qū) 域)。P型雜質(zhì)區(qū)域18a 18c相互接觸，在襯底50上表面中，從P型阱2朝向N型溝道 截止區(qū)域4(圖23中朝向右方向(外周側(cè)))以該順序配置。襯底50表面的各P型雜質(zhì)區(qū)域18a 18c具有大致相同的深度和P型雜質(zhì)濃度。再有，關(guān)于除此之外的半導(dǎo)體裝置的結(jié)構(gòu)，由于與實(shí)施方式6的半導(dǎo)體裝置的結(jié) 構(gòu)相同，所以對(duì)同一構(gòu)件賦予同一附圖標(biāo)記，不重復(fù)其說(shuō)明。接著，使用圖24和圖25對(duì)本實(shí)施方式的半導(dǎo)體裝置的制造方法的一個(gè)例子進(jìn)行 說(shuō)明。首先，經(jīng)過(guò)與圖7 圖9、圖20和圖21表示的實(shí)施方式7的制造方法相同的工序。 接著參照?qǐng)D24，在絕緣膜19a上涂覆抗蝕劑，使用通常的照相制版技術(shù)對(duì)該抗蝕劑進(jìn)行構(gòu) 圖，由此在絕緣膜19a上形成抗蝕劑28?？刮g劑28具有開(kāi)口部28a 28c，各開(kāi)口部28a 28c具有同一寬度W8。開(kāi)口部28a 28c的寬度W8以與后述的圖25所示的工序中的熱處 理時(shí)的P型雜質(zhì)離子的擴(kuò)散深度相比變窄的方式設(shè)定。接著參照?qǐng)D25，將抗蝕劑28作為掩膜在襯底50上表面注入P型雜質(zhì)離子。接著， 除去抗蝕劑26，對(duì)襯底50進(jìn)行熱處理。由此，注入到襯底50上表面的P型雜質(zhì)離子熱擴(kuò) 散，形成各P型雜質(zhì)區(qū)域18a 18c。在這里，圖24表示的工序中的各開(kāi)口部28a 28c的 間隔，基于熱處理時(shí)的P型雜質(zhì)離子的擴(kuò)散距離預(yù)先適合地設(shè)計(jì)。由此，在各P型雜質(zhì)區(qū)域 18a和P型雜質(zhì)區(qū)域18b的邊界面、以及P型雜質(zhì)區(qū)域18b和P型雜質(zhì)區(qū)域18c的邊界面 中，與襯底50上表面平行的方向(圖25中的橫方向)的P型雜質(zhì)濃度固定，抑制在這些邊 界面中P型雜質(zhì)濃度局部地增加或減少的情況。此外，各P型雜質(zhì)區(qū)域18a 18c成為對(duì) 應(yīng)于各開(kāi)口部28a 28c的寬度W8的P型雜質(zhì)濃度。之后，經(jīng)過(guò)與圖11 圖14表示的實(shí)施方式2的制造方法大致相同的制造工序，本 實(shí)施方式的半導(dǎo)體裝置完成。接著，使用圖26對(duì)本實(shí)施方式的半導(dǎo)體裝置的制造方法的其它例子進(jìn)行說(shuō)明。首先，經(jīng)過(guò)與圖7和圖8表示的實(shí)施方式2的制造方法相同的工序。接著，參照 圖26，使用通常的照相制版技術(shù)和蝕刻技術(shù)，有選擇地對(duì)絕緣膜19a進(jìn)行蝕刻，由此在形成 孔31c (圖23)的區(qū)域的絕緣膜19a形成孔31a。襯底50在孔31a的底部露出也可，絕緣 膜19a殘留也可。接著，在絕緣膜19a上涂覆抗蝕劑，使用通常的照相制版技術(shù)對(duì)該抗蝕劑 進(jìn)行構(gòu)圖，由此在絕緣膜19a上形成抗蝕劑29?？刮g劑29具有開(kāi)口部29a 29g。各開(kāi)口 部29a 29c具有各寬度W5 W7。寬度W5比寬度W6大，寬度W6比寬度W7大。各開(kāi)口部 29d 29f具有相同寬度W8。開(kāi)口部29a 29f的各寬度W5 W8以與后述的圖25所示 的工序中的熱處理時(shí)的P型雜質(zhì)離子的擴(kuò)散深度相比變窄的方式設(shè)定。接著，將抗蝕劑29作為掩膜在襯底50上表面注入P型雜質(zhì)離子。之后，除去抗蝕 劑29，對(duì)襯底50進(jìn)行熱處理。由此，注入到襯底50的上表面的P型雜質(zhì)離子熱擴(kuò)散，如圖 25所示，形成各P型阱2、P型雜質(zhì)區(qū)域23a 23c和18a 18c。各P型雜質(zhì)區(qū)域23a 23c和18a 18c成為對(duì)應(yīng)于各個(gè)開(kāi)口部29a 29f的寬度W5 W8的P型雜質(zhì)濃度。之后，經(jīng)過(guò)與圖11 圖14表示的實(shí)施方式2的制造方法大致相同的制造工序，本 實(shí)施方式的半導(dǎo)體裝置完成。根據(jù)本實(shí)施方式的半導(dǎo)體裝置及其制造方法，能夠得到與實(shí)施方式7的半導(dǎo)體裝 置同樣的效果。此外，從P型阱2側(cè)朝向P型表面降場(chǎng)層18側(cè)，P型緩沖區(qū)域23內(nèi)部的平 均的P型雜質(zhì)濃度下降，由此能夠有效地緩和P型阱2和P型表面降場(chǎng)層18的結(jié)部的電場(chǎng) 集中。此外，因?yàn)镻型雜質(zhì)區(qū)域23a 23c在同一工序中形成，因此能夠謀求制造工序的簡(jiǎn)
15略化。進(jìn)而，在P型阱2、P型雜質(zhì)區(qū)域18a 18c、P型雜質(zhì)區(qū)域23a 23c在同一工序中 形成的情況下，能夠進(jìn)一步謀求制造工序的簡(jiǎn)略化。再有，上述實(shí)施方式1 8所述的結(jié)構(gòu)和制造方法能夠適宜地組合。此外，本發(fā)明 的終端結(jié)構(gòu)并不限定于是IGBT的終端結(jié)構(gòu)，在IGBT之外，也能夠應(yīng)用于例如二極管或M0S 晶體管等的元件的終端結(jié)構(gòu)。例如圖27是示意地表示應(yīng)用于溝槽IGBT型的元件結(jié)構(gòu)的情況下的本發(fā)明的半導(dǎo) 體裝置的結(jié)構(gòu)的剖面圖。參照?qǐng)D27，在襯底50上表面的N型溝道截止區(qū)域4內(nèi)，形成有與 N型溝道截止電極12電連接的溝槽埋入層40、和絕緣膜41。由導(dǎo)電體構(gòu)成的溝槽埋入層 40被絕緣膜41包圍。溝槽埋入層40和絕緣膜41從襯底50上表面起向N型雜質(zhì)區(qū)域1內(nèi) 突出。此外圖28是示意地表示應(yīng)用于具有N型載流子蓄積層的元件結(jié)構(gòu)的情況下的本 發(fā)明的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。參照?qǐng)D28，在襯底50上表面的N型雜質(zhì)區(qū)域1內(nèi)形 成有P型雜質(zhì)區(qū)域43，在襯底50上表面的P型雜質(zhì)區(qū)域43內(nèi)部形成有N型載流子蓄積層 42。而且，在襯底50上表面的N型載流子蓄積層42的內(nèi)部，形成有N型溝道截止區(qū)域4。 此外，如圖29所示，本發(fā)明也可以應(yīng)用于溝槽IGBT型的、具有N型載流子蓄積層的元件結(jié) 構(gòu)。圖30是示意地表示應(yīng)用于具有二極管和N型M0SFET的元件結(jié)構(gòu)的情況下的本發(fā) 明的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。參照?qǐng)D30，在襯底50下表面中，代替N型緩沖區(qū)域5和 P型集電極區(qū)域6(圖2)，形成有N型漏極(陰極)區(qū)域44。即使是圖27 圖30所示的結(jié) 構(gòu)，也能夠得到本發(fā)明的效果。對(duì)本發(fā)明詳細(xì)地進(jìn)行了說(shuō)明和表示，但這只是為了舉例表示，并不是限定，可以很 明確地理解本發(fā)明的范圍是通過(guò)本發(fā)明的技術(shù)方案所要求的范圍來(lái)解釋的。
權(quán)利要求
一種半導(dǎo)體裝置，其中，具備襯底，具有主表面；第一導(dǎo)電型的第一雜質(zhì)區(qū)域，在所述襯底內(nèi)形成；第二導(dǎo)電型的表面降場(chǎng)層，在所述第一雜質(zhì)區(qū)域內(nèi)的所述主表面形成；第二導(dǎo)電型的第二雜質(zhì)區(qū)域，與所述表面降場(chǎng)層相比具有高雜質(zhì)濃度，并且在所述第一雜質(zhì)區(qū)域內(nèi)的所述主表面中與所述表面降場(chǎng)層接觸而形成；以及多個(gè)場(chǎng)板，在所述多個(gè)場(chǎng)板中至少一個(gè)與所述第一雜質(zhì)區(qū)域電連接，并且在所述多個(gè)場(chǎng)板中至少另一個(gè)與所述第二雜質(zhì)區(qū)域電連接，所述多個(gè)場(chǎng)板包含下部場(chǎng)板和上部場(chǎng)板，所述下部場(chǎng)板能夠在與所述襯底之間形成下部電容耦合，所述上部場(chǎng)板在與所述下部場(chǎng)板相比從所述襯底離開(kāi)的位置形成，并且能夠在與所述下部場(chǎng)板之間形成具有比所述下部電容耦合的電容大的電容的上部電容耦合。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，還具備下部介電膜，在所述襯底和所述下部場(chǎng)板之間形成；以及上部介電膜，在所述下部場(chǎng)板和所述上部場(chǎng)板之間形成，并且由與所述下部介電膜不 同材料構(gòu)成。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其中，所述下部介電膜的厚度比所述上部介電 膜的厚度大。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其中，所述上部介電膜的介電常數(shù)比所述下部 介電膜的介電常數(shù)大。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其中，所述下部介電膜由氧化硅構(gòu)成，并且所述 上部介電膜由氮化硅構(gòu)成。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述下部場(chǎng)板包含與所述第二雜質(zhì)區(qū)域 電連接的第一低壓側(cè)板，所述第一低壓側(cè)板在平面觀察中超過(guò)所述主表面的所述表面降場(chǎng) 層與所述第二雜質(zhì)區(qū)域的邊界線并向所述表面降場(chǎng)層側(cè)延伸。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其中，所述下部場(chǎng)板還包含第二低壓側(cè)板，在 與所述第一低壓側(cè)板相比從所述第二雜質(zhì)區(qū)域離開(kāi)的一側(cè)和所述第一低壓側(cè)板鄰接；以及 第三低壓側(cè)板，在與所述第二低壓側(cè)板相比從所述第二雜質(zhì)區(qū)域離開(kāi)的一側(cè)和所述第二低 壓側(cè)板鄰接，所述第一低壓側(cè)板和所述第二低壓側(cè)板的距離，比所述第二低壓側(cè)板和所述 第三低壓側(cè)板的距離大。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述下部場(chǎng)板包含與所述第一雜質(zhì)區(qū)域 電連接的第一高壓側(cè)板，所述第一高壓側(cè)板在平面觀察中超過(guò)所述主表面的所述第一雜質(zhì) 區(qū)域和所述表面降場(chǎng)層的邊界線并向所述表面降場(chǎng)層側(cè)延伸。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置，其中，所述下部場(chǎng)板還包含第二高壓側(cè)板，在 與所述第一高壓側(cè)板相比接近所述第二雜質(zhì)區(qū)域的一側(cè)和所述第一高壓側(cè)板鄰接；以及第 三高壓側(cè)板，在與所述第二高壓側(cè)板相比接近所述第二雜質(zhì)區(qū)域的一側(cè)和所述第二高壓側(cè) 板鄰接，所述第一高壓側(cè)板和所述第二高壓側(cè)板的距離，比所述第二高壓側(cè)板和所述第三 高壓側(cè)板的距離大。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述下部場(chǎng)板包含第一低壓側(cè)下部板，最接近于所述主表面的所述表面降場(chǎng)層和所述第二雜質(zhì)區(qū)域的邊界線；以及第二低壓側(cè)下 部板，在與所述第一低壓側(cè)下部板相比從所述第二雜質(zhì)區(qū)域離開(kāi)的一側(cè)和所述第一低壓側(cè) 下部板鄰接，以所述第一低壓側(cè)下部板和所述上部場(chǎng)板構(gòu)成的電容元件的電容，是以所述第二低壓 側(cè)下部板和所述上部場(chǎng)板構(gòu)成的電容元件的電容以上。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置，其中，所述第一低壓側(cè)下部板的與所述上部 場(chǎng)板相向的部分的表面積，是所述第二低壓側(cè)下部板的與所述上部場(chǎng)板相向的部分的表面 積以上。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述下部場(chǎng)板包含第一高壓側(cè)下部板， 最接近于所述主表面的所述第一雜質(zhì)區(qū)域和所述表面降場(chǎng)層的邊界線；以及第二高壓側(cè)下 部板，在與所述第一高壓側(cè)下部板相比接近于所述第二雜質(zhì)區(qū)域的一側(cè)與所述第一高壓側(cè) 下部板鄰接，以所述第一高壓側(cè)下部板和所述上部場(chǎng)板構(gòu)成的電容元件的電容，是以所述第二高壓 側(cè)下部板和所述上部場(chǎng)板構(gòu)成的電容元件的電容以上。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體裝置，其中，所述第一高壓側(cè)下部板的與所述上部 場(chǎng)板相向的部分的表面積，是所述第二高壓側(cè)下部板的與所述上部場(chǎng)板相向的部分的表面 積以上。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述第二雜質(zhì)區(qū)域包含阱區(qū)域；以及緩 沖區(qū)域，與所述阱區(qū)域和所述表面降場(chǎng)層接觸而形成，并且與所述阱區(qū)域相比具有低雜質(zhì) 濃度，所述主表面的所述緩沖區(qū)域的寬度比所述阱區(qū)域的深度大。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置，其中，所述緩沖區(qū)域包含第二導(dǎo)電型的多個(gè) 緩沖用雜質(zhì)區(qū)域，在所述主表面排列，并且相互接觸，所述主表面的所述多個(gè)緩沖用雜質(zhì)區(qū)域的各自的深度和雜質(zhì)濃度，從所述阱區(qū)域朝向 所述表面降場(chǎng)層減少。
16.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述表面降場(chǎng)層包含第二導(dǎo)電型的多 個(gè)表面降場(chǎng)用雜質(zhì)區(qū)域，在所述主表面排列，并且相互接觸，
17.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述第一雜質(zhì)區(qū)域包含第一導(dǎo)電型的 第三雜質(zhì)區(qū)域，與所述多個(gè)場(chǎng)板中的至少一個(gè)電連接，并且具有相對(duì)高的雜質(zhì)濃度。
18.一種半導(dǎo)體裝置的制造方法，其中，具備在具有主表面的襯底內(nèi)形成第一導(dǎo)電型的第一雜質(zhì)區(qū)域的工序；在所述第一雜質(zhì)區(qū)域內(nèi)的所述主表面形成第二導(dǎo)電型的表面降場(chǎng)層的工序；形成第二導(dǎo)電型的第二雜質(zhì)區(qū)域的工序，該第二導(dǎo)電型的第二雜質(zhì)區(qū)域在所述第一雜 質(zhì)區(qū)域內(nèi)的所述主表面中與所述表面降場(chǎng)層接觸、并與所述表面降場(chǎng)層相比具有高雜質(zhì)濃 度；以及形成多個(gè)場(chǎng)板的工序，在所述多個(gè)場(chǎng)板中至少一個(gè)與所述第一雜質(zhì)區(qū)域電連接，并且在所述多個(gè)場(chǎng)板中至少 另一個(gè)與所述第二雜質(zhì)區(qū)域電連接，所述多個(gè)場(chǎng)板包含下部場(chǎng)板和上部場(chǎng)板，所述下部場(chǎng)板能在與所述襯底之間形成下部電容耦合，所述上部場(chǎng)板在與所述下部場(chǎng)板相比從所述襯底離開(kāi)的位置形成，并且能在與 所述下部場(chǎng)板之間形成具有比所述下部電容耦合的電容大的電容的上部電容耦合。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體裝置的制造方法，其中，形成所述第二雜質(zhì)區(qū)域的工序包含形成阱區(qū)域的工序；以及形成緩沖區(qū)域的工序， 該緩沖區(qū)域與所述阱區(qū)域和所述表面降場(chǎng)層接觸而形成，并且與所述阱區(qū)域相比具有低雜 質(zhì)濃度，形成所述緩沖區(qū)域的工序包含形成在所述主表面排列、并且相互接觸的第二導(dǎo)電型 的多個(gè)緩沖用雜質(zhì)區(qū)域的工序，在同一工序中形成所述多個(gè)緩沖用雜質(zhì)區(qū)域。
20.根據(jù)權(quán)利要求19所述的半導(dǎo)體裝置的制造方法，其中，形成所述表面降場(chǎng)層的工序包含形成在所述主表面排列、并且相互接觸的第二導(dǎo)電 型的多個(gè)表面降場(chǎng)用雜質(zhì)區(qū)域的工序，在同一工序中形成所述阱區(qū)域、所述多個(gè)緩沖用雜質(zhì)區(qū)域和所述多個(gè)表面降場(chǎng)用雜質(zhì) 區(qū)域。
全文摘要
本發(fā)明涉及半導(dǎo)體裝置及其制造方法。在半導(dǎo)體裝置中，在襯底(50)內(nèi)形成有N型雜質(zhì)區(qū)域(1)。P型表面降場(chǎng)層(18)在N型雜質(zhì)區(qū)域(1)內(nèi)的襯底(50)上表面形成。P型阱(2)與P型表面降場(chǎng)層(18)相比具有高雜質(zhì)濃度，并且在N型雜質(zhì)區(qū)域(1)內(nèi)的襯底(50)上表面中與P型表面降場(chǎng)層(18)接觸而形成。第一高壓側(cè)板(8)與N型雜質(zhì)區(qū)域(1)電連接，并且第一低壓側(cè)板(7)與P型雜質(zhì)區(qū)域(2)電連接。下部場(chǎng)板(20)在與襯底(50)之間能夠形成下部電容耦合。上部場(chǎng)板(17)在與下部場(chǎng)板(20)相比從襯底(50)離開(kāi)的位置形成，并且在與下部場(chǎng)板(20)之間能夠形成比下部電容耦合的電容大的上部電容耦合。
文檔編號(hào)H01L21/77GK101859769SQ20101013459
公開(kāi)日2010年10月13日 申請(qǐng)日期2010年3月15日 優(yōu)先權(quán)日2009年4月6日
發(fā)明者大月高實(shí), 高橋徹雄 申請(qǐng)人:三菱電機(jī)株式會(huì)社