專利名稱：晶體管的形成方法
技術領域：
本發(fā)明涉及集成電路制造領域，特別是涉及一種晶體管的形成方法。
背景技術：
隨著集成電路制造技術的不斷進步，半導體器件的集成度越來越高，柵極的線寬 越來越小，柵極下面的導電溝道的長度也不斷的減小，要求源極和漏極相應的變淺。目前的 工藝水平要求半導體器件的源極和漏極結(jié)的深度小于1000埃，而且最終可能要求結(jié)的深 度在200?；蛘吒〉臄?shù)量級，當前源極和漏極幾乎都是以離子注入工藝來進行摻雜形成 的。因此，如何以毫微米的工藝技術制造金屬_氧化物_半導體(MOS)晶體管的源極和漏 極，是目前和未來離子注入技術的發(fā)展方向?，F(xiàn)有技術中，為了形成P+/N型和N+/P型超淺結(jié)，通過在具有柵極的半導體襯底上 沉積一層氮化硅層作為一個緩沖層，然后再向半導體襯底中的摻雜阱內(nèi)進行離子注入，以 克服現(xiàn)有技術的低能注入的困難。在專利號為6624014的美國專利中，還可以發(fā)現(xiàn)更多與 上述技術方案有關的信息。為抑制由于導電溝道長度的減小引起的源極和漏極之間漏電流的產(chǎn)生，現(xiàn)有技術 還公開了另一種形成超淺結(jié)的方法，即引入了輕摻雜漏極(Light DopedDrain,LDD)注入工 藝。也就是說，在形成MOS晶體管的源極和漏極工藝中進行兩步離子注入，即在進行源極和 漏極的重摻雜之前，先在較低的注入能量下，利用分子量較大的離子進行淺結(jié)注入，然后再 注入具有較小分子量的離子形成MOS晶體管的源極和漏極。例如，在制造溝道導電類型為 η型的MOS晶體管的情況下，可以先注入砷離子，再注入磷離子。為了達到結(jié)深度的規(guī)定，目前在進行離子注入工藝時，必須降低離子束的注入能 量以符合淺連接的深度要求，并避免隨著半導體器件的集成度增加而導致短溝道效應。 然而，由于形成超淺結(jié)，半導體襯底中位于源極和漏極結(jié)附近的摻雜阱或者袋形摻雜區(qū) (pocket implant region)內(nèi)的雜質(zhì)濃度較高，使得源極和漏極結(jié)電容處更容易積累電荷， 結(jié)電容較大，結(jié)漏電流增大，同時由于結(jié)電容增大又會降低半導體器件的相應速度。

發(fā)明內(nèi)容
本發(fā)明提供一種晶體管的形成方法，在確保不影響所述晶體管其它電學性能的前 提下，減小所述晶體管的結(jié)電容。為解決上述技術問題，本發(fā)明提供一種晶體管的形成方法，包括提供形成有柵極 的半導體襯底；以所述柵極為掩膜，進行第一離子注入工藝，以在該柵極兩側(cè)的半導體襯底 中形成輕摻雜區(qū)域；進行第一快速退火工藝；在所述柵極側(cè)壁上形成側(cè)墻；以所述柵極和 所述側(cè)墻為掩膜，進行第二離子注入工藝；以所述柵極和所述側(cè)墻為掩膜，進行第三離子注 入工藝，在所述側(cè)墻兩側(cè)的半導體襯底中形成源極區(qū)和漏極區(qū)，所述第二離子注入工藝的 注入能量大于第三離子注入工藝的注入能量；進行第二快速退火工藝?？蛇x的，所述第二離子注入工藝的注入劑量小于所述第三離子注入工藝的注入劑fio可選的，所述晶體管是NMOS晶體管，所述第一離子注入工藝注入的雜質(zhì)為磷離 子，所述第一離子注入工藝的注入能量為5 40KeV，注入劑量為1 X IO13 1. 5 X 1015/cm2?？蛇x的，所述晶體 管是NMOS晶體管，所述第二離子注入工藝注入的雜質(zhì)為磷離 子，所述第二離子注入工藝的注入能量為50 150KeV，注入劑量為1 X IO12 4X 1012/cm2?？蛇x的，所述晶體管是NMOS晶體管，所述第三離子注入工藝注入的雜質(zhì)是磷離 子，所述第三離子注入工藝的注入能量為5 40KeV，注入劑量為1 X IO15 3 X 1015/cm2?？蛇x的，所述晶體管是PMOS晶體管，所述第一離子注入工藝注入的雜質(zhì)為硼離 子，所述第一離子注入工藝的注入能量為5 30KeV，注入劑量為1 X IO13 1 X 1014/cm2?？蛇x的，所述晶體管是PMOS晶體管，所述第二離子注入工藝注入的雜質(zhì)是硼離 子，所述第二離子注入工藝的注入能量為30 80KeV，注入劑量為1 X IO12 4X 1012/cm2?？蛇x的，所述晶體管是PMOS晶體管，所述第三離子注入工藝注入的雜質(zhì)是硼離 子，所述第三離子注入工藝的注入能量為5 30KeV，注入劑量為IXlO15 3X1015/cm2?？蛇x的，所述第一快速退火工藝的溫度是900 1100°C，時間為5 60秒，所述第 二快速退火工藝的溫度是900 1100°C，時間為5 60秒?？蛇x的，所述柵極包括柵介質(zhì)層以及位于所述柵介質(zhì)層上的柵極導電層，所述側(cè) 墻的材質(zhì)為氧化硅、氮化硅以及氮氧化硅中的一種或其組合。與現(xiàn)有技術相比，本發(fā)明提供的晶體管的形成方法具有以下優(yōu)點本發(fā)明在進行第三離子注入工藝形成源極區(qū)和漏極區(qū)之前，增加了第二離子注入 工藝的步驟，所述第二離子注入工藝的注入能量大于第三離子注入工藝的注入能量，該方 法有效地降低了 PN結(jié)附近隔離阱的凈摻雜雜質(zhì)濃度，從而加大了源極和漏極與半導體襯 底中摻雜阱之間形成的PN結(jié)的耗盡寬度，有效地降低了源極和漏極結(jié)電容。


圖1為本發(fā)明實施例所提供的晶體管的形成方法的流程圖；圖2A至圖2D為本發(fā)明實施例所提供的晶體管的形成方法的各步驟相應結(jié)構(gòu)的剖 面示意圖；圖3為現(xiàn)有技術和本發(fā)明的源極和漏極附近的摻雜濃度分布圖。
具體實施例方式本發(fā)明的核心思想在于，提供一種晶體管的形成方法，該方法在進行第三離子注 入工藝形成源極區(qū)和漏極區(qū)之前，增加了第二離子注入工藝，所述第二離子注入工藝的注 入能量大于第三離子注入工藝的注入能量，本發(fā)明所提供的制造方法有效地降低了 PN結(jié) 附近隔離阱的凈摻雜雜質(zhì)濃度，從而加大了源極和漏極與半導體襯底中摻雜阱之間形成的 PN結(jié)的耗盡寬度，有效地降低了源極和漏極結(jié)電容。請參考圖1，其為本發(fā)明實施例所提供的晶體管的形成方法的流程圖，結(jié)合該圖， 該方法包括以下步驟步驟S10，提供形成有柵極的半導體襯底；步驟S20，以所述柵極為掩膜，進行第一離子注入工藝，以在該柵極兩側(cè)的半導體襯底中形成輕摻雜區(qū)域；步驟S30，進行第一快速退火工藝；步驟S40 ，在所述柵極側(cè)壁上形成側(cè)墻；步驟S50，以所述柵極和所述側(cè)墻為掩膜，進行第二離子注入工藝；步驟S60，以所述柵極和所述側(cè)墻為掩膜，進行第三離子注入工藝，在所述側(cè)墻兩 側(cè)的半導體襯底中形成源極區(qū)和漏極區(qū)，所述第二離子注入工藝的注入能量大于第三離子 注入工藝的注入能量；步驟S70，進行第二快速退火工藝。本發(fā)明增加了高注入能量的第二離子注入工藝，加大了源極和漏極與半導體襯底 中摻雜阱之間形成的PN結(jié)的耗盡寬度，降低了源極和漏極結(jié)電容。并且，由于有所述柵極 和側(cè)墻做掩膜，經(jīng)過第二快速退火工藝后，形成的源極和漏極的離子橫向擴散不大，也就是 說，半導體襯底中溝道區(qū)的雜質(zhì)濃度變化不大，可確保不會引起穿通(punch through)現(xiàn)象 或者源極和漏極的短接。下面將結(jié)合剖面示意圖對本發(fā)明的晶體管的形成方法進行更詳細的描述，其中表 示了本發(fā)明的優(yōu)選實施例，應該理解本領域技術人員可以修改在此描述的本發(fā)明，而仍然 實現(xiàn)本發(fā)明的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道，而 并不作為對本發(fā)明的限制。為了清楚，不描述實際實施例的全部特征。在下列描述中，不詳細描述公知的功能 和結(jié)構(gòu)，因為它們會使本發(fā)明由于不必要的細節(jié)而混亂。應當認為在任何實際實施例的開 發(fā)中，必須做出大量實施細節(jié)以實現(xiàn)開發(fā)者的特定目標，例如按照有關系統(tǒng)或有關商業(yè)的 限制，由一個實施例改變?yōu)榱硪粋€實施例。另外，應當認為這種開發(fā)工作可能是復雜和耗費 時間的，但是對于本領域技術人員來說僅僅是常規(guī)工作。在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權利要 求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非 精準的比例，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。第一實施例參照圖2A，首先提供形成有柵極的半導體襯底200。所述柵極包括柵介質(zhì)層211 以及位于柵介質(zhì)層211上的柵極導電層212。所述半導體襯底200中還形成有摻雜阱，其中，所述摻雜阱可利用離子注入工藝 完成，所述P型或N型的摻雜阱用于形成NMOS或PMOS的導電溝道。以NMOS為例，所述摻 雜阱是P型的，該摻雜阱未示出。所述柵極兩側(cè)的半導體襯底200中還可以形成有袋形摻雜區(qū)(pocket inplant region)，為了清楚說明本發(fā)明的內(nèi)容，該袋形摻雜區(qū)未示出。參考圖2B，以所述柵極為掩膜，進行第一離子注入工藝，以在該柵極兩側(cè)的半導體 襯底200中形成輕摻雜區(qū)域221、222。所述第一離子注入步驟的主要目的是在源漏區(qū)和柵極導電層212中形成更為合 理的雜質(zhì)分布，同時達到有效控制源漏區(qū)和柵極導電層212的電阻值和其它一些電學參數(shù) 的目的。在本發(fā)明的第一實施例中，所述第一離子注入工藝可以由一次離子注入步驟構(gòu)成。然而應當認識到，所述第一離子注入工藝也可以由2次或者更多次離子注入步驟構(gòu)成。在本發(fā)明的第一實施例中，所要形成的晶體管是NMOS晶體管，所述第一離子注入 工藝注入的雜質(zhì)為磷離子，所述第一離子注入工藝的注入能量為5 40KeV，注入劑量為 IXlO13 1. 5X1015/cm2。接著，對所述輕摻雜區(qū)域進行第一快速退火(rapid thermal annealing, RTA)工 藝，該第一快速退火工藝用以活化所述第一離子注入工藝注入的離子，可以使先前注入的 離子擴散的 更為均勻。在本發(fā)明的第一實施例中，所述第一快速退火工藝的溫度是900 1100°C，時間 為5 60秒。當然，根據(jù)實際的器件參數(shù)需要，可以相應地調(diào)整所述第一快速熱退火工藝 的溫度和時間。參考圖2C，接著，利用傳統(tǒng)的薄膜沉積和光刻刻蝕等技術，在所述柵極的側(cè)壁上形 成側(cè)墻(spacer) 213。形成于柵極側(cè)壁的側(cè)墻213可作為后續(xù)離子注入工藝的掩膜，并可減低柵極導電 層212與輕摻雜區(qū)域221、222的重疊電容，以在MOS晶體管結(jié)構(gòu)中增快操作速度以及降低 柵極漏電與增進漏極引發(fā)的能障下降(Drain Induced Barrier Lowering, DIBL)效應，側(cè) 墻213的厚度可以溝道長度為準來作調(diào)整，以改善穿透電壓(punch-through)的幅度。在本發(fā)明的第一實施例中，所述側(cè)墻213的材質(zhì)為氧化硅、氮化硅以及氮氧化硅 中的一種或其組合。本發(fā)明的關鍵步驟是，在形成側(cè)墻213之后，在進行第三離子注入工藝形成源極 區(qū)和漏極區(qū)之前，增加了第二離子注入工藝，通過所述第二離子注入工藝可有效地降低PN 結(jié)附近隔離阱的凈摻雜雜質(zhì)濃度，加大了源極和漏極與半導體襯底中摻雜阱之間形成的PN 結(jié)的耗盡寬度，降低了源極和漏極結(jié)電容。參考圖2D，以所述柵極和側(cè)墻213為掩膜，進行第二離子注入工藝，所述第二離子 注入工藝的注入能量大于后續(xù)進行的第三離子注入工藝的注入能量，所述第二離子注入工 藝的注入劑量小于第三離子注入工藝的注入劑量。在本發(fā)明的第一實施例中，所要形成的晶體管是NMOS晶體管，所述第二離子注入 工藝注入的雜質(zhì)為磷離子，所述第二離子注入工藝的注入能量為50 150KeV，注入劑量為 IXlO12 4X1012/cm2。當然，所述第二離子注入工藝注入的雜質(zhì)也可以為其它N型雜質(zhì)離子，例如，砷離 子或銻離子。所述第二離子注入工藝的注入能量和注入劑量也可根據(jù)實際的半導體器件的 需要進行調(diào)整。由于在進行第三離子注入工藝之前，增加了第二離子注入工藝，降低了 PN結(jié)附近 隔離阱的凈摻雜雜質(zhì)濃度，加大了源極和漏極與半導體襯底中摻雜阱之間形成的PN結(jié)的 耗盡寬度，降低了源極和漏極結(jié)電容。接下來，以所述柵極和側(cè)墻213為掩膜，繼續(xù)進行第三離子注入工藝，在側(cè)墻213 兩側(cè)的半導體襯底200中形成源極區(qū)231和漏極區(qū)232，其中，所述第三離子注入工藝的注 入能量小于第二離子注入工藝的注入能量。在本發(fā)明的第一實施例中，所述晶體管是NMOS晶體管，所述第三離子注入工藝注 入的雜質(zhì)是磷離子，所述第三離子注入工藝的注入能量為5 40KeV，注入劑量為1 X IO15 3X1015/cm2。當然，所述第 三離子注入工藝注入的雜質(zhì)也可以為其它N型雜質(zhì)離子，例如，砷離 子或銻離子。最后，進行第二快速退火工藝，以活化第二離子注入工藝和第三離子注入工藝注 入的離子，可以使先前注入的離子擴散的更為均勻，并修復注入到半導體襯底200中的高 能離子所造成的晶格結(jié)構(gòu)損傷。在形成MOS晶體管的源極和漏極工藝中，快速退火工藝非常關鍵，因為快速退火 工藝的溫度和時間影響注入的離子的分布。在本發(fā)明的第一實施例中，所述第二快速退火 工藝的溫度是900 1100°C，時間為5 60秒。第二實施例在本發(fā)明的第一實施例中，給出了形成NMOS晶體管的具體實施例，對于導電類型 為P型的MOS晶體管，制造方法基本相同，區(qū)別在于半導體襯底中形成的摻雜阱為N型，以 及第一離子注入工藝、第二離子注入工藝和第三離子注入工藝摻雜的雜質(zhì)類型不同，為P 型。下面繼續(xù)以圖2A至圖2D為參考，對形成PMOS晶體管的過程加以說明。繼續(xù)參考圖2A，首先提供形成有柵極的半導體襯底200，半導體襯底200中形成有 N型的摻雜阱。繼續(xù)參考圖2B，以所述柵極為掩膜，向半導體襯底200中進行第一離子注入工藝， 以在該柵極兩側(cè)的半導體襯底200中形成輕摻雜區(qū)域221、222。在本發(fā)明的第二實施例中，所述晶體管是PMOS晶體管，所述第一離子注入工藝注 入的雜質(zhì)為硼離子，所述第一離子注入工藝的注入能量為5 30KeV，注入劑量為1 X IO13 IX IO1Vcm2。接著，對所述輕摻雜區(qū)域進行第一快速退火工藝，所述第一快速退火工藝與形成 NMOS的工藝基本相同，此處不再贅述。繼續(xù)參考圖2C，在所述柵極的側(cè)壁上形成側(cè)墻213。繼續(xù)參考圖2D，以所述柵極和側(cè)墻213為掩膜，進行第二離子注入工藝，所述第二 離子注入工藝的注入能量大于后續(xù)進行的第三離子注入工藝的注入能量，所述第二離子注 入工藝的注入劑量小于第三離子注入工藝的注入劑量。在本發(fā)明的第二實施例中，所述晶體管是PMOS晶體管，所述第二離子注入工 藝注入的雜質(zhì)是硼離子，所述第二離子注入工藝的注入能量為30 80KeV，注入劑量為 IXlO12 4X1012/cm2。接下來，以所述柵極和側(cè)墻213為掩膜，繼續(xù)進行第三離子注入工藝，在側(cè)墻213 兩側(cè)的半導體襯底200中形成源極區(qū)231和漏極區(qū)232，其中，所述第三離子注入工藝的注 入能量小于第二離子注入工藝的注入能量。在本發(fā)明的第二實施例中，所述晶體管是所述第三離子注入工藝注入的雜質(zhì)是硼 離子，所述第三離子注入工藝的注入能量為5 30KeV，注入劑量為1 X IO15 3 X 1015/cm2。最后，進行第二快速退火工藝，所述第二快速退火工藝與形成NMOS的工藝基本相 同，此處不再贅述。為了驗證上述形成的源極和漏極注入的離子的擴散情況，可采用美國斯諾費斯 (Synopsys)公司的TCAD軟件，分別對現(xiàn)有技術中和本發(fā)明的離子注入的分布情況進行模擬。所述模擬采用的半導體襯底是硅襯底，形成的MOS晶體管的溝道導電類型為N型，本發(fā) 明是包括第一離子注入工藝、第二離子注入工藝和第三離子注入工藝，與之對比的現(xiàn)有技 術僅包括兩步離子注入工藝，即僅包括第一離子注入工藝和第三離子注入工藝，而未進行 注入能量較高的第二離子注入工藝。請參考圖3，其為現(xiàn) 發(fā)明的磷離子沿半導體襯底的縱向擴散范圍加深了很多，因此，與半導體襯底中的P 型摻雜阱之間形成的PN結(jié)的耗盡寬度也會加大，從而降低了晶體管的結(jié)電容。并可采用美國安捷倫(agilent)公司生產(chǎn)的電感電容電阻(LCR)測試設備，測試 MOS晶體管的源極和漏極與半導體襯底的P型摻雜阱之間的零偏壓結(jié)電容的大小，請參考 表1，其為現(xiàn)有技術和本發(fā)明的工藝條件下的器件參數(shù)列表。表1不同工藝條件下的器件參數(shù)列表
~~~"""L 閾值電壓Vt 電流密度Idsat 零偏壓結(jié)電容CjO 器件尺寸
___(V)__(μΑ/μηι)__(fF/μιη2 )
現(xiàn)有技術 長溝道__0.392__22.65__1.315
本發(fā)明長溝道0.37924.121.027
現(xiàn)有技術 特征溝道0.541285__1.315
本發(fā)明 特征溝道0.5342891.027如表1所示，利用現(xiàn)有技術形成MOS晶體管的源極和漏極與半導體襯底的P型摻 雜阱之間的零偏壓結(jié)電容為1.315fF/ym2，而本發(fā)明形成的MOS晶體管的零偏壓結(jié)電容為 1.027fF/ym2，與現(xiàn)有技術相比，本發(fā)明形成的MOS晶體管的零偏壓結(jié)電容降低了 22%。本發(fā)明雖然增加了高注入能量的第二離子注入工藝，加大了源極和漏極與半導 體襯底中摻雜阱之間形成的PN結(jié)的耗盡寬度，降低了源極和漏極結(jié)電容。但是由于有柵 極和側(cè)墻213做掩膜，經(jīng)過第二快速退火工藝后，形成的源極231和漏極232的橫向擴散 不大，也就是說，半導體襯底中溝道區(qū)的雜質(zhì)濃度變化不大，可確保不會引起穿透(punch through)現(xiàn)象或者源極和漏極的短接。綜上所述，本發(fā)明提供一種晶體管的形成方法，該方法包括提供形成有柵極的半 導體襯底；進行第一離子注入工藝，以在該柵極兩側(cè)的半導體襯底中形成輕摻雜區(qū)域；進 行第一快速退火工藝；在所述柵極側(cè)壁上形成側(cè)墻；進行第二離子注入工藝；進行第三離 子注入工藝，在所述側(cè)墻兩側(cè)的半導體襯底中形成源極區(qū)和漏極區(qū)，所述第二離子注入工 藝的注入能量大于第三離子注入工藝的注入能量；進行第二快速退火工藝。本發(fā)明所提供 的制造方法有效地降低了 PN結(jié)附近隔離阱的凈摻雜雜質(zhì)濃度，從而加大了源極和漏極與 半導體襯底中摻雜阱之間形成的PN結(jié)的耗盡寬度，有效地降低了源極和漏極結(jié)電容。顯然，本領域的技術人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精 神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權利要求及其等同技術的范圍之內(nèi)，則本發(fā)明也意圖包含這些 改動和變型在內(nèi)。
權利要求
1.一種晶體管的形成方法，包括提供形成有柵極的半導體襯底；以所述柵極為掩膜，進行第一離子注入工藝，以在該柵極兩側(cè)的半導體襯底中形成輕 摻雜區(qū)域；進行第一快速退火工藝；在所述柵極側(cè)壁上形成側(cè)墻；以所述柵極和所述側(cè)墻為掩膜，進行第二離子注入工藝；以所述柵極和所述側(cè)墻為掩膜，進行第三離子注入工藝，在所述側(cè)墻兩側(cè)的半導體襯 底中形成源極區(qū)和漏極區(qū)，所述第二離子注入工藝的注入能量大于第三離子注入工藝的注 入能量；進行第二快速退火工藝。
2.如權利要求1所述的晶體管的形成方法，其特征在于，所述第二離子注入工藝的注 入劑量小于所述第三離子注入工藝的注入劑量。
3.如權利要求1所述的晶體管的形成方法，其特征在于，所述晶體管是NMOS晶體管， 所述第一離子注入工藝注入的雜質(zhì)為磷離子，所述第一離子注入工藝的注入能量為5 40KeV,注入劑量為 1 X IO13 1. 5 X 1015/cm2o
4.如權利要求1或3所述的晶體管的形成方法，其特征在于，所述晶體管是NMOS晶 體管，所述第二離子注入工藝注入的雜質(zhì)為磷離子，所述第二離子注入工藝的注入能量為 50 150KeV，注入劑量為 IXlO12 4X IO1Vcm20
5.如權利要求4所述的晶體管的形成方法，其特征在于，所述晶體管是NMOS晶體管， 所述第三離子注入工藝注入的雜質(zhì)是磷離子，所述第三離子注入工藝的注入能量為5 40KeV,注入劑量為 1 X IO15 3 X 1015/cm2o
6.如權利要求1所述的晶體管的形成方法，其特征在于，所述晶體管是PMOS晶體管， 所述第一離子注入工藝注入的雜質(zhì)為硼離子，所述第一離子注入工藝的注入能量為5 30KeV,注入劑量為 1 X IO13 1 X 10w/cm2。
7.如權利要求1或6所述的晶體管的形成方法，其特征在于，所述晶體管是PMOS晶 體管，所述第二離子注入工藝注入的雜質(zhì)是硼離子，所述第二離子注入工藝的注入能量為 30 80KeV，注入劑量為 IXlO12 4 X IO1Vcm20
8.如權利要求7所述的晶體管的形成方法，其特征在于，所述晶體管是PMOS晶體管， 所述第三離子注入工藝注入的雜質(zhì)是硼離子，所述第三離子注入工藝的注入能量為5 30KeV,注入劑量為 1 X IO15 3 X 1015/cm2o
9.如權利要求1所述的晶體管的形成方法，其特征在于，所述第一快速退火工藝的溫 度是900 1100°C，時間為5 60秒。
10.如權利要求1所述的晶體管的形成方法，其特征在于，所述第二快速退火工藝的溫 度是900 1100°C，時間為5 60秒。
11.如權利要求1所述的晶體管的形成方法，其特征在于，所述柵極包括柵介質(zhì)層以及 位于所述柵介質(zhì)層上的柵極導電層。
12.如權利要求1所述的晶體管的形成方法，其特征在于，所述側(cè)墻的材質(zhì)為氧化硅、 氮化硅以及氮氧化硅中的一種或其組合。
全文摘要
本發(fā)明揭露了一種晶體管的形成方法，該方法包括提供形成有柵極的半導體襯底；以所述柵極為掩膜，進行第一離子注入工藝，以在該柵極兩側(cè)的半導體襯底中形成輕摻雜區(qū)域；進行第一快速退火工藝；在所述柵極側(cè)壁上形成側(cè)墻；以所述柵極和所述側(cè)墻為掩膜，進行第二離子注入工藝；以所述柵極和所述側(cè)墻為掩膜，進行第三離子注入工藝，在所述側(cè)墻兩側(cè)的半導體襯底中形成源極區(qū)和漏極區(qū)，所述第二離子注入工藝的注入能量大于第三離子注入工藝的注入能量；進行第二快速退火工藝。本發(fā)明加大了源極和漏極與半導體襯底中摻雜阱之間形成的PN結(jié)的耗盡寬度，降低了晶體管的結(jié)電容。
文檔編號H01L21/336GK102082094SQ200910199449
公開日2011年6月1日 申請日期2009年11月26日 優(yōu)先權日2009年11月26日
發(fā)明者楊勇勝 申請人:中芯國際集成電路制造(上海)有限公司