(110)取向p溝道具有高k柵極電介質的溝槽型mosfet的制作方法

文檔序號：6936676閱讀：232來源：國知局

專利名稱：(110)取向p溝道具有高k柵極電介質的溝槽型mosfet的制作方法
技術領域：
本發(fā)明一般性地涉及半導體器件，并且更具體地，涉及一種用于在金屬^H"底上的石圭(SOM)的(110)取向上制造溝道型FET的方法和結構，溝道型FET具有高介電常數(高k)柵極電介質。
背景技術：
傳統(tǒng)的半導體制造使用多個工藝以在襯底上形成半導體結構。在某些器件中，使用襯底作為電流傳導路徑的一部分。例如，含固態(tài)開關的襯底起著很重要的作用，該固態(tài)開關是用于分立器件應用和集成電路的關鍵半導體結構。固態(tài)開關包括，例如，功率金屬氧化物半導體場效應晶體管(功率MOSFET)、絕緣柵雙極型晶體管(IGBT)和各種類型的半導體閘流管。一些定義的功率開關的性能特征是，它的導通電阻(如漏-源導通電阻，RDS。n),擊穿電壓，以及開關速度。通常地，典型的MOSFET器件的開關速度、導通電阻、擊穿電壓、以及功率消壽毛會受到布局，尺寸以及材并+的影響。實際的工業(yè)設計在探索盡可能地保持低MOSFET的導通電阻，以降低電導功率損耗并且增加電流密度。例如，在垂直功率MOSFET器件中，導通電阻由幾個電阻組成，諸如溝道電阻，漂移區(qū)域(外延層)電阻，和襯底電阻。用在漏源極間的傳導路徑中的材料的類型和尺寸會直接地影響這種垂直功率MOSFET器件(以及其他MOSFET器件)的導通電阻。因此，對于垂直功率器件，諸如功率MOSFET，襯底是關鍵的性能器件。
另外地，村底可以影響MOSFET中柵極電介質的特性和質量。因此，形成4冊4及電介質的方法在確定MOSFET的性能和可靠性中起著重要的作用。
雖然傳統(tǒng)的技術已經被使用以利用各種各樣的村底材料制造垂直功率器件，但是相關這些傳統(tǒng)技術的局限性還是存在的。以下會詳細討i侖這些局限性中的若干。
因此，存在用于制造具有合意的襯底和電介質特性的垂直器件同時可以保持一個簡單的工藝過程的需求。

發(fā)明內容
根據本發(fā)明的實施例，描述了利用p型(110)軸取向硅材料形成垂直器件的多種技術，所述p型(110)軸取向硅材料提供在(110)面和<110>方向上的電流傳導中增大的空穴遷移率，以及用于減小
襯底電阻并形成較好的歐姆接觸的重摻雜p型區(qū)。另外地，還提供了一種用于形成具有高介電常凄t的棚^及電介質的方法，以對比傳統(tǒng)
的熱氧化物在(110)硅面上獲得更好的質量。在一個實施例中，形成一層重摻雜(110)硅材料然后將其轉移至支撐襯底。接著垂直元件制造，支撐襯底被金屬接觸件所取代并且支撐層換為重摻雜(110 ) 硅材料。在本發(fā)明的一個變化中，在輕摻雜(110)硅襯底上形成一層重摻雜(110)硅材料。在器件制造之后，在初始的機械打磨之后用選擇性蝕刻工藝將襯底移除。因此，本發(fā)明的實施例將(110) p 型材料中較高的空穴遷移率、(110)面上的改善的高k柵極電介質、和重摻雜(110) p型材料的低電阻系數結合在一起，以改善p型垂
直半導體器件的器件性能。
根據本發(fā)明的一個實施例，提供了一種用于在重摻雜p型(110 ) 半導體層上形成半導體器件的方法。該方法先提供重摻雜p型(110 ) 硅層，并且在p重摻雜型(110)硅層上形成輕摻雜p型(110)硅層。該方法還包括形成p溝道MOSFET,其具有沿著輕摻雜p型
(110)石圭層中的<110>晶面的溝道區(qū)以允許在<110〉方向上的電流傳導。p溝道MOSFET還包括具有高介電常數材料的沿著(110) 晶面布置的棚—及介電層。所述方法進一步包括在所述輕摻雜p型
(110)硅層上形成頂部導電層，以及在所述重摻雜p型(110)硅層上形成底部導電層。根據實施例，p溝道MOSFET可以是溝槽柵才及MOSFET、屏蔽柵極MOSFET、或是4黃向(lateral) MOSFET等等。在這些器件的每一個中，從頂部導電層到底部導電層的電流傳導的特4正在于沿著<110>晶向和在(110)面上的空穴遷移率。以下將詳細描述用于形成這些器件的方法。
在一個實施例中，重摻雜p型(110)硅層覆在第一支撐沉底之上。頂部導電層形成之后，該方法包括粘結第二支撐襯底至頂部導電層。然后，將第一支撐襯底移除以暴露重摻雜p型(110)硅層的后表面，并形成底部導電層，以連接在重摻雜p型(110)硅層的所暴露的后表面。繼而，將第二支撐沉底移除。
在一個實施例中，第一支撐襯底包括覆在石圭襯底之上的氧化層，其特征在于(100)晶向、p型電導率、和輕摻雜。在特定實施例中，
iip型重摻雜(110)硅層的形成如下。在作為輕摻雜p型(110)襯底的第一硅襯底上形成p型重摻雜(IIO)硅層。在所述p型重摻雜 (110)硅層上形成第一氧化物層。將氬離子注入至重摻雜(110)
硅層中，以在其中形成由氬足夠削弱的區(qū)，以允許沿著該區(qū)裂解重
摻雜(110)硅層，以形成上部(110)層和下部(110)層。在一個
實施例中，在第一支撐硅襯底上形成第二氧化物層。該方法包括粘
結第一襯底至第一支撐硅襯底，并沿著該區(qū)域裂解p型重摻雜(110 )
硅層，留下粘結在第一支撐硅襯底之上的第二二氧化硅層上的下部
層。所述下部(110)層的特征在于p型電導率和重摻雜。在特定實
施例中，通過打磨硅襯底、用氧化物層作為蝕刻阻止劑來蝕刻剩余
硅襯底，以及用p型重摻雜(110 )硅層作為蝕刻阻止劑來蝕刻氧化
物層以將第一支撐襯底移除。
在另一實施例中，第一支撐襯底包括硅襯底，其特征在于具有
(110)晶向、p型電導率、和輕摻雜，以及用外延工藝或離子注入工藝形成p型重摻雜(110)硅層。在特定實施例中，通過打磨硅襯
底并用重摻雜p型硅作為蝕刻阻止劑來蝕刻剩余硅襯底，以將第一
支撐沉底移除。例如，用包括KOH或EDP的濕蝕刻工藝能夠將第一支撐硅襯底移除。
重摻雜(110) p型硅層提供低電阻系數器件區(qū)。在一個特定實施例中，重摻雜(110 ) p型石圭層的特征在于具有雜濃度高于 6xl019cm—3。在另一個實施例中，重摻雜(110) p型硅層的特征在于lxlO口cm—s或更高的摻雜濃度。用p型重摻雜(IIO)硅層的薄層能夠進一步減小電阻系數。例如，該層可以具有在大約0.5jim到大約3pm之間的厚度。另一方面，底部金屬層具有足夠的厚度以支撐半導體器件。在一個特定實施例中，底部導電層具有的厚度約為 50|4m。在一個實施例中，高介電常數材料具有比二氧化硅更高的介電
常數。僅僅作為示例，高介電常數材料具有約為5nm至50nm的厚度。用原子層沉積(ALD)工藝能夠形成諸如Hf02的高介電常數材料。在一個實施例中，柵極介電層包括覆在高介電常數材料之上的薄的界面介電層。薄的界面介電層可以包括氮氧化物、化學氧化物、或熱氧4乜物。
根據本發(fā)明的另一實施例，半導體器件包括底部導電層和覆在底部導電層之上的第一p型半導體層。第一p型半導體層是重摻雜的并且具有(110)表面晶向和第一電導率的特征。半導體器件包括覆在所述第一p型半導體層之上的第二p型半導體層。第二半導體層也是p型的并且具有低于第一電導率的電導率的特征。此外，半導體器件具有包括高介電常數材料的柵極介電層。在第二p型半導體層中的(110)晶面上形成柵極介電層。頂部金屬層覆在第二 p 型半導體層之上并且形成與該器件的頂部接觸。在該半導體器件中，從頂部金屬層至底部金屬層并穿過第二 p型半導體層的電流傳導沿著<110>晶向和在(110)晶面上具有空穴遷移率的特4正。
在半導體器件的一個特定實施例中，第一 p型半導體層具有 lE17cm—s或更高的摻雜濃度的特征。在另一個實施例中，第一p型半導體層具有摻雜濃度高于6E19cm-3的特征。
在一個特別實施例中，半導體器件包括具有延伸進入第二 p型半導體區(qū)的溝槽的溝槽柵極MOSFET。柵極介電層沿著溝槽的側壁和底部布置。溝槽柵極MOSFET包括溝槽中的柵極電介質之上的柵才及電極和在溝槽中的棚4及電極的每側的側面的p型源才及區(qū)。 MOSFET還包括p型漂移區(qū)、延伸至漂移區(qū)之上的n型體區(qū)、以及鄰近溝槽的體區(qū)中的p型源才及區(qū)。在另一個實施例中，半導體器件包括具有延伸至第二半導體層
的溝槽的屏蔽4冊才及溝槽MOSFET。屏蔽電介質沿著溝槽的側壁和底面布置。屏蔽柵4及溝槽MOSFET包括溝槽的下部的屏蔽電極，并通過屏蔽電介質與第二半導體層絕緣。極間電介質覆在屏蔽電極之上，以及柵極電介質沿著溝槽側壁的上部布置。屏蔽柵極溝槽MOSFET 還包括極間電介質之上的溝槽的上部中的柵極電極。柵才及電才及通過柵極電介質與第二半導體層絕緣。在一個實施例中，第二半導體層包括p型源極區(qū)、延伸在漂移區(qū)之上的N型體區(qū)、以及鄰近溝槽的體區(qū)中的p型源才及區(qū)。
而根據本發(fā)明的另一實施例，一種用于形成具有金屬襯底上的重摻雜p型(110)半導體層的場效應晶體管的方法，包括提供重摻雜p型(110)硅層；在所述重摻雜p型(110)硅層上形成輕摻雜p型(110 )硅層；形成p溝道MOSFET,其具有沿著輕摻雜p 型(110)義圭層中的<110〉晶面的溝道區(qū)，以允^午在<110〉方向上的電流傳導。p溝道MOSFET還包括具有高介電常數材料的沿著(110 ) 晶面布置的棚4及介電層；在輕摻雜p型(110)石圭層上形成頂部導電層；以及在重摻雜p型(110)硅層上形成底部導電層，其中，從頂部導電層到底部導電層的電流傳導具有沿著<110>晶向和在(110) 面上的空穴遷移率特4正。
在一個實施例中，該方法進一步包括提供第一支撐襯底；以及在第一支撐襯底上形成重摻雜p型(110)硅層。
在另一個實施例中，該方法進一步包括粘結第二支撐襯底至頂部導電層；移除第一支撐沉底以暴露重摻雜p型(110)硅層的后表面；形成底部導電層，以連接在重摻雜p型(110)硅層的所暴露的后表面；以及移除第二支撐襯底。在另一個實施例中，第一支撐襯底包括具有(110)晶向、p型
電導率和輕摻雜特征的硅襯底。
在另一個實施例中，形成p型重摻雜(110)硅層包括離子注入工藝或裝置(in-situ)摻雜外延工藝以形成在第一支撐襯底之下的p 型重摻雜(110)硅層。
在另一個實施例中，移除第一支撐襯底包括用重摻雜p型硅層作為蝕刻阻止劑來蝕刻石圭襯底。
在另一個實施例中，移除第一支撐襯底包括用包括KOH或EDP 的濕蝕刻工藝移除》圭襯底。
在另一個實施例中，形成覆在第一支撐襯底之上的p型重摻雜 (110)硅層包括才是供第一硅襯底，第一硅襯底具有(110)晶向、 p型導電率和輕摻雜特征；在第一硅襯底之上形成p型重摻雜(110 ) 硅層；在p型重摻雜(110)硅層上形成第一氧化物層；注入氫離子至重摻雜(1100硅層，以形成由其間氫足夠削弱的區(qū)域，以允許沿著該區(qū)i或裂解重摻雜(110)石圭層以形成上部層(110)和4交〗氐部層 (110);粘結第一硅襯底至第一支撐襯底；以及沿著該區(qū)域裂解p 型重摻雜(110)硅層留下部層(110)粘結至第一支撐襯底之上的第二二氧化石圭層
在另一個實施例中，第一支撐襯底包括覆在硅襯底之上的氧化物層，硅襯底具有(110)晶向、p型電導率和輕摻雜特征。
在另一個實施例中，第一支撐襯底的移除包4舌打磨》圭4于底；用氧化物層作為蝕刻阻止劑蝕刻剩余硅襯底；以及用p型重摻雜 (110)硅層作為蝕刻阻止劑蝕刻氧化物層。在另一個實施例中，重摻雜(110) p型硅層具有摻雜濃度高于 6xl()Wcm-3的特征。
在另一個實施例中，重摻雜(110) p型硅層具有l(wèi)xl0"cm'3或更高的摻雜濃度的特征。
在另一個實施例中，所述p型重摻雜(IIO)硅層具有的厚度在大約0.5|am到大約3jam之間。
在另一個實施例中，底部金屬層具有用于支撐半導體元件的足夠厚度。
在另一個實施例中，底部導電層具有厚度約為50nm。
在另一個實施例中，高介電常數材料具有比硅的二氧化物高的介電常數。
在另一個實施例中，所述高的介電常凄t材并牛具有約為5nm至 50nm的厚度
在另一個實施例中，形成所述柵4及電介質包4舌用原子層沉積 (ALD)工藝以形成高介電常數材料。
在另一個實施例中，高介電常數材料包括Hf02。
在另一個實施例中，柵極介電層包括在高介電常數材料之下的薄界面介質層。
在另一個實施例中，該方法包括在形成高介電常數材料之前形成薄的氮氧化物層。
16在另一個實施例中，該方法進一步包括在形成高介電常數材料之前形成化學氧化物層。
在另一個實施例中，p溝道MOSFET是溝槽柵極p溝道 MOSFET，以及該方法進一步包4舌在輕摻雜p型(110)層的上部形成N型實體層，保留輕摻雜p型(110)層的下部作為p型漂移層；在輕摻雜p型(110)層的頂部和N型實體層上形成p型源極層；形成延伸經過p型源極層、N型實體層、并且進入到輕摻雜 p型漂移層的溝槽，在(110)晶面上所述溝槽具有側壁，其中鄰近溝槽的每側的側面的實體層的一部分形成溝道區(qū)；形成在(110) 晶面中沿著溝槽側壁布置的具有高的介電常數材料的柵極介電層；以及形成溝槽中的柵極電介質上的柵極電極。
在另一個實施例中，p溝道MOSFET是屏蔽4冊極p溝道 MOSFET，以及該方法進一步包括在輕摻雜p型(110 )層的上部形成N型實體層，保留輕摻雜p型(110)層作為p型漂移層；在輕摻雜p型(110)層的頂部和N型實體層上形成p型源4及層；形成延伸經過p型源極層、N型實體層，并且進入到輕摻雜p型漂移層的溝槽，在(110)晶面上溝槽具有側壁，其中鄰近溝槽的每一個的側面的實體層的一部分形成溝道區(qū)；沿著溝槽的每一個的底面和側壁形成屏蔽電介質；在溝槽的每一個的下部形成屏蔽電極，屏蔽電極通過屏蔽電介質與溝槽絕緣；形成覆在屏蔽電極之上的極間電才及電介質；形成具有沿著溝槽中的每一個的上部的(110)晶面中的溝槽側壁的高介電常數材料的柵極介電層；以及在極間電極電介質上的溝槽中的上部形成4冊極電才及，棚4及電才及通過4冊極電介質與溝道區(qū)絕緣。
在另一個實施例中，p溝道MOSFET是沖黃向p溝道MOSFET 以及該方法進一步包4舌在輕摻雜p型(110)層的上部形成N型阱區(qū)；在N型阱區(qū)的每一個的定部和所述N型阱區(qū)的表面部分形成重摻雜P型源極區(qū)；形成溝道區(qū)，用于提供沿著(110)面中的 <110>方向的電流傳導路徑；形成溝道的每一個的表面部分中的 (110)晶面上的高介電常數材料的棚—及介電層，并且形成溝道區(qū) 的每一個上的柳W及電才及，棚-極電極覆在棚-極電介質之上。
以下詳細的描述和附圖提供了本發(fā)明的特征和優(yōu)點的更好理解。

圖1A和圖1B是示出了根據本發(fā)明的實施例的(110)晶片中的晶體取向的簡化圖。
圖2是示出了4艮據本發(fā)明的一個實施例的P型溝槽型沖冊才及 MOSFET的簡化截面圖。
圖3是示出了才艮據本發(fā)明的另一個實施例的P型屏蔽柵極溝槽型MOSFET的筒4匕截面圖。
圖4A到圖4F是示出了根據本發(fā)明的一個實施例的用于形成重摻雜P型(110)取向襯底結構的簡單過程流的簡化截面圖。
圖5A到圖5H是示出了才艮據本發(fā)明的一個實施例的用于^f吏用重摻雜P型(110)取向村底形成半導體器件的過程流的簡化截面圖。
圖6是示出了根據本發(fā)明的一個實施例的硅蝕刻速率變化作為硼濃度的函數的簡化圖。
圖7A到圖7G是示出了才艮據本發(fā)明的可選實施例的用于使用重摻雜P型(110)取向襯底形成垂直器件的另一過程流的簡化截面圖。圖8A至81是示出了根據本發(fā)明的一個實施例的用于形成P型溝槽型棚—及MOSFET的簡化過程流的簡化截面圖。
圖9A至9E是示出了根據本發(fā)明的一個實施例的用于形成P型屏蔽柵極MOSFET的簡化過程流的簡化截面圖。
圖10是示出了才艮據本發(fā)明的一個實施例的用于形成P型平面功率MOSFET的簡4匕截面圖。
具體實施例方式
本發(fā)明的實施例提供了多種使用P型(110)取向硅材料和高介電常數柵極電介質形成半導體器件的技術，高介電常數的柵極電介質可以提供增大的電流傳導，改善的柵極電介質質量，以及減少的襯底電阻。依靠實施例，本發(fā)明包括多種可以使用的特征。這些特4i包括以下所述。在本發(fā)明的實施例中，高遷移率的P溝道器件是在(110) /<110>結晶學地(crystallographicaly )配置的硅晶片上實現的，以在溝道區(qū)域中達到高空穴遷移率。此處使用符號(110) /<110>以表示沿著<110>晶向和(110)晶面上的電流傳導。在一些實施例中，(110)石圭碎于底對器件導通電阻的作用是通過<吏用薄的重摻雜(110)襯底而減少的。本發(fā)明的實施例也提供了允許基本改善的Ros。n而不增加垂直功率溝槽型期間處的柵極電荷的(110)取向硅的金屬上硅(SOM)結構。此外，本發(fā)明的實施例還提供了一種具有高介電常凄t電介質材料的4冊4及電介質，該材料是通過沉積 (deposition)方法形成的，用于提升(110)石圭表面上4冊極電介質的質量。
上述特征可以存在于以下實施例中的一個或多個實施例中。這些特征僅僅是示例而已，并不過度地限制本權利要求的范圍。本領域的技術人員應當承認多種變化、修改、以及其他選擇。
19用于功率MOSFET器件技術發(fā)展的關鍵包括減少導通電阻
(RDs。n)和柵極電荷，尤其是柵-源電荷(Qgd)。例如，在溝道型 MOSFET中，伴隨著溝槽濃度(concentration)的增力口， R。s。n可以通過減小器件間距(device pitch)而減小。然而，這種方法通常會導致更高的Qgd。它還會增加重體(heavy body )區(qū)域和源區(qū)域的接觸形成的難度。由于重體工藝產生的缺陷，間距的小型化還可能導致更到的泄漏失歲丈率。因此，用于減少溝道電阻的其〗也方法是迫切需要的。
根據本發(fā)明的一個實施例，提供了一種方法以在(110)-取向晶片上制造P溝道溝槽型MOSFET器件，來減小溝道電阻，(110) 取向晶片在結晶學的<110>方向上具有平面(凹口)。眾所周知，反轉層(inversion layer )中的空穴遷移率可以比在<110>方向((110) /<110>)上的》圭(110)平面上的兩倍還有多，比在<100〉方向((100) /<100>)上的(100)平面上還要多?？昭ㄟw移率和溝道電阻之間的關系可以表達為以下等式
其中Z為溝道長度，Z為溝道寬度，C。,為每單位面積的4冊極氧化物電容，^為4冊極電壓，//p是溝道區(qū)域中的空穴遷移率，以及^為閾值電壓。因而，由于改善的/v構造在(110)/<110>結晶學地配置的晶片上的P溝道器件具有顯著減少的&。
如圖1A所示，可以通過4吏用具有平4亍于(110)晶向的平面(凹口 )的(110)取向石圭晶片實if見(110) /<110>結構。如圖1B所示，這種類型的晶片上的垂直凹槽在(110 )平面上具有凹槽底部和側壁，而乂人溝槽頂部到溝槽底部的電流的方向是<110>方向。然而，為了受益于高空穴遷移率，需要克服器件加工中的一些問題。應用功率MOSFET器件的(110) /<110>晶片中的問題是缺乏易得的重摻雜(110)取向晶片，這是由與增長的重摻雜硼(110) 取向的Czochralski(CZ)硅晶片相關聯的困難導致的。由于在(110) 取向硅晶體上的很小的硼偏析(segregation)系數，硼的結合是非常受限制的。這種錠鐵的電阻系數在10Q-cm的范圍內。為了構造垂直功率溝槽器件，擁有重硼摻雜(110)取向襯底以及一種減少襯底對器件導通電阻的作用的技術是必須的。重硼摻雜(110)取向襯底的實例具有數量級為lOOmQ-em或更低的電阻系數，然而，在本發(fā)明的實施例中，具有大約在10Q-cm和更高的范圍內的電阻系凝: 的襯底被認為是輕摻雜。在一個實施例中，重硼摻雜(110)取向襯底可以具有l(wèi)xlO、m—或更高的摻雜濃度。本發(fā)明的實施例提供了多個形成用于器件應用的重摻雜(110 )取向硅層的方法。在一個特別的實施例中，本發(fā)明還提供了多個用于進一步減小漏極電阻，其中，金屬層上具有薄的重摻雜(110)取向硅層。
才艮據本發(fā)明的一個示例性實施例，以下簡單地對用于形成重摻雜p型(110)層的過程流進行總述。具有低的電阻系數的重摻雜的薄(110);圭外延層(epi layer)生長在輕摻雜(110)取向石圭種子晶片(seed wafer )?？蛇x擇地，這種重摻雜的薄(110 )石圭層可以通過在輕摻雜(110)硅種子晶片上離子注入或擴散來形成。然后，熱的硅的二氧化物層生長在薄的重摻雜層的頂部上。接著，通過硅的二氧化物層將氫離子/分子注入到重摻雜(110)種子晶片上。然后，種子晶片^皮聯結到頂端具有熱的硅氧化物層的支持襯底上。然后，所聯結的晶片對經受兩階段低溫退火過程，用于進行種子晶片的重硼摻雜(110)層沿著由氫注入能量定義的裂面(cleaving plane )的分離。在特定的實施例中，所轉移的重摻雜p型(110)層的厚度范圍可以為0.5-1.5拜。之后，使用這種重摻雜p型(110)石圭層能夠形成各種器件結構。以下結合圖4A至圖4F提供了用于該方法的更詳細的描述。在一個可選實施例中，利用外延工藝或離子注入工藝能夠在輕
摻雜(110)硅種子晶片上形成重摻雜的薄(110)硅層。使用重摻雜的薄(110)層作為起始材料能夠形成各種器件結構。繼而，利用選擇性蝕刻工藝能夠將輕摻雜襯底移除。以下結合圖7A至圖7F提供用于該方法的更詳細描述。
應用功率溝槽型MOSFET器件的(110) /<110>配置的晶片中的問題是在(110)面上形成高質量柵極氧化物的難點。一個問題是減少固定氧化物電荷和界面陷阱濃度(Dit)以獲得可接收的閾值電壓和閾值電壓穩(wěn)定性。已經確定Dit和表面上的已有的鍵(bond )的濃度是成比例的。表一總結了不同晶面的硅的特性。面(100 )和(111 ) 處的Dit分別是2xl0'。l/cm2-eV和2xlO"l/cm2-eV 。在面(110)上每單位面積存在的4建介于(100)與(111 )面之間的事實指示了面(110) 的Dit將在2xl0'。l/cm2-eV與2xlO"l/cm2-eV之間，即4吏沒有凄t才居存在。根據本發(fā)明的實施例，減少氧化物生長率和增加附加的氫退火能夠進一步地減小Dit和固定氧化物電荷并改善柵極氧化物完整性。
表1.硅的物理特性
取向表面密度1/cm2可用的鍵1/cm2溝中處的Dit l/cm2-eV
(100)6.8 x 10146.8 x 10142 x 1010
(110)9.6 x 10149.6 x 1014
(111)7.85 x 101411.8 x 10142 x 1011
隨著集成電路的繼續(xù)小型化，柵極電介質被按比例調整為更小
的厚度。因為Si02具有相對較低的約為3.9的介電常數，這樣的尺度導致Si02層非常薄(范圍接近于 1.0nm)，使得額外的漏電流能夠包括器件性能。因此，更高的介電常數(~15-25 )柵極電介質已提議作為可選擇物。根據本發(fā)明的實施例，包括覆在薄的底層上的高介電常凄t (高k)的才才并+的電介質適合作為(110)石圭面上的棚-才及電介質。在一個特定實施例中，為包括了在薄的底層上由原子層沉積(ALD)形成的高的k電介質材料的柵極電介質提供了一種方法。
22這樣的柵極電介質可以優(yōu)選地使用，以克服(110)娃面上的熱的 Si02柵極電介質所引起的困難。根據實施例，高k電介質材料可以包4舌Hf02、 Zr02、 Gd203、 La203、 Ce02、 Ti02、 Y203、 Ta205以及
Al203或其他薄膜。
根據實施例，底層可以是薄的熱的Si02、通常在化學晶片清洗工藝中形成的化學氧化物、或氮氧化物層。在一個實施例中，底層的厚度可以在大約5-10A范圍內。當然，可以存在其他的變化和選擇。
在一個實施例中，原子層沉積(ALD)工藝用來形成相對獨立于底層襯底的表面取向的等角(conformal)電介質薄膜。進一步地，原子層沉積能夠使介電常數得到控制和選擇。在ALD中，氣體前驅物質(gaseous precursor)可以以月永沖形式引入到反應月空內的4于底表面，所述反應腔通常是低氣壓下的。在脈沖間，抽空反應腔和/或使用惰性氣體對反應腔進4亍清洗。在每個反應步驟中，前驅物質在襯底上是々包和的并^皮化學吸收。具有清洗氣體的隨后的樂^沖將過量的前驅物質從反應腔內移除。進一步的脈沖階段引入第二前驅物質至一個襯底上，該襯底上發(fā)生了需要的薄膜的生長反應。生長反應之后，將過量的前驅物質和反應副產品從反應腔內清洗掉。
在特定實施例中，在ALD過程中，利用H2/HfCU化學作用生長諸如Hf02薄膜的高介電常數材料。首先，在襯底上形成底層。底層是在高介電常數材料下面的薄的界面介電層。例如，界面層可以是薄的氮氧化物層、薄的熱氧化物層、或化學氧化物層。例如，在潮濕的化學晶片清洗工藝中可以形成化學氧化物層。在實施例中，這個界面層用于使襯底表面平整。
底層準備好后，晶片被裝填在ALD工藝腔內，在此腔內，Hf02 薄膜在300°C的條件下生長。HfD2生長的一個周期可以包括一個H20的脈沖，4妄著是一個HfCl4脈沖，每個都由N2流攜帶并且之間間隔幾秒鐘。生長間的總氣壓可以維持在，例如，l-10Torr。沉積溫度可以在大約180°C-600°C范圍內。前驅物質的脈沖的持續(xù)時間和數量能夠控制Hf02薄膜的厚度。例如，根據本實施例，厚度可以從大約50A至大約500A本實施例。
根據本發(fā)明的形成重摻雜p型(110)薄的襯底和高介電常數柵才及電介質的形成的工藝可以應用到各種不同功率MOSFET工藝的過程流中。在一個實施例中，此過程可以用在溝槽型MOSFET的制造中?？蛇x地，溝槽形成工藝可以用于形成其他的諸如屏蔽棚—及FET 的溝槽型FET結構中。以下提供溝槽4冊極MOSFET和屏蔽柵極 MOSFET的實例。
圖2是示出了根據本發(fā)明一個實施例的具有沿著<110>晶向和 (110)晶面上((110) /<110〉)的傳導電流的P型溝槽型4冊才及 MOSFET100的簡化截面圖。然而，應理解，本發(fā)明的才支術原理應用到離散器件上以及使用任何工藝技術的集成電路上。如本文描述的其他附圖一樣，應理解，圖中所描述的各種器件和部件的相對尺寸和大小并不準確地反映實際尺寸而只是為了說明目的。
如圖2所示，MOSFET100包括柵-極端子G，其連接至形成在溝槽102內部的4冊才及電極110。溝槽102 /人N-勢阱體區(qū)104延伸終至p型漂移或外延區(qū)106。在一個實施例中，溝槽102與薄介電層 108為一線并且還包括諸如摻雜質的多晶硅的導電材料110。在相鄰溝槽102的N-勢阱體區(qū)104內部形成P型源才及區(qū)112。MOSFET100 包括N-勢阱體區(qū)104內部形成的N+重體區(qū)117。 MOSFET100還有金屬源4及層116。將MOSFET100的漏4及端子D連接至沉積在p型重摻雜硅層114的后表面的金屬襯底118上。外延層106和體區(qū)104 形成沉積在重摻雜p型硅層114上的半導體結構層107。如圖2所標"^己的，p型重摻雜^圭層114, p型漂移或外延區(qū)106，和N勢阱體區(qū)104都具有(110)晶向。此外，在P型源極區(qū)112 和p型漂移區(qū)106間的溝槽側壁也具有(110)晶向。因此，形成在溝槽側壁之上的溝道區(qū)使傳導電流沿著<110>晶向和在(110)晶面上從頂部金屬層116到底部金屬層118流過。如上所述，該空穴傳導的特征是高空穴遷移率。因此，沿著<110〉晶向在(110)晶面上
的增加的空穴遷移率改善了 P型溝槽型柵極MOSFETIOO的器件性
臺匕 H匕。
另外地，圖2中所示的柵極介電層108包括位于溝槽側壁之上的薄界面介電層上的高k介電層。根據本發(fā)明的一個實施例，由化學氧化、熱氧化或具有厚度約為例如5-10A的氮氧化能夠形成薄界面介電層。在一個實施例中，在沉積溫度約為180。C-600°C時，由原子層沉積(ALD)工藝形成高k介電層。才艮據實施例，高k介電層具有厚度如50A -500A。
因而，對比傳統(tǒng)p型溝槽型MOSFET,本發(fā)明的此實施例示出了 P型溝槽型柵極MOSFET100可以提供增大的空穴遷移率和在 (110)晶面上的改善的柵—及氧4b物質量。
圖3是示出了才艮據本發(fā)明實施例的具有改善的(110)/<110> 空穴遷移率的P型屏蔽柵極溝槽型MOSFET200的簡化截面圖。如圖所示，MOSFET200包括柵極端子G，其連接至形成在溝槽202 內部的柵極電極210。溝槽202從N-勢阱體區(qū)204的上表面延伸終至p型漂移或外延區(qū)206。在一個實施例中，溝槽202的上端部分與薄柵極介電層208為一線并且包括形成柵極電極的諸如摻雜質的多晶硅的導電材料210。由諸如摻雜質的多晶硅的導電材料制作的屏蔽棚-極電極211與具有屏蔽介電層209的溝槽202的底端部分是絕纟彖的。在相鄰溝槽202的N-勢阱體區(qū)204內部形成P型源4及區(qū) 212。 MOSFET200還包括N-勢阱體區(qū)204內部形成的N+重體區(qū)
25217。 MOSFET200還包括金屬源極層216。將MOSFET200的漏才及端子D連接至沉積在p型重摻雜硅層214的后表面上的金屬層218 上。外延層206和體區(qū)204形成沉積在重摻雜p型硅層214上的半導體結構層207。
與圖2的器件100類似，圖3中的P型屏蔽棚—及溝槽型 MOSFET200中包括p型重摻雜石圭層214， p型漂移或外延區(qū)206, 和N勢阱體區(qū)204，三者都具有(110)晶向。此外，溝槽側壁也具有(110)晶向以及形成在溝槽側壁之上的溝道區(qū)，其使得傳導電流從頂部金屬層到底部金屬層流過并通過第二 p型半導體層。該傳導電流的特4正在于沿<110>晶向和在(110)晶面上的空穴遷移率。另外地，圖3中的柵極介電層208包括薄界面介電層上的高k介電層，與圖1中的柵極介電層108類似。因而，對比傳統(tǒng)p型屏蔽柵極 MOSFET， P型屏蔽4冊極MOSFET200可以提供增大的空穴遷移率和在(110)晶面上的改善的棚-極氧化物質量。
圖4A至圖4F是示出了根據本發(fā)明一個實施例的用于形成重摻雜P型(110)基片結構的過程流的簡化截面圖。圖4A示出了由諸如硼的摻質劑可以摻雜的種子(110)硅材料402的截面圖。在一個實施例中，硅材料402可以是輕摻雜p型(110)硅襯底。具有電阻系數小于100mQ-cm (摻質劑濃度〉lxl0"cm-3)和厚度小于3fxm的重摻雜p型外延層404生長在輕摻雜(110 )取向硅襯底上?？蛇x地，重摻雜層404可以通過在硅材料402中注入摻質劑來形成。之后，具有厚度400 ~ 500 A的熱的硅氧化物層406在重摻雜層404的頂部上生長。以劑量為3xlO"cm^和能量為60-170Kev穿過石圭二氧化物層注入氬離子/分子。在一個實施例中，此處包括層402、 404、和 406的晶片稱為種子晶片407。在一個實施例中，氬注入會增加外延層404中虛線所描述的富氫區(qū)405。在一個實施例中，以足夠深度和勢能配置氫離子的濃度以形成
富氫區(qū)或分裂(cleavable)區(qū)405,其具有約l-2pm間的示例厚度。由于氫脆化(hydrogen embrittlement),分裂區(qū)405晶格比沒有氬摻雜的硅晶格要弱。
圖4B示出了根據本發(fā)明的實施例的第一支撐襯底308的一個示例的截面圖。在一個實施例中，第一支撐襯底308是(100)硅村底。在另一個實施例中，由娃氧化物(Si02 )層305覆蓋(100 )石圭襯底。SiO2層305^皮用作蝕刻阻止層，并且實際上可以是4吏用便利的任何厚度。例如，在一個實施例中，Si02層305可以大約是1000 至2500A之間。在另一個實施例中，Si02層305可以大約是2500 至4000A之間。實際上利用任何Si02層形成工藝，均可以在支撐坤于底308上生長或沉積SiO2層305。例如，可以利用熱氧化工藝生長 Si。2層305。
將圖4C中的第一支撐襯底308和氧化層305鍵合(bonded ) 在圖4A所示的包括層402、 404、和406的種子晶片407上。在特定實施例中，在鍵合過程中，將氧化層305和406 4建合在一起以形成氧化層306。鍵合可以使用多種鍵合技術中的任一種。例如，在濕化學法和去離子(DI)水處理以用親水表面作為Si02層305和 406之后，Si02層305和種子晶片407可以利用傳統(tǒng)鍵合4支術在室溫下進行鍵合。
在圖4D中，進行裂解(cleaving)工藝以將外延層404分成兩個單獨層114A和114B。裂解工藝將重摻雜(110)p型硅的下層114B 留在第一支撐襯底308上而將外延層的剩余層部分114A留在種子硅材料402上。利用許多裂解工藝中的任何一個都可以進4亍裂解以分裂裂解區(qū)405的晶格結構。在一個實施例中，裂解工藝包括在溫度為150。C和300°C之間下退火種子晶片407和起始襯底308大約 5小時至10小時。在另一個實施例中，裂解工藝包括在溫度大約為450°C下退火種子晶片407和第一支撐襯底308約15分鐘。在特定實施例中，所鍵合的晶片對經受兩個階段的4氐溫退火過程。在 150。C-300。C下10-20小時的第一退火用來熔融鍵合預增強 (pre-strengthening )，以及在450。C下45分鐘的第二退火用作種子晶片的重硼摻雜(110)層沿著由氫注入能量所定義的裂面分裂。因此，由氫注入的能量來定義轉移的重硼摻雜(110 )層的厚度并且在一個特定實施例中其厚度范圍為0.5-1.5pm。
圖4E到4F是示出了圖4D中所描述的裂解工藝中形成的兩個部分的簡單截面圖。在圖4E中，形成包括輕摻雜p型(110) ^法晶片402和重p型摻雜(110 )外延層114A的合成材泮牛420。在一個實施例中，合成材料420能夠用來形成另一個種子晶片，如圖4A 中的種子晶片407，并且可以在圖4A-4D所描述的過程中重復4吏用。圖4F示出了合成材料430，其包括覆在第一支撐襯底308上的現在標號為306的氧化層之上的重摻雜p型(110)層114B。在一個實施例中，層114B具有遠遠小于商業(yè)已有的(110)石圭晶片的電阻系數，為8mQ-cm。在一個實施例中，該層用于形成垂直器件并為背面金屬層提供好的歐姆接觸。以下將討論用于形成垂直器件的方法的示例。
圖5A至圖5H是示出了根據本發(fā)明實施例的用于利用重摻雜p 型(110)取向襯底形成半導體器件的過程流的簡化截面圖。圖5A 示出了依次覆蓋在支撐襯底308上的氧化層306上的重摻雜p型 (110)石圭層114B的截面圖。該結構與圖4F中的半導體工藝結構 430類似。在一個實例中，支持層308可以是輕摻雜(100)石圭層。在一個特定實例中，層114B具有1E17/cm3或更高的摻雜濃度。在一個實施例中，圖5A中的結構可以利用圖4A-4F中所4葛述的工藝來形成?？蛇x地，圖5A中的結構可以用另一種方法形成。
28在圖5B中，輕摻雜p型(IIO)夕卜延層106形成在摻雜p型(110) 硅層114B之上。可選地，裂解的摻雜硅層114B可以在CVD腔中預處理，以準備用于外延層106形成的硅層114B。可以〗吏用預處理產生更均勻的表面。
在圖5C中，在外延層106內部和上面形成半導體器件702并且形成半導體結構層107?？梢酝ㄟ^任^f可一種傳統(tǒng)的半導體結構形成4支術完成半導體結構層107的形成。例如，可以利用i者如成層、圖樣化、和摻雜的傳統(tǒng)半導體結構工藝步驟在外延層106上和/或內部形成半導體結構702。半導體結構702也可以形成在摻雜石圭層 114B上和/或整體形成在摻雜硅層114B上。在一個實例中，半導體結構層107可以包括上述所討論的與圖2相關的溝槽柵極MOSFET 結構。在另一個示例中，圖5C中的半導體結構層107可以包4舌上述所討論的與圖3相關的屏蔽柵極溝槽MOSFET結構。以下4尋結合圖8A-8I描述用于形成具有(110) /<110>向的溝槽4冊極MOSFET 的方法。以下將結合圖9A-9E提供用于形成具有(110)/<110>向的屏蔽斥冊4及MOSFET的方法。
回來參照圖5C,在MOSFET的一個實施例中，例如，金屬層 116形成在半導體結構702之上。實際上可以利用任何工藝應用金屬層116，本文描述了其中的一些工藝。在另一個實施例中，形成器件層107之后，起始襯底308、 SiCb層306、摻雜硅層114B和半導體結構層107—同形成另一個中間半導體處理結構507。
在圖5D中，將第二支撐襯底802 (例如玻璃晶片)安裝在半導體結構層107上的金屬層116上，以支撐用于處理的半導體處理結構507。例如，用UV可釋放雙面膠帶將第二支撐襯底802裝在半導體處理結構507上，UV可釋放雙面膠帶提供足夠強度粘性的粘合劑以安全地粘牢用于處理的中間半導體處理結構。在圖5E中，由襯底打薄工藝將起始支撐層308 (例如(100 ) 硅襯底)打薄。可選地，在一個實施例中，用諸如才幾械拋光/打磨的機械打薄工藝將初始村底308打薄，以形成較薄的4t底308A。初始襯底308可以;故打薄至例如約8mils,以用化學法^f吏其快速移除。
在圖5F中，用^H"底蝕刻工藝將剩余襯底308A移除。在一個過程中，使用埋入的SiO2層306作為蝕刻阻止層，用化學蝕刻工藝對襯底308A進行化學蝕刻，以將襯底308A移除。由于Si02層306 被配置為阻止化學蝕刻的過程，硅層114B和半導體結構層107保持不化學接觸，來蝕刻初始襯底308A。化學蝕刻由4壬何工藝完成以移除初始襯底308A。例如，蝕刻工藝可以用諸如酸、氫氧化物等4匕學物質來完成，移除起始襯底308A而不蝕刻埋入的SK)2層306。在一個過程中，用以下方程式可以i兌明移除起始襯底308A的化學蝕刻工藝
Si+OH+2H20—Si02(OH)2+H2
其中Si02(OH)2-是可溶性復合物(complex )。
在圖5G中，通過蝕刻工藝移除Si02層306。可以用可溶性HF 將埋入的Si02層306化學蝕刻掉。在該結構中，重摻雜(110)硅層114B用作蝕刻阻止。例如，SiCb層306可以在室溫下用49wt% 的可溶性HF被蝕刻掉。該特定可溶性物質可以以約為2.5jmi/分鐘蝕刻Si02層306。用于移除層306的蝕刻工藝可以用以下4匕學方禾呈式說明
Si02+6HF—H2SiF6 ( aq ) +2H20
在圖5H中，金屬襯底118形成在摻雜硅層114B上。在一個實施例中，金屬襯底118實際上可以用任何工藝形成，如電鍍和/或用 -渚如等離子體氣相沉積(PVD)、化學氣相沉積(CVD)等等的沉積工藝。在另一個實例中，金屬襯底118可以電鍍在摻雜硅層114B 上。金屬襯底118實際上可以包括有利于使用的諸如銅、鋁、或合金(如焊料)等等的任何金屬或導體。
在圖5H中，移除了支撐層802。用多種技術中的任何一種技術可以移除支撐層802。例如，用紫外光處理可以移除支撐層802，其中，當粘結膠帶在預定的持續(xù)時間暴露至足夠UV光量時，其^f皮配置以釋放。接著，根據本發(fā)明的實施例可以將圖5H中的半導體工藝結構500切成單獨器件(小片)。
如與圖4A-4F和圖5A-5H相關的上述討論，本發(fā)明才是供了一種用于在(110 )取向硅材料上制造p溝道溝槽型MOSFET器件，以促進<110>方向上的空穴電流傳導，以減小溝道電阻的方法。在一個特定實施例中，該類型晶片上的垂直溝槽在(IOO)面上具有溝槽底部和側壁，而/人溝槽頂部到溝^曹底部(溝道方向)的電伊u方向是 <110>方向。用該方法能夠形成諸如溝槽柵極MOSFET或屏蔽4冊才及溝槽型MOSFET的垂直器件，增強了垂直器件中在垂直方向上的傳導電流。例如，在圖5H中，在金屬層116與118之間可以傳導電流并經過器件層107，其中，器件層107可以包括溝槽柵極MOSFET 或屏蔽柵極溝槽型MOSFET。在可選實施例中，器件層107也可以包括其他的諸如二極管或IGBT的垂直器件。
圖6是示出了根據本發(fā)明的實施例的硅襯底的蝕刻率與其硼濃度的關系的簡化圖。該圖4又<又是示例，不應該過度地限定本文中所述權利要求的范圍。本領域的技術人員應當承認其他的變化、修改以及選擇。如圖所示，當增長其硼濃度超過約為lxl019cm—3時硅蝕刻率急劇下降。特別地，用 KOH或二胺^粦苯二酚 (ehtylenendiamine/pytocatechol/water ) ( EDP )中的4壬一種，在重石屑摻雜硅襯底與輕硼摻雜硅襯底之間存在顯著的蝕刻率差別。例如， EDP溶液中在81°C時，對比于硼濃度lxl02Gcm-3處的蝕刻率為0.1(am/hr,在硼濃度〈lxl0"cm0處蝕刻率約為20|xm/hr。蝕刻率的差別可以大到200倍。在KOH化學物中也觀察到相似的蝕刻率差別。這種蝕刻率差別能夠將重硼摻雜硅層作為蝕刻阻止。輕摻雜p 型硅重與摻雜p型硅之間的這種蝕刻選擇性可以被有利地用在本發(fā) 明實施例的方法中。
圖7A至圖7G是示出了根據本發(fā)明的可選實施例的用于利用重摻雜p型(IIO)取向襯底形成垂直器件的另一個過程流的簡化截面圖。首先，在圖7A中，重硼摻雜(110 )層114(具有濃度〉6xl0"cm-3) 通過硼注入外延生長或形成在(110)取向硅晶片708上。4又僅作為實例，在1060。C下用B2H6摻雜物(在5000ppm的濃度下用H2混合)進行外延處理?？蛇x地，由硼離子注入可以形成重摻雜層114。注入可以是60KeV的含lxlO"cm々劑量的進行半個小時，以生成重摻雜硅層114。該過程之后，生長需要的器件外延層106，如圖7B 所示。然后，晶片進入器件制造工藝以構造器件。在圖7C中，形成器件層107和金屬層116。器件層107可以包括任何垂直器件，其可以包括如圖5A-5H中所描述的溝槽柵極MOSFET和屏蔽棚-才及溝槽型MOSFET。然后，將完成的晶片粘結在支撐村底802 (例如，如圖7D所示的玻璃載片)上，并準備襯底轉移。
在圖7E中，通過機械打磨和酸蝕刻將支撐襯底晶片708的大部分(如90% )移除直至剩余輕摻雜(110 )取向石圭晶片708A的某些厚度，如5|mi。由EDP或KOH將最后5pm厚度的桂708A移除。由于EDP/KOH蝕刻的高選擇性，硅蝕刻將在重摻雜硼珪114處停止。在圖7F中，然后，該晶片準備背面金屬沉積118并且通過移除玻璃襯底802來支持金屬轉移，形成圖7G中所示的器件結構。該方法包括諸如垂直器件制造、支撐層鍵合、金屬沉積等特定過程，與結合圖5A-5H所描述的相應的工藝類似。如上述所描述，圖7A至圖7G是示出了根據本發(fā)明的可選實施例的用于在(110) p型硅中形成垂直器件，以增強空穴遷移率的可選方法的簡化截面圖，增強的空穴遷移率還可以提供用于減小電阻系數的重摻雜(110) p型漏極區(qū)和金屬層。如圖所示，該過程可以由重摻雜p型硅與輕摻雜p型硅間的蝕刻選擇性進行簡化。
圖8A至圖8I是示出了根據本發(fā)明的實施例的用于形成具有垂直(110) <110>空穴傳導路徑(類似于圖2的器件100)的p型溝槽柵極MOSFET的簡化過程流的簡化截面圖。在圖8A中，重摻雜 p型層114設置在支持襯底上。根據本發(fā)明的實施例，p型層114為具有(110)晶向的單晶層。在一個特定實施例中，支撐襯底可以是介電層和硅晶片的合成體，類似于圖4F的層306和308，其中，由圖4A-4F中說明的裂解方法能夠形成層p型層114。在另一實施例中，支撐襯底可以是圖7A的(110) p型硅晶片，其中由離子注入和擴散能夠形成p型層114。
在圖8B中，用傳統(tǒng):技術將具有(110)晶向的p型外延層106 形成在重摻雜p型層114上。在圖8C中，由注入和擴散n型傳導性摻雜劑至外延層106中，以在外延層106中形成n型體區(qū)104。
在圖8D中，用傳統(tǒng)源極注入4支術在體區(qū)104中形成高摻雜p 型源才及區(qū)112。在圖8E中，例如，還可以使用傳統(tǒng)離子注入4支術形成N型重體區(qū)117。 P型源極區(qū)112和N型重體區(qū)117中的摻雜劑在同樣的擴散過程或在單獨的擴散步驟中能夠被趕進(drive in)并激活。注意，在這個特定實施例中，在溝槽形成之前執(zhí)行高溫擴散工藝。在可選實施例中，源4及區(qū)和重體區(qū)可以在溝槽形成之后形成。
在圖8F中，由傳統(tǒng)方法在體區(qū)104頂部形成掩膜層(未示出)。在掩力莫層形成圖案以定義開口處，經由此開口形成溝槽102。可以使用傳統(tǒng)的各向異性的硅蝕刻以蝕刻延伸經過體區(qū)104并且終至體
33區(qū)104的底面以下的溝槽。如圖8F所示，溝槽102的側壁具有(110) 晶向。另外地，沿著側壁形成溝道區(qū)，側壁允許傳導電流沿著(110) 晶面中的<110>方向在源4及區(qū)112與漏才及區(qū)之間流過。因而，可以獲得增強的空穴遷移率，以得到p型MOSFET的改善的性能。
在特定實施例中，能夠批一f于氫退火工藝。氫退火不^f旦減少了石圭層的缺陷濃度，也使得溝槽102的角變得圓滑。
在圖8G中，形成了與溝槽102的側壁和底部一線的薄的4冊才及電介質108。柵極電介質108可以由上述的ALD柵極電介質工藝形成并且包括覆蓋在與溝槽側壁一線的薄的界面介電層上的高k介電層。根據本發(fā)明的實施例，由化學氧化、熱氧化或氮氧化能夠形成具有厚度約為5-10A的薄的界面介電層。如上所述，由沉積溫度約為180-600°C的原子層沉積(ALD)工藝形成高k介電層。才艮據此實施例，高k介電層可以具有例如50-500A的厚度。在此實施例中，已經進行了諸如源極區(qū)112和重體區(qū)117的擴散的高溫步驟。因此，才冊才及電介質108避免了4壬一f可高溫處理，這些高溫處理能夠反過來影響由ALD工藝形成的柵4及電介質的質量。用該棚—及電介質形成工藝，對比傳統(tǒng)方法制造的(110)硅襯底上的熱柵極氧化物，柵極電介質108具有高質量。
在圖8H中，用傳統(tǒng):技術在溝槽102中形成隱藏式(recessed) 柵極電極110(例如，包含多晶硅)。因而，在源極區(qū)112與襯底層 (或漏招j妄觸)114間沿著每個溝槽102側形成場效應晶體管的活性區(qū)。在圖8I中，隱藏式柵極電極110被電介質覆蓋，并且形成源極金屬116。在接下來的過程中(未示出)，可以進行后端(back end ) 過禾呈以形成一些剩余層和結構，i者如互連層和缺/f匕。
注意圖81中的p型溝槽柵極器件結構與圖5或圖7中的器件結構類似。可以-使用圖5D-5H或圖7D-7G中所描述的工藝移除圖81中的支撐襯底并形成圖2中的p型溝槽柵極MOSFET 100。應注意， p型MOSFET 100具有覆蓋在金屬襯底上的薄的重摻雜p型漏極層 114、增強空穴遷移率的沿著(110)晶面上的<110>方向的溝道傳導路徑、以及(110)晶面上的改善的柵極電介質。
描述在溝槽形成工藝模塊之前和之后的各種步驟的溝槽型 MOSFET的實例能夠在申請?zhí)枮?1/140, 567的題為"用于利用重體區(qū)形成最小間距的溝槽柵極FET的結構和方法"的美國專利申請中可以找到，其全部內容通過引i正結合在此。
圖9A至圖9E是示出了根據本發(fā)明的實施例的用于在(110) /< 110>方向上形成具有溝道傳導路徑的p型屏蔽柵極MOSFET的簡化過程流的簡化截面圖。如圖9A所示，示出了類似圖8F的器件結構的器件結構，以及用圖8A-8F中描述的類似工藝可以形式的器件結構。
如圖9A所示，將重摻雜p型層214沉積在支撐襯底上。重摻雜p型層214是具有(110)晶向的單晶層。類似于圖4F中的層306 和308，支撐襯底可以是介電層和珪晶片的合成物，其中，由圖4A-4F 中所示的裂解方法能夠形成層p型層114。在另一實施例中，支撐襯底可以是圖7A的(110)p型硅晶片，其中由離子注入和擴散能夠形成p型層114。
在圖9A中，由重摻雜p型層214之上的具有(110)晶向的p 型外延層形成漂移區(qū)。圖9A也示出了 n型體區(qū)204、漂移或外延層 206、高摻雜p型源才及區(qū)212、以及N型重體區(qū)217。如圖所示，溝槽202在(110)晶向上具有側壁表面。另外地，沿著側壁形成溝道區(qū)，側壁允許傳導電流在源極區(qū)112與漏極區(qū)之間沿著(110)晶面中的<110>方向流過。如上所述，能夠獲得增強的空穴遷移率以得到p型MOSFET的改善的性能。在圖9B中，沿著溝槽202的側壁形成屏蔽電介質209。接下來，用公知技術在溝槽202的底部部分形成屏蔽電極211。例如，首先形成導電材料(例如，包括摻雜或不摻雜的多晶硅)，填充到溝槽中并且延伸至臺面區(qū)域(mesa region )。用7>知4支術將導電材沖十凹進深入至溝槽202以形成屏蔽電才及211。然后，將屏蔽電介質沿著溝槽側壁的暴露上端和臺面表面上移除。
在圖9C中，厚的內電才及電介質(IED)層213形成于屏蔽電才及 211之上。接下來，沿著溝槽側壁的上部延伸形成柵極介電層208。在一個實施例中，可以用ALD工藝(類似于結合圖8G所描述的工藝)形成柵極介電層208。
在圖9D中，用公知技術在溝槽202中形成隱藏式柵極電極210 (例如，多晶硅沉積和背面蝕刻)。在圖9E中，用介電層覆蓋柵極電才及，然后形成源才及金屬216。
注意，圖9E中的p型屏蔽4冊極器件結構與圖5或圖7中的器件結構類似?？梢?吏用圖5D-5H或圖7D-7G中所描述的過禾呈移除圖9E中的支撐村底，并形成類似于圖3中器件200的p型屏蔽柵極MOSFET。應注意，p型MOSFET200具有覆蓋在金屬襯底上的薄的重摻雜p型漏極層214、增強空穴遷移率的沿著(110)晶面上的<110>方向的溝道傳導路徑、以及(IIO)晶面上的改善的沖冊極電介質。
根據本發(fā)明的實施例，屏蔽柵極FET中的屏蔽電極可以是浮動的(即，無電偏置的)、偏置至源才及電4立(例如，地電4立)、或偏置至與4冊極電極相同的電位。柵極與屏蔽電極間的電接觸可以形成在諸如端子或死區(qū)邊緣的任何非活性區(qū)。
36盡管上文包括了本發(fā)明的特定實施例的描述，我們還是可以使用各種修改、變化、和選擇。例如，雖然給出硅作為襯底材料的實
例，但其他材料也可以^使用。雖然本發(fā)明用溝槽型MOSFET進行說明，但是僅僅通過反轉襯底的極性其能夠很容易地應用到其他諸如 IGBT的溝槽-4冊才及結構。類似地，給出的注入作為引入摻雜劑的實例，但只要使用了合適的掩膜，仍可以使用其他的諸如氣體或局部的摻雜劑源的摻雜方法以提供用于擴散的摻雜劑。所描述的工藝次序是用于p溝道FET,但是根據本披露，修改這些工藝次序以形成 N溝道FET對于本領域的技術人員是很顯而易見的。同樣，盡管示出了上述所討論的一些溝槽在外延層內部終結，溝槽可以選擇性地經由外延層延伸并在襯底區(qū)內終結。進一步地，本發(fā)明不限于溝槽 4冊極結構，而可以用于形成諸如平面柵極垂直MOSFET、平面棚-極垂直IGBT、二極管、以及各種類型晶體管的其他器件中。
僅僅作為示例，圖IO是示出了根據本發(fā)明實施例的p型平面功率MOSFET 1000的簡化截面圖。P型平面功率MOSFET 1000具有沿著(110)面在<110>方向上的導電溝道1020和高的介電常教:才冊才及電介質1016。沿著(110)面在<110>方向上的增強的空穴遷移率與柵極電介質的改善的質量結合，得到更好的器件性能。
如圖IO所示，輕摻雜p型(110)漂移區(qū)1004延伸于沉積在金屬襯底1018上的薄的高摻雜p型(110)半導體區(qū)1002之上。N型體區(qū)(或阱區(qū))1006位于漂移區(qū)1004的上端部分。高的摻雜p型源極區(qū)1012位于體區(qū)1006的上端部分，以及重體接觸區(qū)1008位于相鄰源才及區(qū)1012的體區(qū)1006中。
在圖10中，4冊才及1010延伸于體區(qū)1006的表面上并且與源極區(qū)1012和漂移區(qū)1004重疊。由棚—及電介質1016將柵-才及1018與其上的區(qū)域絕緣。直4妄在4冊極1018之下的體區(qū)1006的部分形成 MOSFET溝道區(qū)1020。在本發(fā)明的實施例中，溝道區(qū)表面具有(110)晶向。溝道區(qū)1020 4是供沿著(110)面在<110>方向上的傳導電流
^各徑，其中，空穴遷移率^皮增強。另外;l也，由用于形成上述所討i侖
的在(110)硅面上的高質量電介質的高k電介質的方法能夠形成柵極電介質1016。
在圖10中，源極導體1030電接觸源4及區(qū)1012和重體區(qū)1008，以及金屬襯底1018接觸高的摻雜p型(110)半導體區(qū)1002，其功能用作漏才及區(qū)。用i者如銅、鋁等金屬可以形成源才及和漏才及導體。在平面MOSFET 1000中，金屬層的頂部和底部提供用于在<110>方向上電流傳導的外部4妄觸。
應注意，具有高的摻雜p型(110)半導體區(qū)1002的薄層以減少電阻是迫切需要的。然而，重摻雜p型(110)襯底商業(yè)上不是通常存在的。根據本發(fā)明的實施例，可以使用上述所討論的各種方法形成漂移區(qū)1004及其下面的高的摻雜半導體區(qū)1002。在一個實施例中，漂移區(qū)1004及其下面的高的摻雜半導體區(qū)1002都是外延層。在另一個實施例中，高的摻雜半導體區(qū)1002是由離子注入到輕的摻雜(110) p型襯底中而形成的P+襯底。能夠使用各種襯底轉移工藝以獲得高的摻雜p型(110)半導體區(qū)1002的薄層。襯底轉移工藝中的一些工藝為結合圖4A-4F、 5A-5H、 6、以及7A-7G上所描述的。
雖然本發(fā)明的某些實施例已經被闡明和描述，但是有權使用本發(fā)明指導的本領取的技術人員應該承認本發(fā)明不只局限于這些實施例。大量的修改、改變、變化、替代以及等同替換對本領域的技術人員是顯而易見的。因此，本發(fā)明意指覆蓋下述權利要求的范圍之內的所有的變化、修改和等同替換。
權利要求
1.一種半導體器件，具有覆在金屬襯底之上的重摻雜p型(110)半導體層，所述半導體器件包括第一金屬層；第一p型半導體層，覆在所述第一金屬層之上，所述第一p型半導體層是重摻雜的，并且具有(110)的表面晶向，所述第一p型半導體層的特征在于第一電導率；第二p型半導體層，覆在所述第一p型半導體層之上，所述第二半導體層具有(110)的表面晶向以及低于所述第一電導率的第二電導率；柵極介電層，包括高介電常數材料，所述柵極介電層沿著所述第二p型半導體層中的(110)晶面布置；以及第二金屬層，覆在所述第二p型半導體層之上；其中，在所述第一金屬層和所述第二金屬層之間的電流傳導的特征在于沿著<110>晶向和在(110)晶面上的空穴遷移率。
2. 根據權利要求1所述的器件，其中，所述高介電常數材料的介電常數高于二氧化硅的介電常數。
3. 根據權利要求1所述的器件，其中，所述高介電常數材料具有約5nm至約50nm的厚度。
4. 根據權利要求1所述的器件，其中，所述柵極電介質包括使用原子層沉積ALD形成的高介電常^:材沖牛。
5. 根據權利要求1所述的器件，其中，所述高介電常數材料包括Hf02。
6. 根據權利要求1所述的器件，其中，所述柵極介電層包括在所述高介電常數材料下方的薄的界面介電層。
7. 根據權利要求1所述的器件，其中，所述薄的界面介電層具有約為5-10A的厚度。
8. 才艮據權利要求1所述的器件，其中，所述柵極介電層包括在所述高介電常數材料下方的薄的氧化物層或氮氧化物層。
9. 根據權利要求1所述的器件，其中，所述第一 p型半導體層具有不多于約3pm的厚度。
10. 根據權利要求1所述的器件，其中，所述第一 p型半導體層的特征在于摻雜濃度為lxlO"cm—s或更高。
11. 根據權利要求1所述的器件，其中，所述第一 p型半導體層的特征在于摻雜濃度高于6xl019cnr3。
12. 根據權利要求1所述的器件，其中，所述第一 p型半導體層的厚度在大約0.5pm到大約3pm之間。
13. 根據權利要求1所述的器件，其中，所述第一 p型半導體層和所述第二 p型半導體層的每一個均是外延層。
14. 根據權利要求1所述的器件，其中，所述底部金屬層具有足夠的厚度，以支撐所述垂直半導體器件。
15. 根據權利要求1所述的半導體器件，其中，所述半導體器件包括溝槽柵4及MOSFET,所述溝槽棚4及MOSFET進一步包括溝槽，延伸進入所述第二p型半導體區(qū)；溝道區(qū)，沿著(110)晶面與溝槽側壁相鄰，以允許在(110)方向上的電流傳導，所述4冊才及介電層沿著鄰近所述溝道區(qū)的所述溝槽側壁布置；柵才及電極，在所述溝槽中的所述柵才及電介質之上；p型源才及區(qū)，在所述溝槽中的所述棚4及電極的每側的側面；p型漂移區(qū)；N型體區(qū)，延伸在所述漂移區(qū)之上；以及p型漏極區(qū)，包括重摻雜的所述第一p型半導體層的至少一部分。
16. 根據權利要求1所述的半導體器件，其中，所述半導體器件包括屏蔽柵極溝槽MOSFET，所述屏蔽柵極溝槽MOSFET進一步包括溝槽，延伸進入所述第二p型半導體層；屏蔽電介質，沿著所述溝槽的側壁和底面布置；屏蔽電極，在所述溝槽的下部，所述屏蔽電極通過所述屏蔽電介質而與所述第二半導體層絕緣；極間電介質，覆在所述屏蔽電極之上；溝道區(qū)，沿著(110)晶面與溝槽側壁相鄰，以允許在(110)方向上的電流傳導，所述棚4及介電層沿著鄰近所述溝道區(qū)的所述溝槽側壁布置；以及才冊才及電才及，在所述溝槽的上部，在所述才及間電介質之上，所述棚^及電4及通過所述4冊才及電介質而與所述第二 p型半導體層絕緣。
17. 根據權利要求16所述的半導體器件，其中，所述第二p型半導體層包括p型漂移區(qū)；N型體區(qū)，延伸在所述漂移區(qū)之上；以及p型源才及區(qū)，在鄰近所述溝槽的所述體區(qū)中。
18. 根據權利要求1所述的半導體器件，其中，所述半導體器件包括平面MOSFET器件，所述平面MOSFET器件進一步包括漏極區(qū)，包括所述第一p型半導體層的至少一部分；漂移區(qū)，包括所述輕摻雜p型(110)層的至少一部分；N型阱區(qū)，在所述漂移區(qū)的上部，所述N型阱區(qū)的表面部分配置為沿著(110)面中的<110>方向提供電流傳導路徑；重摻雜p型源才及區(qū)，在所述N型阱區(qū)中，所述源才及區(qū)與所述漂移區(qū)之間的所述N型阱區(qū)的表面部分^皮配置作為所述溝道區(qū)；以及柵極電極，覆在所述柵極電介質上，所述4冊極電介質覆在所述溝道區(qū)上。
19. 一種形成在(110)襯底上的垂直溝槽柵極MOSFET器件，包括底部金屬層；重摻雜(110) p型半導體層，覆在所述底部金屬層之上；輕摻雜(110) p型半導體層，覆在所述重摻雜(110) p型半導體層之上；N型體區(qū)，在所述輕摻雜(110) p型半導體層中；以及溝槽，延伸經過所述體區(qū)并且進入在所述體區(qū)下方的所述輕摻雜(110) p型半導體層的底部；溝道區(qū)，沿著(110)晶面與溝槽側壁相鄰，以允許在(110) 方向上的電流傳導；柵極介電層，具有高介電常數材料，沿著鄰近所述溝道區(qū) 的所述溝槽側壁布置；4冊才及電才及，在所述溝槽中的所述柵極電介質之上；p型源極區(qū)，在所述溝槽中的所述柵極電極的每側的側面；p型漏極區(qū)，包括所述重摻雜(110) p型半導體層的至少一部分；頂部金屬層，覆在所述輕摻雜(110) p型半導體層之上，所述頂部金屬層連接至所述源極區(qū)和所述體區(qū)；以及其中，所述第一金屬層和所述第二金屬層提供用于<100> 方向中的所述電流傳導的外部4妾觸。
20. 根據權利要求19所述的器件，其中，所述重摻雜(110)p型半導體層的特征在于摻雜濃度為lxlO"cn^或更高。
21. 根據權利要求19所述的器件，其中，所述重摻雜(110)p型半導體層的特征在于摻雜濃度高于6xl019cm_3。
22. —種形成在(110 )襯底上的垂直屏蔽柵極溝槽MOSFET器件，包括底部金屬層；第一p型半導體層，覆在所述底部金屬層之上，所述第一 p型半導體層的特征在于(110)的表面晶向和第一電導率，所述第一 p型半導體層是重摻雜的；第二p型半導體層，具有(110)的表面晶向，并且覆在所述第一p型半導體層之上，所述第二p型半導體層的特征在于低于所述第一電導率的電導率；N型體區(qū)，在所述第二p型半導體層中；溝槽，延伸經過所述體區(qū)并且進入在所述體區(qū)下方的所述第二p型半導體層的底部；屏蔽電介質，沿著所述溝槽的側壁和底面布置，所述屏蔽電介質包括第一屏蔽氧化物層；屏蔽電4及，在所述溝槽的下部中，所述屏蔽電才及通過所述屏蔽電介質而與所述半導體區(qū)絕緣；才及間電介質，覆在所述屏蔽電才及之上；溝道區(qū)，沿著(110)晶面與溝槽側壁相鄰，以允許在(110) 方向上的電流傳導；柵極介電層，具有高電介質常數材料，沿著鄰近所述溝道區(qū)的所述溝槽側壁布置；柵極電極，在所述極間電介質之上的所述溝槽的上部中，所述柵極電極通過所述柵極電介質與所迷半導體區(qū)絕緣；p型源極區(qū)，在所述溝槽中的所述柵極電極的每側的側面；p型漏極區(qū)，包括所述重摻雜(llO)p型半導體層的至少一部分；以及頂部金屬層，覆在所述第二p型半導體層之上，所述頂部金屬層連4妻至所述源極區(qū)和所述體區(qū)，其中，所述第一金屬層和所述第二金屬層提供用于沿 < 100>方向的所述電流傳導的外部4妄觸。
23. 根據權利要求22所述的器件，其中，所述第一p型半導體層的特征在于摻雜濃度為大約lxio卩cm—s或更高。
24. 根據權利要求22所述的器件，其中，所述第一p型半導體層的特征在于摻雜濃度高于大約6xl019cm-3。
25. —種平面功率MOSFET器件，所述器件包括底部金屬層；重摻雜(110) p型漏極區(qū)，覆在所述底部金屬層之上；輕摻雜(110) p型漂移區(qū)，覆在所述重摻雜(110) p型半導體層之上；N型阱區(qū)，所述N型阱區(qū)的表面部分凈皮配置在所述漂移區(qū)的上部中；重摻雜p型源才及區(qū)，在所述N型阱區(qū)中，在所述源才及區(qū) 與所述漂移區(qū)之間的所述N型阱區(qū)的表面部分^皮配置作為所述溝道區(qū)，以提供沿著(110)面中<110>方向的電流傳導路徑；柵極介電層具有高的電介質常數材料，其覆在所述溝道區(qū) 之上；以及才冊極電才及，覆在所述4冊極電介質之上，所述棚4及電介質覆在所述溝道區(qū)之上；頂部金屬層，連4妄至所述源才及區(qū)和所述體區(qū)；以及其中，所述頂部金屬層和所述底部金屬層提供用于沿 <100>方向的所述電流傳導的外部4妻觸。
全文摘要
一種半導體器件，具有覆在金屬襯底之上的重摻雜p型(110)半導體層。該半導體器件還包括第一金屬層和覆在第一金屬層之上的第一p型半導體層。所述第一p型半導體層是重摻雜的，并且具有(110)的表面晶向，且特征在于第一電導率。第二p型半導體層覆在第一p型半導體層之上，且具有(110)的表面晶向以及低于第一電導率的第二電導率；柵極介電層，具有高介電常數材料，所述柵極介電層沿著第二p型半導體層中的(110)晶面布置。第二金屬層覆在第二p型半導體層之上。在第一金屬層和第二金屬層之間的電流傳導的特征在于沿著<110>晶向和在(110)晶面上的空穴遷移率。
文檔編號H01L29/04GK101673766SQ20091017081
公開日2010年3月17日申請日期2009年9月9日優(yōu)先權日2008年9月9日
發(fā)明者塔特·恩蓋, 琦王申請人:飛兆半導體公司

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