專利名稱：雙方向元件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有雙方向元件的功耗集成電路(PowerIC)等半導體 裝置及其制造方法。
背景技術(shù)：
在電池等的電源裝置中，需要控制電池充電的情況和電池放電(將 電流供給負載)的情況兩者，以防止電池的過分充電和過分放電。由 于這樣，必需要有可以接通和斷開交流信號或交流電力的雙方向的半 導體開關(guān)。作為該雙方向的半導體開關(guān)，可以使用將單方向半導體元 件反向并聯(lián)連接的復合型雙方向元件。
另外，使用在同一個半導體基板上集成該復合型雙方向元件和控 制它的控制用IC的功耗集成電路(Power IC)，可使電流裝置尺寸減小。
還開發(fā)了單一的雙方向元件。作為一個例子，提出了雙方向橫式 絕緣柵極晶體管(LIGBT)(例如，參見非專利文獻l)。下面，說明 這種雙方向LIGBT的結(jié)構(gòu)和動作。
圖30為雙方向LIGBT的主要部分的截面圖。在雙方向LIGBT中， 在n半導體層503的表面?zhèn)刃纬啥€p+阱區(qū)域504、 505，在p+阱區(qū)域 504、 505中，形成n+發(fā)射極區(qū)域506、 507。 p+阱區(qū)域504、 505在n 半導體層503的表面上露出，并且離開規(guī)定距離(偏移距離)，以便 可以維持規(guī)定的耐壓。另外，n+發(fā)射極區(qū)域506、 507在n半導體層503 的表面(p+阱區(qū)域504、 505的表面)露出。
在p+阱區(qū)域504、 505中，在位于二個n+發(fā)射極區(qū)域506、 507之
5間的部位上，通過柵極絕緣膜508、 509，形成由多晶硅等制成的絕緣 柵極型式的柵極電極510、 511。另外，以跨在p+阱區(qū)域504、 505和 n+發(fā)射極區(qū)域506、 507上的形式，形成發(fā)射極電極512、 513。利用這 種結(jié)構(gòu)，如果控制加在柵極電極510、 511上的電壓，則可以控制在發(fā) 射極電極512、 513之間雙方向流動的主電流的接通和斷開。
圖31表示圖30的雙方向LIGBT的輸出特性。由于當沒有達到由 pn結(jié)的藏在內(nèi)部的電位引起的上升電壓(0.6V)以上時，沒有主電流 開始流過，在小電流區(qū)域中，接通電壓高，接通損失大。
為了改善這點，具有利用上升時電壓為零的MOSFET，形成雙方 向元件的單一的雙方向MOSFET (例如，參見專利文獻1)?，F(xiàn)說明 其內(nèi)容。
圖32為現(xiàn)有的雙方向MOSFET的主要部分的截面圖。這里舉了 一個雙方向LDMOSFET (橫向雙擴散的MOSFET : Lateral Double-Diffiised MOSFET)作為例子。與上述例子同樣，具有SOI結(jié) 構(gòu)，通過絕緣層102，在半導體基板101上形成n半導體層103。在n 半導體103的表面?zhèn)刃纬啥€n—漏極區(qū)域104、 105;同時，在兩個 rT漏極區(qū)域104、 105之間形成p+阱區(qū)域106。 p+阱區(qū)域106形成于達 到絕緣層102的深度，將n半導體基板103分割成二個區(qū)域。另外， 在p+阱區(qū)域106中，形成二個11++源極區(qū)域107、 108;同時，在兩個 11++源極區(qū)域107、 108之間，形成？++基極接點109區(qū)域。11++漏極區(qū)域 104、 105和p+阱區(qū)域106，在n半導體基極103的表面露出；11++源極 區(qū)域107、 108、 ？++基極接觸區(qū)域109在？+阱區(qū)域106表面露出。在？+ 阱區(qū)域106上，通過柵極絕緣膜110、 111形成絕緣柵極型的柵極電極 112、 113。兩個柵極電極112、 U3共用連接。漏極電極114、 115分 別與11++漏極區(qū)域104、 105連接。另外，源極電極117以橫跨連接的 形式，與n—源極區(qū)域107、 108和？++基極接觸區(qū)域109連接。
在使上述雙方向LDMOSFET接通的狀態(tài)下，將電壓加在柵極電極 112、 113和源極電極U7之間，使柵極電極112、 113成為正電位。這 時，在p+阱區(qū)域106的柵極絕緣膜110、 lll下面形成溝道。如果將電 壓加在漏極電極114、 115之間，使漏極電極114側(cè)成為高電位，則電 子電流通過漏極電極114—11++漏極區(qū)域104—n半導體層103 —與柵極電極112對應的溝道一11++源極區(qū)域107—源極電極117—11++源極區(qū)域 108—與柵極電極113對應的溝道一n半導體層103—11++源極區(qū)域105 —漏極電極115的路徑流動。這時，電流是電子電流占支配地位(即 單極性的)，因為不與電流通道接合，因此即使在低電位時，不產(chǎn)生 偏置成分。即在微小電流區(qū)域中，直線性好。當加在漏極電極114、 115 上的電壓極性相反時，電流的方向相反，也可同樣動作。結(jié)果，如圖 33所示，可以流過交流電流，同時在微小電流區(qū)域上也可以期待直線 性好的動作。
另一方面，在使上述雙方向LDMOSFET處在斷開狀態(tài)下，使柵極 電極112、 113和源極電極117短路。這樣，在p+阱區(qū)域106中，在柵 極絕緣膜110、 111下面形成的溝道消滅，沒有電子電流流動，成為斷 開的狀態(tài)。在斷開狀態(tài)下，即使將正負偏移的電壓加在漏極電極114、 115之間，也沒有電流流過。即對交流電壓成為斷開狀態(tài)。這時，耐壓 等于雙方向LDMOSFET的單側(cè)部分的耐壓。
利用具有上述雙方向LDMOSFET的1個芯片，可以接通和斷開交 流電力。另外，導通時，在微小電流區(qū)域中，電壓和電流特性的直線 性好，可以用于接通和斷開信號電流。另外，因為柵極電極112、 113 共用連接，源極電極117為1個，給予柵極控制信號的驅(qū)動電路也是 一個，因此容易控制。
如上所述，由于主電流不通過pn結(jié)，而通過溝道流動，因此，基 本上與流過電阻的電流相同。電流在零電壓以上流動，在小電流區(qū)域 上的接通電壓小，因此可以減小接通損失。
專利文獻1:特開平11一224950號公報。
非專利文獻l: ISPSD (國際動力半導體零件和集成電路學術(shù)讀者 i寸i侖會International Symposium on Power Semiconducter Devices and ICs) ， 1997， pp37—40。
發(fā)明要解決的問題
然而，圖32的雙方向LDMOSFET的耐壓，由于是用雙方向 LDMOSFET的一側(cè)的MOSFET的耐壓維持，為了維持順逆耐壓，必 需要在兩側(cè)的MOSFET都分別耐壓，這樣，占有面積要2倍，漏極區(qū) 域間的占有面積增大。另外，由于是平面結(jié)構(gòu)，使構(gòu)成雙方向LDMOSFET的元件尺寸減小困難，因此，難以改善接通電壓。
發(fā)明內(nèi)容
本發(fā)明的目的是要解決上述問題，提供一種可提高雙方向元件的 元件密度，可減小接通電壓的高耐壓的半導體裝置及其制造方法。 解決問題所用的方法
為了達到上述目的， 一種雙方向元件，它具有-由在第一導電型半導體區(qū)域內(nèi)形成的溝槽，將上述半導體區(qū)域的 表面層分割而形成的第一和第二分割半導體區(qū)域；
在上述溝槽的底面或底面和側(cè)壁上形成的第一導電型的第一區(qū)
域；
分別在上述第一和第二分割半導體區(qū)域中形成的，與上述溝槽側(cè) 壁和上述第一區(qū)域連接的第二導電型的第二和第三區(qū)域；
在上述第一分割半導體區(qū)域中，與上述溝槽側(cè)壁連接、和與上述 第二區(qū)域連接形成的第一導電型的第四區(qū)域；
在上述第二分割半導體區(qū)域中，與上述溝槽側(cè)壁連接、和與上述 第三區(qū)域連接形成的第一導電型的第五區(qū)域；
在上述第一分割半導體區(qū)域的上述溝槽側(cè)壁上，從上述第一區(qū)域 至上述第四區(qū)域，通過第一絕緣膜形成的第一控制電極；
在上述第一分割半導體區(qū)域的上述溝槽側(cè)壁上，從上述第一區(qū)域 至上述第五區(qū)域，通過第二絕緣膜形成的第二控制電極；
在上述第四區(qū)域上形成的第一主電極；和
在上述第五區(qū)域上形成的第二主電極。
另外，可在上述第一區(qū)域和上述第二區(qū)域與上述第一區(qū)域和上述 第三區(qū)域之間具有比上述第一區(qū)域的雜質(zhì)濃度低的第六區(qū)域。 上述第一控制電極和上述第二控制電極可電氣上連接。 上述第一控制電極和上述第二控制電極可電氣上絕緣。 上述半導體區(qū)域為在第二導電型的半導體基板的表面層上形成的 區(qū)域。
另外，可分別具有多個上述第一和第二分割半導體區(qū)域。 上述第一分割半導體區(qū)域和上述第二分割半導體區(qū)域可互相鄰近形成。
可分別具有多個上述第一和第二分割半導體區(qū)域，相鄰的分割半 導體區(qū)域間的上述溝槽寬度是，不同的分割區(qū)域間一方要比相同的分 割區(qū)域間一方寬。
另外，上述第一、第二主電極可分別與上述第二、第三區(qū)域電氣 上連接。
可在上述控制電極的內(nèi)側(cè)，通過層間絕緣膜，具有到達上述第一 區(qū)域的導電體。
可具有在上述溝槽底面形成、與上述第二和第三區(qū)域連接、與上 述導電體連接的第二導電型的第七區(qū)域。
在同一塊半導體基板上可形成上述雙方向元件和控制該雙方向元 件的控制用電路。
一種雙方向元件的制造方法，其特征為，它包含下列工序
在第一導電型的半導體區(qū)域的表面層上，形成第二導電型的擴散 區(qū)域的工序；
從上述擴散區(qū)域表面形成溝槽，形成由該溝槽包圍的第一和第二 分割半導體區(qū)域的工序；
利用從上述溝槽底面的擴散，形成與上述半導體區(qū)域連接的第一 導電型的第一區(qū)域的工序；
在上述第一分割半導體區(qū)域內(nèi)，從由上述半導體區(qū)域、上述第一 區(qū)域和上述溝槽包圍的第二區(qū)域的表面層，形成與上述溝槽的側(cè)壁連
接地形成第一導電型的第四區(qū)域的工序；
在上述第二分割半導體區(qū)域內(nèi)，從由上述半導體區(qū)域、上述第一 區(qū)域和上述溝槽包圍的第三區(qū)域的表面層，形成與上述溝槽的側(cè)壁連 接地形成第一導電型的第五區(qū)域的工序；
在上述第一分割半導體區(qū)域的上述溝槽側(cè)壁上，從上述第一區(qū)域 至上述第四區(qū)域，通過絕緣膜形成第一控制電極的工序；
在上述第二分割半導體區(qū)域的上述溝槽側(cè)壁上，從上述第一區(qū)域 至上述第五區(qū)域，通過絕緣膜形成第二控制電極的工序；
在上述第四區(qū)域上形成第一主電極的工序；和
在上述第五區(qū)域上，形成第二主電極的工序。另外，可以為如下的制造方法，形成上述溝槽，以達到上述半導 體區(qū)域，上述第一區(qū)域在上述半導體區(qū)域內(nèi)部形成。
另外，可以為如下的制造方法，形成上述溝槽，以達到上述半導 體區(qū)域，上述第一區(qū)域與上述第二和第三區(qū)域連接。
另外， 一種雙方向元件的制造方法，其特征為，它包含下列工序
從第一導電型的半導體區(qū)域表面形成溝槽，形成由該溝槽包圍的 第一和第二分割半導體區(qū)域的工序；
在上述半導體區(qū)域的表面層上形成第二導電型的擴散區(qū)域的工
序；
利用從上述溝槽底面的擴散，形成與上述半導體區(qū)域連接的第一 導電型的第一區(qū)域的工序；
在上述第一分割的半導體區(qū)域內(nèi)，從由上述半導體區(qū)域、上述第 一區(qū)域和上述溝槽包圍的第二區(qū)域的表面層，形成與上述溝槽的側(cè)壁 連接地形成第一導電型的第四區(qū)域的工序；
在上述第二分割半導體區(qū)域內(nèi)，從由上述半導體區(qū)域、上述第一 區(qū)域和上述溝槽包圍的第三區(qū)域的表面層，形成與上述溝槽的側(cè)壁連 接地形成第一導電型的第五區(qū)域的工序；
在上述第一分割半導體區(qū)域的上述溝槽側(cè)壁上，從上述第一區(qū)域 至上述第四區(qū)域，通過絕緣膜形成第一控制電極的工序；
在上述第二分割半導體區(qū)域的上述溝槽側(cè)壁上，從上述第一區(qū)域 至上述第五區(qū)域，通過絕緣膜形成第二控制電極的工序；
在上述第四區(qū)域上形成第一主電極的工序；和
在上述第五區(qū)域上，形成第二主電極的工序。
另外，該制造方法可包含在上述第一控制電極和上述第二控制電 極之間形成層間絕緣膜的工序。
另外，該制造方法，可包含在上述層間絕緣膜上形成達到上述 第一區(qū)域的開口部的工序；和在該開口部中充填導電體的工序。
另外，該制造方法可包含在上述溝槽的底面上，形成與上述第一 區(qū)域鄰近，與上述第二和第三區(qū)域連接的第二導電型的第六區(qū)域的工 序。
另外，該制造方法可分別形成多個上述第一和第二分割半導體區(qū)域。
另外，在該制造方法中，在將上述第一分割半導體區(qū)域和上述第
二分割半導體區(qū)域之間的上述溝槽作為第一溝槽，在將上述第一分割 的半導體區(qū)域彼此之間與上述第二分割半導體區(qū)域彼此之間的上述溝
槽作為第二溝槽的情況下，使上述第一溝槽的寬度比上述第二溝槽的
見反覓。
發(fā)明的效果
采用本發(fā)明，通過在半導體基板上形成溝槽，在該溝槽的側(cè)壁上 形成柵極電極，在溝槽底面下形成漏極區(qū)域，在該漏極區(qū)域上形成絕 緣膜，在由溝槽包圍的半導體區(qū)域上形成第一和第二源極區(qū)域，可使 雙方向元件耐壓提高和使接通電壓降低。
另外，通過在由溝槽包圍的半導體區(qū)域上，形成第一和第二源極 區(qū)域與接觸區(qū)域，在它們上面再形成第一和第二源極電極，可以擴寬 雙方向元件的安全動作區(qū)域。
另外，通過在半導體基板上形成溝槽，在該溝槽的側(cè)壁上形成柵 極電極，在溝槽底面下形成浮游的源極區(qū)域，在該源極區(qū)域上形成絕 緣膜，在由電纜層包圍的半導體區(qū)域上形成第一和第二漏極區(qū)域，可 使雙方向元件的耐壓提高和降低其接通電壓。
另外，通過在溝槽底面下形成源極區(qū)域和基極拾取區(qū)域，在這些 區(qū)域上形成金屬電極，可以擴寬雙方向元件的安全動作區(qū)域。
圖1為本發(fā)明的實施例1的半導體裝置的結(jié)構(gòu)圖；(a)為主要部 分的平面圖，(b)為(a)的A部分放大圖，(c)為在(b)的X—X
線處剖開的主要部分的截面圖2為與圖1不同的結(jié)構(gòu)圖，(a)為n阱區(qū)域兼作圖1 (c)的n 漏極區(qū)域4的圖，(b)為半導體基板l兼作圖1 (c)的n漏極區(qū)域的 圖，(c)為在(b)中再形成n漏極區(qū)域4的圖3為圖1的雙方向LMOSFET的等價電路圖4為本發(fā)明的實施例2的半導體裝置的結(jié)構(gòu)圖，(a)為與圖1 (b)相當?shù)闹饕糠值钠矫鎴D，(b)為在(a)的X—X線處剖開的主要部分截面圖5為本發(fā)明的實施例3的半導體裝置的結(jié)構(gòu)圖，(a)為主要部 分的平面圖，(b)為(a)的B部分放大圖，(c)為在(b)的X—X 線處剖開的主要部分截面圖6為圖5的雙方向LMOSFET的等價電路圖7為本發(fā)明的實施例4的半導體裝置的結(jié)構(gòu)圖，(a)為與圖5
(b) 相當?shù)闹饕糠制矫鎴D，(b)為在(a)的X1—X1線處剖開的 主要部分的截面圖，(c)為在(a)的X2—X2線處剖開的主要部分截 面圖8為本發(fā)明的實施例5的半導體裝置的主要部分的配置圖9為本發(fā)明的實施例6的半導體裝置的制造方法，(a) — (c) 為按工序順序表示的主要部分制造工序截面圖10為本發(fā)明的實施例7的半導體裝置的制造方法，(a) --(c) 為按工序順序表示的主要部分的制造工序截面圖11為本發(fā)明的實施例8的半導體裝置的制造方法，(a) --(c) 為按工序順序表示的主要部分的制造工序截面圖12為本發(fā)明的實施例9的半導體裝置的制造方法，(a) 、 (b)、 為與圖11 (a)相當?shù)闹饕糠值闹圃旃ば蚪孛鎴D，(c)、 (d)為與圖11
(c) 相當?shù)闹饕糠值闹圃旃ば蚪孛鎴D13為本發(fā)明的實施例10的半導體裝置的制造方法，(a) -(c) 為按工序順序表示的主要部分的制造工序截面圖14為本發(fā)明的實施例11的半導體裝置的主要部分的平面圖15為在圖14的X—X線處剖幵的截面圖16為在圖14的Y—Y線處剖開的截面圖17為在圖14的Z—Z線處剖開的截面圖18為摘自圖8的雙方向LMOSFET和驅(qū)動/保護電路部的圖；(a) --(c)為表示電池元件過分充電時的隨時間的經(jīng)過圖19為具有二個柵極電極的雙方向LMOSFET的等價電路圖20在使用具有二個柵極電極的雙方向LMOSEFT情況下的與圖 18相當?shù)膱D，(a)--(c)為表示電池元件過分充電時的隨時間的經(jīng)過圖21為本發(fā)明的實施例12的半導體裝置的主要部分平面圖；圖22為在圖21的A—A線處剖開的截面圖23為在圖21的B—B線處剖開的截面圖24為在圖21的C一C線處剖開的截面圖25為在圖21的D—D線處剖開的截面圖26為本發(fā)明的實施例13的半導體裝置的制造方法的主要部分 的工序截面圖，(a)與圖22相當?shù)牟课坏慕孛鎴D，(b)為與圖23 相當?shù)牟课坏慕孛鎴D，(c)為與圖24相當?shù)牟课坏慕孛鎴D27為接著圖26的、本發(fā)明的實施例13的半導體裝置的制造方 法的主要部分的工序截面圖，(a)與圖22相當?shù)牟课坏慕孛鎴D，(b) 為與圖23相當?shù)牟课坏慕孛鎴D，(c)為與圖24相當?shù)牟课坏慕孛鎴D28為接著圖27的、本發(fā)明的實施例13的半導體裝置的制造方 法的主要部分的工序截面圖，(a)與圖22相當?shù)牟课坏慕孛鎴D，(b) 為與圖23相當?shù)牟课坏慕孛鎴D，(c)為與圖24相當?shù)牟课坏慕孛鎴D29為接圖28的、本發(fā)明的實施例13的半導體裝置的制造方法 的主要部分的工序截面圖，(a)與圖22相當?shù)牟课坏慕孛鎴D，(b) 為與圖23相當?shù)牟课坏慕孛鎴D，(c)為與圖24相當?shù)牟课坏慕孛鎴D30為現(xiàn)有的雙方向LIBGT的主要部分的截面圖31為表示圖29的雙方向LIGBT的輸出特性的圖32為現(xiàn)有的另一雙方向MOSFET的主要部分的截面圖33為表示圖32的雙方向LIGBT的輸出特性的圖。
符號說明1、 71、 201、 301 p半導體基板；2、 72、 202、 302 n 阱區(qū)域；3、 33、 73、 203、 303溝槽；3a、 33a、 73a底面；3b、 33b， 73b側(cè)面；4、 74、 204、 304 n漏極區(qū)域；5、 35、 75、 205、 305 p 偏置區(qū)域；6、 36、 79、 206、 306柵極絕緣膜；7、 37、 80、 207柵極 電極；8、 38、 87、 208、 208a、 308、 308a層間絕緣膜;9、 81、 209、 309第一n源極區(qū)域；10、 82、 210、 310第二n源極區(qū)域；11、 85、 211、 311第一源極電極;12、 86、 212、 312第二源極電極;13、 213、 313第一源極布線;14、 214、 314第二源極布線;15、 16、 215、 216、 315、 316 p接觸區(qū)域；34n源極區(qū)域；39第一n漏極區(qū)域；40第二
n漏極區(qū)域；41第一漏極電極；42第二漏極電極；43第一漏極布線；
44第二漏極布線；45拾取電極(pickup electrode) ; 46p基極拾取區(qū)域(base pickup domain) ; 50、 60雙方向LMOSFET; 51驅(qū)動/保護電 路部；52殘量電路部；53充電泵電路；61分割半導體區(qū)域；70、 90、 91、 100半導體基板；76p阱區(qū)域；77n阱區(qū)域；83、 84源極/漏極區(qū) 域；88、 89源極/漏極電極；92電池裝置；203a、 303a溝槽外周；203b 突出的溝槽；307多晶硅；217、 317接觸孔；218、 318多晶硅布線； 219柵極布線；300雙方向LMOSFET; 307a第一柵極電極；307b第二 柵極電極；319第一柵極布線；320第二柵極布線；331、 332 n溝道 MOSFET; 333、 334寄生二極管；341、 342島；Sl第一源極端子；S2 第二源極端子；G柵極端子；Gl第一柵極端子；G2第二柵極端子； Dl第一漏極端子；D2第二漏極端子。
具體實施例方式
在以下的說明中，以第一導電型為n型，以第二導電型為p型來 說明，但相反也可以。 (實施例1)
圖1為本發(fā)明的實施例1的半導體裝置的結(jié)構(gòu)圖。圖中(a)為主 要部分的平面圖，(b)為圖1 (a)的A部分的放大圖，(c)為用圖 1 (b)的X—X線處剖開的主要部分的截面圖。這里舉出雙方向 LMOSFET (雙方向橫型MOSFET)作為例子進行說明，該雙方向 LMOSFET的結(jié)構(gòu)與TLPM (溝槽和橫向的動力MOSFET)的結(jié)構(gòu)類 似。
在p半導體基板1上形成n阱區(qū)域2，在該n阱區(qū)域2上形成溝槽 3，在該溝槽底面3a下形成n漏極區(qū)域4，在n阱區(qū)域2的表面層上形 成p偏置區(qū)域5。
在溝槽3的內(nèi)壁上形成柵極絕緣膜6，在溝槽側(cè)壁3b上，通過柵 極絕緣膜，形成柵極電極7。在被溝槽3包圍的p偏置區(qū)域5的表面上， 選擇地形成第一 n源極區(qū)域9和第二 n源極區(qū)域10，與溝槽3連接。 該第一 n源極區(qū)域9和第二 n源極區(qū)域10是夾住溝槽3交互地形成的。 柵極電極7上和溝槽3的內(nèi)部，用層間絕緣膜8充填平坦。在全部表 面上形成層間絕緣膜8a后，在該層間絕緣膜上作出接觸孔，在第一n 源極區(qū)域9上和第二 n源極區(qū)域10上分別形成第一源極電極11和第
14二源極電極12。第一源極電極11之間和第二源極電極12之間，分別
利用第一源極布線13和第二源極布線14連接。另外，柵極電極7，通 過圖中沒有示出的柵極襯墊和柵極布線連接。
如上所述，由于在溝槽底部形成n漏極區(qū)域4，因此電場緩和，可 以確保30V左右的高耐壓。
又如上所述，由于在溝槽3的底部形成柵極電極7和n漏極區(qū)域4， 因此耐壓可沿著溝槽3維持。這樣，在第一n源極區(qū)域9和第二n源 極區(qū)域10的表面上的間隔狹窄，可以減少元件的尺寸，結(jié)果，可以降 低接通電壓。
又如上所述，由于使用p半導體基板1，可以使該基板1為接地電 位，容易在該基板l上形成圖中沒有示出的CMOS電路等。另外，在 上述溝槽底部形成的n擴張n漏極區(qū)域4是分離形成的，可以與各自 的n漏極區(qū)域4連接。
還可以作成如圖2所示的結(jié)構(gòu)。圖2 (a)為n阱區(qū)域2兼作用1 (c)的n漏極區(qū)域4的結(jié)構(gòu)。圖2(a) (b)為半導體基板為n型時的結(jié) 構(gòu)，圖2 (b)為半導體基板l兼作圖l (c)的n漏極區(qū)域4的結(jié)構(gòu)。 圖2 (c)為在圖2 (b)中，還形成n漏極區(qū)域4。
另外，在圖l (c)中，柵極電極7是在溝槽3內(nèi)左右分開形成的， 但也可以如圖2那樣，作成一個也可以。
圖3為圖1所示的雙方向LMOSFET的等價電路圖?，F(xiàn)在說明該 雙方向LDMOSFET50的動作。相對于第一源極端子Sl，將高電壓加 在第二源極端子S2上，再將比第二源極端子S2高的電壓加在柵極端 子G上，在被圖l的第一、第二n源極區(qū)域9、 10和n漏極區(qū)域4夾 住的p偏置區(qū)域5的側(cè)面上作出溝道，使電流從第二源極端子S2流向 第一源極端子S1。通過相對于第二源極端子S2，將高電壓加在第一源 極端子S1上，將比第一源極端子S1高的電壓加在柵極端子G上，則 在被第一、第二 n源極區(qū)域9、 10和n漏極區(qū)域4夾住的p偏置區(qū)域5 的側(cè)面上，作出溝道，電流從第一源極端子S1流向第二源極端子S2。 這樣，成為電流可雙方向流過的雙方向LMOSFET。
另一方面，使柵極端子G為第一、第二源極端子S1、 S2內(nèi)的低電 位側(cè)的端子的電位，成為接地電位，可以消滅在p偏置區(qū)域5上形成的溝道，使雙方向LMOSFET成為阻止狀態(tài)。 (實施例2)
圖4為本發(fā)明的實施例2的半導體裝置的結(jié)構(gòu)圖。圖中的(a)為 相當于圖l (b)的主要部分的平面圖，圖4 (b)為在圖4 (a)的X— X線處剖開的主要部分的截面圖。與圖1不同，在p偏置區(qū)域5的表 面層上，形成被第一和第二n源極區(qū)域9、 10包圍的p接觸區(qū)域15、 16;在第一n源極區(qū)域9上和第二n源極區(qū)域10上，分別形成p接點 15、 16。動作與圖3的說明相同。
如上所述，由于形成p接觸區(qū)域15、 16，因此p偏置區(qū)域5的電 位穩(wěn)定，雙方向LMOSFET的安全動作區(qū)域?qū)拸V。其他與實施例1相 同。
另外，由于形成接觸區(qū)域15、 16，因此，該雙方向LMOSFET為 內(nèi)部裝有寄生二極管，作為雙方向IGBT的動作模式。因此，在柵極電 壓(柵極電極7的電壓)比高電位側(cè)的源極電極的電壓低的情況下， 主電流可以在第一源電極11和第二源極12之間流動。 (實施例3)
圖5為本發(fā)明的實施例3的半導體裝置的結(jié)構(gòu)圖。圖中(a)為主 要部分的平面圖，(b)為圖5 (a)的B部放大圖，(c)為在圖5 (b) 的X—X線處剖開的主要部分的截面圖。這里，舉出雙方向LMOSFET 為例子進行說明。
在p半導體基板1上形成n阱區(qū)域2，在該n阱區(qū)域2上形成溝槽 33，在該溝槽底面33a下形成n源極區(qū)域34，在n阱區(qū)域2的表面層 上形成p偏置區(qū)域35。
在溝槽33內(nèi)壁上，形成柵極絕緣膜36，在溝槽側(cè)壁33b上，經(jīng)絕 緣膜36形成柵極電極37。在被溝槽33包圍的p偏置區(qū)域35的表面上， 形成第一n漏極區(qū)域39和第二n漏極區(qū)域40，與溝槽33連接。該第 一 n漏極區(qū)域39和第二 n漏極區(qū)域40，是夾住溝槽33交互形成的。 柵極電極37上和溝槽33內(nèi)部用層間絕緣膜38充填平坦。在該層間絕 緣膜38上作出接觸孔，在第一 n漏極區(qū)域39上和第二 n漏極區(qū)域40 上，分別形成第一漏極電極41和第二漏極電極42。另外，使n源極區(qū) 域34的表面露出，充填拾取電極45。在n源極區(qū)域被分割成多個形成的情況下，該拾取電極45具有等電位的效果，另外，加上控制電壓， 可以成為規(guī)定的電位。例如，在裝置斷開時，加上接地電位，可使它
在D1、 D2之間沒有電流流過。另外，第一漏極電極41之間和第二漏 極電極42之間可用第一漏極布線43和第二漏極布線44分別連接。柵 極電極37通過圖中沒有示出的柵極襯墊和柵極布線連接。
由于在溝槽底部形成n源極區(qū)域34，在其上面覆蓋層間絕緣膜38。 因此，電場緩和，可以確保30V左右的高耐壓。
又如上所述，由于在溝槽內(nèi)形成柵極電極37和p偏置區(qū)域35，耐 壓可沿著溝槽側(cè)壁33b維持，因此，可以使在第一n漏極區(qū)域39和第 二n漏極區(qū)域40的表面上的間隔變窄，可以減小元件的尺寸。結(jié)果， 可降低接通電壓。
另外，如上所述，由于使用p半導體基板l，可使該基板l為接地 電位，因此容易在該基板1上形成圖中沒有示出的CM0S電路等。另 外，在上述溝槽底部形成的n源極區(qū)域34是分離形成的，也可以與各 自的n源極區(qū)域34連接形成。
圖6為圖5的雙方向LMOSFET的等價電路圖。現(xiàn)說明該雙方向 LMOSFET60的動作。通過相對于第一漏極端子Dl，將高電壓加在第 二漏極端子D2上，將比第一漏極端子Dl高的電壓加在柵極端子G上， 則可在被圖5所示的第一和第二 n漏極區(qū)域39、 40與n源極區(qū)域34 夾住的p偏置區(qū)域35的側(cè)面上形成溝道，電流可從第二漏極端子D2 流至第一漏極端子Dl。當相對于第二漏極端子D2，將高電壓加在第 一漏極端子D1上，將比第二漏極端子D2高的電壓加在柵極電極G上 時，在被第一和第二 n漏極區(qū)域39、 40和n源極區(qū)域34夾住的p偏 置區(qū)域35的側(cè)面上形成溝道，電流從第一漏極端子Dl流至第二漏極 端子D2。這樣，成為雙方向的LMOSFET。
另一方面，通過使柵極端子G成為與第二漏極端子D1、 D2內(nèi)的 低電位相同的電位，可以消滅在p偏置區(qū)域35上形成的溝道，使雙方 向LMOSFET成為阻止狀態(tài)。 (實施例4)
圖7為本發(fā)明的實施例4的半導體裝置的結(jié)構(gòu)圖。圖中(a)為與 圖5 (b)相當?shù)闹饕糠值钠矫鎴D，圖7 (b)為在圖7 (a)的Xl—XI線處剖開的主要部分的截面圖，圖7 (c)為在圖7 (a)的X2—X2 線處剖開的主要部分的截面圖。這里，舉出雙方向LMOSFET為例子 進行說明。
與圖5不同點是在溝槽底面33a下面的n源極區(qū)域34附近，形 成p基極拾取區(qū)域46;形成拾取電極45與該n源極區(qū)域34和p基極 拾取區(qū)域46連接。動作與在圖5說明的內(nèi)容相同。
這樣，形成p基極拾取區(qū)域46，利用拾取電極45將該p基極拾取 區(qū)域46和n源極區(qū)域34短路，可使p偏置區(qū)域35的電位穩(wěn)定，雙方 向LMOSFET的安全動作區(qū)域?qū)拸V。其他與實施例3相同。 (實施例5)
圖8為本發(fā)明的實施例5的半導體裝置的主要部分的配置圖。這 里以裝在電池裝置上的功耗集成電路為例子。
該功耗集成電路在同一塊半導體基板91上形成雙方向 LMOSFET50和驅(qū)動與保護電路部51及殘量電路52。驅(qū)動和保護電路 部51與殘量電路部52，利用電阻93檢測電池元件92的電壓、和由圖 中沒有示出的充電器流入電池元件92的充電電流、和從電池元件92 流出至負荷(攜帶機器等)的放電電流，正常地控制雙方向 LMOSFET50。在過分充電或過分放電的異常情況下，將斷開雙方向 LMOSFET50的信號傳送至雙方向LMOSFET50。另夕卜，充電泵電路53 進入驅(qū)動和保護電路部51中，可以將比雙方向LMOSFET50的第一和 第二源極端子S1、 S2的電壓高的電壓給予柵極端子G。另外，控制端 子為從外部指定電池元件92的電荷殘量的端子。 (實施例6)
圖9為本發(fā)明的實施例6的半導體裝置的制造方法。(a) — (c) 為按工序次序表示的主要部分制造工序的截面圖。它是圖1所示的雙 方向LMOSFET的制造方法。
在p半導體基板l上形成n阱區(qū)域2，接著，形成表面濃度為1X 1017cm—3，擴散深度為1微米的p偏置區(qū)域5，以氧化膜作為掩膜，在 n阱區(qū)域2上形成寬度為1.5微米的溝槽3，從溝槽3的窗口，在溝槽 3的底面3a上，用離子注入和熱處理(驅(qū)動)形成表面濃度為IX 1018cm-3，擴散深度為l微米的n漏極區(qū)域4 (圖9 (a))。這里，在
18形成阱區(qū)域2和p偏置區(qū)域5后形成溝槽3，但也可以在形成溝槽3 后，形成該二個區(qū)域。
接著，在溝槽側(cè)壁3b的溝道形成位置，以45°的傾斜角，進行圖 中沒有示出的閾值調(diào)整用的離子注入，形成表面濃度為7X1016cm—3， 擴散深度為0.3微米的擴散層。接著，清潔溝道形成位置，在溝槽內(nèi)壁 上形成柵極絕緣膜6 (例如，柵極氧化膜)，在該柵極絕緣膜6上，以 0.3微米的厚度堆積作為柵極電極7的摻雜多晶硅，利用各向異性蝕刻， 形成柵極電極7 (圖9 (b))。
接著，在p偏置區(qū)域5的表面層上形成第一和第二n源極區(qū)域9、 10，堆積氧化膜作為層間絕緣膜8。在該工序中，溝槽內(nèi)部充填層間絕 緣膜8，利用回向蝕刻(etchback)，使層間絕緣膜8的表面平坦。接 著，在第一和第二源極區(qū)域9、 10上，進行用于減小接觸電阻的離子 注入，在該第一和第二源極區(qū)域9、 10上，利用鋁等形成第一和第二 源極電極U、 12。接著形成圖中沒有示出的第一源極布線和第二源極 布線(同圖(c))。 (實施例7)
圖10為本發(fā)明的實施例7的半導體裝置的制造方法。圖10 (a) -(c)為按工序次序表示的主要部分的制造工序的截面圖。它是圖3所示 的雙方向LMOSFET的制造方法。
與圖9不同點是，在圖10 (c)中，形成p接觸區(qū)域15、 16，第 一和第二源極電極ll、 12和其p接頭區(qū)域15、 16連接。 (實施例8)
圖11為本發(fā)明的實施例8的半導體裝置的制造方法。圖11 (a) -(c)為按工序順序表示的主要部分的制造工序的截面圖。它是圖5所示 的雙方向LMOSFET的制造方法。
在p半導體基板1上形成n阱區(qū)域2，以圖中沒有示出的氧化膜作 為掩膜，在n阱區(qū)域2上形成寬度為3微米的溝槽33。從溝槽33的窗 口，利用離子注入和熱處理(驅(qū)動)，在溝槽的底面33a上形成表面 濃度為lX1018cm—3，擴散深度為l微米的n源極區(qū)域34。接著，除去 掩膜氧化膜，在由溝槽33分割的分離半導體區(qū)域61上形成表面濃度 為1 X 1017cm、擴散深度為1微米的p偏置區(qū)域35，與n漏極區(qū)域34連接(圖11 (a))。
接著，在溝槽側(cè)壁33b的溝道形成位置，以45°的傾斜角度，進 行圖中沒有示出的閾值調(diào)整用的離子注入，形成表面濃度為7X 1016cm—3，擴散深度為0.3微米的擴散層。接著，清潔溝道形成位置， 在溝槽內(nèi)壁上形成柵極絕緣膜36，在該柵極絕緣膜36上，以0.3微米 的厚度堆積作為柵極電極37的摻雜多晶硅，利用各向異性蝕刻，形成 柵極電極37 (圖11 (b))。
接著，在P偏置區(qū)域35的表面層上形成第一和第二 n源極區(qū)域39、 40，堆積氧化膜作為層間絕緣膜8。在這個工序中，寬度寬的溝槽內(nèi)部 不用層間絕緣膜38填充，而是利用回向蝕刻，蝕刻除去溝槽底部的層 間絕緣膜38，使n源極區(qū)域34的表面露出。接著，在溝槽的底面33 中，形成圖中沒有示出的阻擋金屬，埋入鎢等制成的拾取電極45，并 弄平。接著，在第一和第二漏極區(qū)域39、 40上進行用于減小接觸電阻 的離子注入，在該第一和第二n漏極區(qū)域39、 40上，用鋁等形成第一 和第二漏極電極41， 42。這時，同時在拾取電極45上形成鋁膜。接著， 形成圖中沒有示出的第一漏極布線和第二漏極布線。(圖ll (c))。 (實施例9)
圖12為本發(fā)明的實施例9的半導體裝置的制造方法。圖12 (a)
(b) 為與圖11 (a)相當?shù)闹饕糠值闹圃旃ば蚪孛鎴D，圖12 (c) (d) 為相當于圖ll (c)的主要部分制造工序的截面圖。另外，圖12 (a)
(c) 為相當于圖7 (a)的XI—XI截面的主要部分的制造工序的截面圖， 圖12 (b) (d)為相當于圖7 (a)的X2—X2截面的主要部分制造工序 的截面圖。它是圖7所示的雙方向LMOSFET的制造方法。
與圖11不同點在于，在圖12 (a)中，在溝槽底部形成p基極拾 取區(qū)域46，在圖12 (c)中，拾取電極45和p基極拾取區(qū)域46連接。 (實施例10)
圖13為本發(fā)明的實施例10的半導體裝置的制造方法。圖13 (a) -(c)為按工序順序表示的主要部分制造工序的截面圖。它是在同一塊半 導體基板上形成圖1的雙方向LMOSFET和CMOS的制造方法。CMOS 是形成圖7所示的驅(qū)動和保護電路部和殘量電路的基本元件。
在p半導體基板71上形成n阱區(qū)域72，利在圖中沒有示出的氧化膜作為掩膜，在n阱區(qū)域72上形成寬度為1.5微米的溝槽73，也形成 p阱區(qū)域76。從溝槽73的窗口，利用離子注入和熱處理(驅(qū)動)，在 溝槽底面73a上，形成表面濃度為lX1017cm—3，擴散深度為1微米的n 漏極區(qū)域74。接著，除去掩膜氧化膜，形成表面濃度為lX1017Cm_3， 擴散深度為l微米的p偏置區(qū)域75 (圖13 (a))。
接著，利用LOCOS工序進行表面元件分離，在CMOS部分的溝 道形成位置和溝槽側(cè)壁73b的溝道形成位置，以45°傾斜角度進行圖 中沒有示出的閾值調(diào)整用的離子注入，形成表面深度為7X1016cm—3， 擴散深度為0.3微米的擴散層。接著，清潔溝道形成位置，在溝槽內(nèi)壁 上形成柵極絕緣膜79，在該柵極絕緣膜79上，以0.3微米的厚度堆積 成為柵極電極80的摻雜多晶硅，利用各向異性蝕刻，形成CMOS部和 溝槽內(nèi)部的柵極電極80 (圖13 (b))。
接著，在p偏置區(qū)域75的表面層上形成第一和第二 n源極區(qū)域81 、 82，在CMOS部上形成源極/漏極區(qū)域83、 84，堆積氧化膜作為層間絕 緣膜87。在這個工序中，溝槽內(nèi)部充填層間絕緣膜87，利用回向蝕刻， 使層間絕緣膜87的表面變平。接著，在層間絕緣膜87上形成接觸孔， 在開口部進行減小接觸電阻的插入式的離子注入，在第一和第二 n源 極區(qū)域81、 82上，利用鋁等形成第一和第二源極電極85， 86。在CMOS 部的源極/漏極區(qū)域83、 84上形成源極/漏極電極88、 89。
針對作為與上述的本發(fā)明的半導體裝置不同的半導體裝置而含有 柵極布線結(jié)構(gòu)的實施例加以說明。柵極布線和源極電極同時用金屬膜 制成。將用接觸孔連接，配置在源極區(qū)域上面的作為源極電極，將在 其以外的部位作為柵極布線。 (實施例11)
圖14一圖17為本發(fā)明的實施例11的半導體裝置中，是包含柵極 布線結(jié)構(gòu)的主要部分的結(jié)構(gòu)圖。圖14為平面圖，圖15為在圖14的X 一X線處剖開的截面圖，圖16為在圖14的Y—Y線處剖開的截面圖， 圖17為在圖14的Z—Z線處剖開的截面圖。圖14為從表面看的平面 圖，被影子隱藏的部分用虛線表示。層間絕緣膜208a圖中沒有示出。
現(xiàn)只說明與圖1的不同點。在圖1中一個第一n源極區(qū)域9和一 個第二n源極區(qū)域10交互地配置，而在本實施例中，形成多個相鄰的第一n源極區(qū)域209，并形成多個相鄰的第二n源極區(qū)域210。另外， p偏置區(qū)域205不與n漏極區(qū)域204連接。在各個源極區(qū)域中，與圖4 同樣，形成p接觸區(qū)域215、 216。示出圖1中沒有示出的柵極布線結(jié) 構(gòu)。
在上述的p偏置區(qū)域205不與n漏極區(qū)域204連接的情況下，與 連接情況比較，耐壓可提高，可以減小接通電阻。然而，由于p偏置 的寬度(n阱區(qū)域202和源極區(qū)域209之間的寬度)狹窄，制造時要求 咼精度°
如圖14一圖17所示，通過在層間絕緣膜208a形成的接觸孔217 而與第一 n源極區(qū)域209連接的第一源極電極211;和與第一源極電極 211連接的第一源極布線213，同時用金屬膜制成。另外，通過在層間 絕緣膜208a上形成的接觸孔217而與第二 n源極區(qū)域210連接的第二 源極電極212，和與第二源極電極212連接的第二源極布線214同時用 金屬膜制成。相鄰的第一 n源極區(qū)域209彼此和第二源極區(qū)域210彼 此之間，被通過柵極絕緣膜206形成的柵極電極207埋入。另外，第 一 n源極區(qū)域209組，和第二 n源極區(qū)域210組互相夾住層間絕緣膜 208對峙。當增大溝槽外周203a，交互地配置多個第一 n源極區(qū)域209 組和第二n源極區(qū)域210組，則可以增加電流容量。
形成柵極電極207的多晶硅形成細長的溝槽203b，該溝槽象海角 一樣從作出n源極區(qū)域209、 210的溝槽外周203a突出。通過在該溝 槽203b的內(nèi)壁上形成的柵極絕緣膜206，形成多晶硅布線218。該多 晶硅布線218也在p半導體基板201上形成的絕緣膜206上形成。該 多晶硅布線218和金屬膜的柵極布線219，通過在層間絕緣膜208a上 作出的接觸孔217連接。
這樣，在上述本發(fā)明的半導體裝置中，由于利用在溝槽外周203a 的全體側(cè)壁上形成的多晶硅(柵極電極207)連接，因此，柵極電極 207成為一個。
這樣，柵極電極在1個半導體裝置使用的適用裝置例子在上述圖8 中所示。
圖18為摘自圖8的雙方向LMOFET和驅(qū)動與保護電路部的圖。 圖中(a) --(c)為表示電池元件過分充電時的隨時間經(jīng)過的圖。在同圖(a)中，在作為將圖中沒有示出的負荷的攜帶機器與圖8 的電池元件92連接的狀態(tài)下充電時，將接通信號給予柵極端子G，使 左右的n溝道MOSFET處在接通狀態(tài)，充電電流II從右向左方向，通 過雙方向LMOSFET,在電池元件92中流動。這時，將放電電流I2從 電池元件92供給負荷。即電池元件92可進行充電可進行放電。
在圖18 (b)中，當電池元件92過分充電時，將斷開信號給予柵 極端子G，使左右的n溝道MOSFET處在斷開狀態(tài)。當左右的n溝道 MOSFET在斷開狀態(tài)時，負荷與電池元件92在電路中分離，充電電流 11不流向電池元件92，過分充電停止。與此同時，放電電流I2也不從 電池元件92供給負荷。在過分充電期間，在拔掉圖8的電池充電器的 插頭的情況下，電流完全不供給負荷，負荷不能動作。
為了避免這點，如圖18 (c)所示，再次將接通信號給予柵極端子 G，使雙方向LMOSFET處在接通狀態(tài)，使放電電流12從電池元件92 供給負荷。另外，檢出電池元件92的電壓為正常電壓，由于從驅(qū)動和 保護電路部51輸出接通信號，產(chǎn)生時間滯后，這時，電流不從電池元 件92供給負荷，成為瞬時斷開狀態(tài)。
作為解決這個問題的方法，可采用在左右的n溝道MOSFET中分 別設(shè)置柵極電極的雙方向LMOSFET的方法。
圖19為具有二個柵極電極的雙方向LMOSFET的等價電路圖。它 為與上述圖6相當?shù)膱D。
與圖6的不同點是，由于有二個柵極電極，圖6的柵極端子G成 為第一柵極端子Gl和第二柵極端子G2 二個端子。各自的n溝道 MOSFET331、 332可分別地動作，另外，動作時可以利用n溝道 MOSFET的寄生二極管333、 334。
下面，說明利用具有該二個柵極電極的雙方向LMOSFET300的動 作模式。
圖20為與圖18相當?shù)膱D，圖中(a) --(c)表示電池元件過分充電 時的隨時間經(jīng)過的圖。
在圖20(a)中，從驅(qū)動和保護電路部51將接通信號給予第一和第二 柵極端子G1、 G2，左右的n溝道MOSFET331、 332成為接通狀態(tài)， 充電電流Il流向電池元件92。這時，放電電流I2從電池元件92供給負荷。即電池元件92可進行充電而放電。
在圖20 (b)中，當電池元件92過分充電時，將斷開信號給予第 一柵極端子G1，停止充電電流Il。這時，接通信號可仍舊給予第二柵 極端子G2。這樣，即使停止充電電流Il，由于放電電流I2通過寄生 二極管333和n溝道MOSFET332流向負荷，可以不產(chǎn)生上述的瞬時 斷開。
在圖20 (c)中，在電池元件92回到正常電壓的時刻，再次將接 通信號給予第一柵極端子Gl，使左邊的n溝道MOSFET331處在接通 狀態(tài)。在這種狀態(tài)下，通過左右的n溝道MOSFET331、 332，放電電 流I2供給負荷，回到正常動作。
這樣，采用具有二個柵極電極的雙方向LMSOFET300，電流可以 不中斷地供給負荷。
下面，說明具有二個柵極電極的半導體裝置的結(jié)構(gòu)。 (實施例12)
圖21—圖25為本發(fā)明的實施例12的半導體裝置。它是連柵極布 線都包含的主要部分的結(jié)構(gòu)圖。圖21為平面圖，圖22為在圖21的A —A線處剖幵的截面圖，圖23為在圖21的B—B線處剖開的截面圖， 圖24為在圖21的C一C線處剖開的截面圖，圖25為在圖21的D—-D 線處剖開的截面圖。圖21為從表面看的平面圖，被陰影隱藏的部分用 虛線表示，層間絕緣膜308a沒有示出。在溝槽內(nèi)有多個作為柱狀的溝 槽殘余部分的島341、 342。在該圖中，作為MOSFET動作的島341 (器 件單元)有6個(形成圖中的309和310的島)，形成柵極布線的島 342有2個。在島341上形成p偏置區(qū)域305和n源極區(qū)域309、 310 和源極電極311、 312。與圖14—圖17的不同點是，柵極電極被層間 絕緣膜308分別包圍的第一柵極電極307a和第二柵極電極307b獨立， 這些柵極電極307a、 307b與溝槽外周303a側(cè)壁的多晶硅307分離， 各自的柵極電極307a、 307b分別通過多晶硅布線318，與金屬的第一 柵極布線319和第二柵極布線320連接。
這樣，由于在溝槽外周303a上形成的多晶硅307，和第一柵極電 極307a與第二柵極電極307b被層間絕緣膜308分離，因此，形成第 一 n源極區(qū)域309的島341 ，和形成第二 n源極區(qū)域310的島341的間隔Wl成為不能被形成柵極電極用的多晶硅埋入的寬度。另一方面，
形成第一和第二n源極區(qū)域309、 310的島341彼此的間隔Wgl，成為 被形成柵極電極的多晶硅完全埋入的寬度。形成使柵極電極307a、 307b 與金屬的柵極布線319、 320連接的多晶硅布線318的島342，和形成 n源極區(qū)域309、 310的島341的間隔Wg2，被多晶硅埋入，因此成為 與Wgl相同的間隔。
現(xiàn)用具體的例子說明。在形成柵極電極的多晶硅厚度為0.3微米的 情況下，Wl為l微米左右，Wgl、 Wg2為0.5微米左右。另外，為了 使表面平坦，優(yōu)選Wl在形成源極區(qū)域的島341的寬度以下。
這樣，通過形成獨立的第一柵極電極307a和第二柵極電極307b， 可得到圖20說明的效果。 (實施例13)
圖26—圖29為表示本發(fā)明的實施例13的半導體裝置的制造方法 的圖。它是表示按工序順序的主要部分的工序截面圖。在各個圖中， (a)與圖22相當?shù)牟课坏慕孛鎴D，(b)為與圖23相當?shù)牟课坏慕?面圖，(c)為與圖24相當?shù)牟课坏慕孛鎴D。
在圖26中，在p半導體基板301的表面層上形成例如表面濃度為 5X1016cm'2，深度為4微米的n阱區(qū)域302，以篩網(wǎng)狀形成從表面達到 n阱區(qū)域302的深度為2微米的溝槽303，形成柱狀的溝槽的殘余部分 即所謂的島341、 342。該島341、 342成為在后來工序中形成第一和第 二p偏置區(qū)域、第一和第二n源極區(qū)域的島341;和形成與第一和第二 柵極電極、第一和第二柵極布線連接多晶硅布線318的島342。
島341彼此的間隔Wgl和島341與島342的間隔Wg2相等，均 為0.5微米左右。即使多晶硅回向蝕刻(作出多晶硅的圖形)，多晶硅 也不分離，間隔成為被多晶硅埋入的狀態(tài)。另外，這些島341、 342和 溝槽外周303a的側(cè)壁的間隔Wl和形成第一源極區(qū)域309與第二源極 區(qū)域310的島341彼此之間的間隔Wl在1微米以上，這樣，通過多 晶硅的回向蝕刻，可以完全分離多晶硅。
在圖27中，形成柵極絕緣膜306。由于具有30V—50V的耐壓， 在溝槽底面的n阱區(qū)域302上，以1 X 1017cnf3以上的高濃度，形成n 漏極區(qū)域304。再與該n漏極區(qū)域304分離，形成p偏置區(qū)域305 (在
25連接的情況下)。然后，以0.3微米左右的厚度，在全部表面上形成成
為第一、第二柵極電極307a、 307b、多晶硅布線318的多晶硅。在用 多晶硅完全掩埋在島341彼此之間和在島341與島342之間后，作出圖形。
在圖28中，將第一和第二柵極電極307a、 307b掩蔽起來。以1 X10^cm^的高濃度形成第一和第二n源極區(qū)域309、 310，再形成貫通 該第一和第二源極區(qū)域309、 310而到達p偏置區(qū)域305的高濃度的p 接觸區(qū)域316，在表面上形成層間絕緣膜308a。
在圖29中，在層間絕緣膜308a上形成接觸孔317，再形成用該接 觸孔317與第一和第二n源極區(qū)域309、 310、 p接觸區(qū)域315、 316連 接的金屬的第一和第二源極電極311、 312;和與第一和第二源極電極 311、 312同時形成的第一和第二源極布線313、 314及與第一和第二柵 極電極307a、 307b同時形成的多晶硅布線318連接的金屬的第一和第 二柵極布線319、 320。
當柵極電極等的多晶硅厚度為0.3微米時，Wl可為1微米以上， 為使表面平坦，Wl可在島的寬度以下。另外，也可使WgbWg2，在 0.5微米以下。
權(quán)利要求
1.一種雙方向元件，其特征在于，具有由在第一導電型半導體區(qū)域內(nèi)形成的溝槽，將所述半導體區(qū)域的表面層分割形成的第一和第二分割半導體區(qū)域；在所述溝槽的底面或底面和側(cè)壁上形成的第一導電型的第一區(qū)域；分別在所述第一和第二分割半導體區(qū)域中形成的、與所述溝槽側(cè)壁和所述第一區(qū)域連接的第二導電型的第二和第三區(qū)域；在所述第一分割半導體區(qū)域中，與所述溝槽側(cè)壁連接、與所述第二區(qū)域連接形成的第一導電型第四區(qū)域；在所述第二分割半導體區(qū)域中，與所述溝槽側(cè)壁連接、與所述第三區(qū)域連接形成的第一導電型的第五區(qū)域；在所述第一分割半導體區(qū)域的所述溝槽側(cè)壁上，從所述第一區(qū)域至所述第四區(qū)域，經(jīng)第一絕緣膜形成的第一控制電極；在所述第一分割半導體區(qū)域的所述溝槽側(cè)壁上，從所述第一區(qū)域至所述第五區(qū)域，經(jīng)第二絕緣膜形成的第二控制電極；在所述第四區(qū)域上形成的第一主電極；和在所述第五區(qū)域上形成的第二主電極，在所述第一區(qū)域和所述第二區(qū)域之間與所述第一區(qū)域和所述第三區(qū)域之間，具有比所述第一區(qū)域的雜質(zhì)濃度低的第六區(qū)域，在每一個所述控制電極的內(nèi)側(cè)，具有經(jīng)層間絕緣膜到達所述第一區(qū)域的導電體，具有在所述溝槽底面形成的、與所述第二和第三區(qū)域連接的第二導電型的第七區(qū)域，所述導電體通過層間絕緣膜到達所述第七區(qū)域。
2. —種雙方向元件的制造方法，其特征為，包含下列工序 在第一導電型的半導體區(qū)域的表面層上，形成第二導電型的擴散區(qū)域的工序；從所述擴散區(qū)域表面形成溝槽，形成由該溝槽包圍的第一和第二分割半導體區(qū)域的工序；從所述溝槽底面利用擴散，形成與所述半導體區(qū)域連接的第一導電型的第一區(qū)域工序；在所述第一分割半導體區(qū)域內(nèi)，從由所述半導體區(qū)域、所述第一 區(qū)域和所述溝槽包圍的第二區(qū)域的表面層，與所述溝槽的側(cè)壁連接地 形成第一導電型的第四區(qū)域的工序；在所述第二分割半導體區(qū)域內(nèi)，從由所述半導體區(qū)域、所述第一 區(qū)域和所述溝槽包圍的第三區(qū)域的表面層，與所述溝槽的側(cè)壁連接地 形成第一導電型的第五區(qū)域的工序；在所述第一分割半導體區(qū)域的所述溝槽側(cè)壁上，從所述第一區(qū)域 至所述第四區(qū)域，經(jīng)絕緣膜形成第一控制電極的工序；在所述第二分割半導體區(qū)域的所述溝槽側(cè)壁上，從所述第一區(qū)域 至所述第五區(qū)域，經(jīng)絕緣膜形成第二控制電極的工序；在所述第四區(qū)域上形成第一主電極的工序；和在所述第五區(qū)域上形成第二主電極的工序，還包括包含在所述第一控制電極和所述第二控制電極之間形成層間絕緣 膜的工序，在所述層間絕緣膜上形成達到所述第一區(qū)域的開口部的工序；和 在該開口部中充填導電體的工序。
3. —種雙方向元件的制造方法，其特征為，包含下列工序 從第一導電型的半導體區(qū)域表面形成溝槽，形成由該溝槽包圍的 第一和第二分割半導體區(qū)域的工序；在所述半導體區(qū)域的表面層上形成第二導電型的擴散區(qū)域的工序；從所述溝槽底面利用擴散，形成與所述半導體區(qū)域連接的第一導 電型的第一區(qū)域工序；在所述第一分割的半導體區(qū)域內(nèi)，從由所述半導體區(qū)域、所述第 一區(qū)域和所述溝槽包圍的第二區(qū)域的表面層，形成與所述溝槽的側(cè)壁 連接的第一導電型的第四區(qū)域的工序；在所述第二分割半導體區(qū)域內(nèi)，從由所述半導體區(qū)域、所述第一 區(qū)域和所述溝槽包圍的第三區(qū)域的表面層，形成與所述溝槽的側(cè)壁連接的第一導電型的第五區(qū)域的工序；在所述第一分割半導體區(qū)域的所述溝槽側(cè)壁上，從所述第一區(qū)域至所述第四區(qū)域，經(jīng)絕緣膜形成第一控制電極的工序；在所述第二分割半導體區(qū)域的所述溝槽側(cè)壁上，從所述第一區(qū)域 至所述第五區(qū)域，經(jīng)絕緣膜形成第二控制電極的工序；在所述第四區(qū)域上形成第一主電極的工序；和在所述第五區(qū)域上，形成第二主電極的工序，還包括包含在所述第一控制電極和所述第二控制電極之間形成層間絕緣 膜的工序，在所述層間絕緣膜上形成達到所述第一區(qū)域的開口部的工序；和 在該開口部中充填導電體的工序。
4.如權(quán)利要求2或3所述的雙方向元件的制造方法，其特征為， 包含在所述溝槽的底面上，形成與所述第一區(qū)域鄰接、與所述第二 和第三區(qū)域連接的第二導電型的第六區(qū)域的工序。
全文摘要
本發(fā)明提供雙方向元件及其制造方法，該元件具有基于溝槽的第一、二分割區(qū)；溝槽底面形成的第一導電型第一區(qū)；第一、二分割區(qū)中形成的、與溝槽側(cè)壁和第一區(qū)連接的第二導電型第二、三區(qū)；在第一、二分割區(qū)與溝槽側(cè)壁連接且分別與第二、三區(qū)連接形成的第一導電型第四、五區(qū)；在第一分割區(qū)的溝槽側(cè)壁上從第一區(qū)至第四區(qū)形成的第一控制電極和從第一區(qū)至第五區(qū)形成的第二控制電極；在第四、五區(qū)上分別形成的第一、二主電極；在第一、二區(qū)之間與第一、三區(qū)之間具有雜質(zhì)濃度比第一區(qū)低的第六區(qū)，在每一控制電極的內(nèi)側(cè)具有經(jīng)層間絕緣膜到達第一區(qū)的導電體，具有在溝槽底面形成的、與第二、三區(qū)連接的第二導電型第七區(qū)，導電體通過層間絕緣膜到達第七區(qū)。
文檔編號H01L29/786GK101567373SQ20091013630
公開日2009年10月28日 申請日期2004年8月12日 優(yōu)先權(quán)日2004年2月16日
發(fā)明者北村睦美, 藤島直人 申請人:富士電機電子技術(shù)株式會社