專利名稱：基于自隔離技術(shù)的介質(zhì)場增強(qiáng)soi耐壓結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體功率器件和功率集成技術(shù)領(lǐng)域，確切地說涉及一種
用于功率器件或高壓集成電路中，基于介質(zhì)場增強(qiáng)原理的SOI
(Semiconductor On Insulator)功率器件和采用自隔離技術(shù)的耐壓結(jié)構(gòu)。
背景技術(shù)：
SOI (Semiconductor On Insulator)技術(shù)因其具有更高的工作速度和集 成度、更好的絕緣性能、更強(qiáng)的抗輻射能力以及無可控硅自鎖效應(yīng)得以被 廣泛關(guān)注和應(yīng)用。SOI功率集成電路的關(guān)鍵技術(shù)是實現(xiàn)功率器件耐高壓， 和低壓控制電路與高壓器件之間的隔離。SOI功率器件是SOI功率集成電 路的核心器件。SOI功率器件的擊穿電壓取決于橫向擊穿電壓和縱向擊穿 電壓的較低者。 一直以來，SOI功率器件的橫向耐壓設(shè)計沿用成熟的Si基 功率器件橫向耐壓設(shè)計的原理和技術(shù)，，如RESURF原理和結(jié)終端技術(shù)。由 于SOI功率器件的襯底不能參與耐壓，所以SOI功率器件的縱向耐壓較低， 因此，SOI功率器件的縱向耐壓設(shè)計至關(guān)重要。當(dāng)頂層硅較厚時(如大于 20um)，由于槽的深寬比很高(深寬比大于10)，導(dǎo)致刻蝕形成槽和回填 難度大大增加，且回填后容易出現(xiàn)空洞，導(dǎo)致隔離效果變差，因而高壓器 件和低壓控制電路之間采用全介質(zhì)隔離技術(shù)的工藝成本和難度增加。所以 可選擇采用反偏PN結(jié)隔離(或自隔離)技術(shù)。但采用自隔離技術(shù)時，高 壓器件耐壓就會大幅度下降。因此，當(dāng)采用自隔離技術(shù)時，如何提高器件 的縱向耐壓，成為SOI橫向功率器件研究中的一個難點。
典型的介質(zhì)隔離條件下的常規(guī)SOILDMOS的結(jié)構(gòu)如圖9所示，圖中， l為半導(dǎo)體襯底層，2為介質(zhì)埋層(Insulator層，即I層)，3為半導(dǎo)體有源 層(Semiconductor層，艮卩S層)，4為柵氧化層，5為柵電極，6為p (或 n)阱，7為n+ (或p+)源區(qū)，8為n+ (或p+)漏區(qū)，9為漏電極，10為 源電極，ll為介質(zhì)隔離層。低壓控制電路在介質(zhì)隔離包圍的高壓器件區(qū)之 外。
典型的自隔離條件下的常規(guī)SOILDMOS的結(jié)構(gòu)如圖10所示。圖中， 1為半導(dǎo)體襯底層，2為介質(zhì)埋層(I層)，3為半導(dǎo)體有源層(S層)，4 為柵氧化層，5為柵電極，6為p (或n)阱，7為n+ (或p+)源區(qū)，8為 n+ (或p+)漏區(qū)，9為漏電極，IO為源電極，12為n- (p-)漂移區(qū)層。低 壓控制電路做在半導(dǎo)體有源層3上，高壓器件的漂移區(qū)層12與半導(dǎo)體有源 層3因反偏PN而實現(xiàn)自隔離。
上述兩種常規(guī)結(jié)構(gòu)漏下縱向電場分布對比如圖11所示(以N溝器件 為例)。器件處于阻斷狀態(tài)時，常規(guī)SOI結(jié)構(gòu)的縱向擊穿電壓主要由S層和I層承擔(dān)，在介質(zhì)埋層2的上界面，縱向擊穿時的絕緣層電場為
/s/ W五,，其中&是S層的電場，^和e/分別是S層和I層的介電 常數(shù)。在圖中明顯可以看出，在采用自隔離技術(shù)時需要在P型材料上做N 型漂移區(qū)層(采用介質(zhì)隔離時可直接采用N型材料)，在P型材料內(nèi)電場 劇烈下降，因而I層電場大大降低，而且隨著P型材料濃度的上升，縱向 電場下降的幅度會變得更大，從而導(dǎo)致縱向耐壓的大幅度下降。
I層電場受S層擊穿電場的限制，縱向耐壓隨S層厚度和I層厚度的 增加而提高，但S層和I層都不能太厚。這是因為S層太厚，介質(zhì)隔離的 工藝難度增加，對P型材料上的N溝功率器件來說，S層下界面電場還會 變得更低(如圖11所示)；I層太厚，不僅工藝實現(xiàn)厚I層難度大，而且不 利于器件散熱。這方面的內(nèi)容可見參考文獻(xiàn)F. Udrea, D. Garner, K. Sheng, A. Popescu, H. T. Lim and W. I. Milne, "SOI power devices", Electronics & Communication Engineering Journal, pp27-40 (2000); 或，Warmerdan Land Punt, W., "High-voltage SOI for single-chip power", Eur. Semicond., June 1999， ppl9-20(1999)。 (F. Udrea, D. Garner, K. Sheng, A. Popescu, H. T. Lim and W. I. Milne, SOI功率器件，電子和通信工程學(xué)報，pp27-40 (2000)) 另一方面，某些情況下界面電場遠(yuǎn)遠(yuǎn)沒有達(dá)到臨界擊穿電場。增強(qiáng)I層的 電場是提高SOI功率器件耐壓的有效途徑。為了提高SOI功率器件縱向耐 壓，研究者提出了一系列器件結(jié)構(gòu)。如文獻(xiàn)S. Merchant, E. Arnold, H. Baumgart, et al. Realization of high breakdown voltage (>700V) in thin SOI device. In: Proc ISPSD, 1991,31-35 (S. Merchant, E. Arnold, H. Baumgart, 等，高壓(>700V)薄膜SOI器件的實現(xiàn)，國際功率半導(dǎo)體器件研討會， 1991,31-35)采用超薄漂移區(qū)層(G=0.1pm)線性摻雜，利用薄Si層的臨 界擊穿電場顯著增加而提高埋氧層電場和器件耐壓，但源端極低的漂移區(qū) 層濃度使得源端形成"熱點"而提前擊穿。文獻(xiàn)郭宇峰，李肇基，張波等， 階梯分布埋氧層固定電荷SOI高壓器件新結(jié)構(gòu)和耐壓模型，半導(dǎo)體學(xué)報， 2004, Vol.25， No.l2， pp.1623-1628,采用在埋層上界面注入固定的界面電 荷Qs以使埋層電場5尸(e,五,+込)/e/，從而提高和器件縱向耐壓，且其濃 度從源到漏逐漸提高。該方法工藝較復(fù)雜，并且很難精確控制込的面密度， 而且摻入固定界面電荷對界面質(zhì)量也有嚴(yán)重影響。文獻(xiàn)羅小蓉等，可變 低k介質(zhì)埋層SOI高壓器件的耐壓特性，半導(dǎo)體學(xué)報，2006;27(5): 881-85， 采用低k介質(zhì)作為埋層而提高埋層電場和器件耐壓，但低k介質(zhì)SOI與常 規(guī)CMOS工藝兼容方面遇到挑戰(zhàn)。

發(fā)明內(nèi)容
本發(fā)明針對上述現(xiàn)有技術(shù)中，厚膜SOI功率集成電路介質(zhì)隔離工藝難
度大、成本高，自隔離條件下縱向耐壓低的矛盾，提出了一種基于自隔離
技術(shù)的介質(zhì)場增強(qiáng)SOI耐壓結(jié)構(gòu)，將本發(fā)明采用的結(jié)構(gòu)應(yīng)用于高壓功率器 件或功率集成電路中，其耐壓比常規(guī)的采用自隔離技術(shù)的SOI器件的耐壓大大提高，且該工藝和標(biāo)準(zhǔn)CMOS工藝完全兼容。 本發(fā)明是通過如下技術(shù)方案實現(xiàn)的
一種基于自隔離技術(shù)的介質(zhì)場增強(qiáng)SOI耐壓結(jié)構(gòu)，包括半導(dǎo)體襯底層， 介質(zhì)埋層和半導(dǎo)體有源層，在所述半導(dǎo)體有源層上部設(shè)置有漂移區(qū)層，其 特征在于在所述半導(dǎo)體有源層的下部設(shè)置有至少一個界面島型埋層，所 述界面島型埋層位于介質(zhì)埋層上方，所述漂移區(qū)層和界面島型埋層的導(dǎo)電 類型相同，半導(dǎo)體有源層的導(dǎo)電類型與界面島型埋層或漂移區(qū)層的導(dǎo)電類 型相反。
所述界面島型埋層為一個時，界面島型埋層位于高壓功率器件單元的 范圍內(nèi)。
所述界面島型埋層為多個時，所述任意兩個界面島型埋層之間具有間距。
所述半導(dǎo)體有源層的材質(zhì)為Si， SiC， GaAs， SiGe， GaN或其它半導(dǎo) 體材料。
所述界面島型埋層的材質(zhì)為Si， SiC， GaAs， SiGe， GaN或其它半導(dǎo) 體材料。
介質(zhì)埋層的材質(zhì)可以是Si02或低k材料，低k材料可以是CDO (碳 摻雜氧化物)或SiOF，但并不只局限于所例舉的材料。
界面島型埋層的材質(zhì)可以與半導(dǎo)體有源層的材質(zhì)一樣或不一樣，任意 若干個界面島型埋層相互之間可以是同種半導(dǎo)體材料或不同種半導(dǎo)體材 料。
本發(fā)明的優(yōu)點表現(xiàn)在
1、 由于本發(fā)明采用"半導(dǎo)體有源層的下部設(shè)置有至少一個界面島型 埋層，界面島型埋層位于介質(zhì)埋層上方，漂移區(qū)層和界面島型埋層的導(dǎo)電 類型相同，半導(dǎo)體有源層的導(dǎo)電類型與界面島型埋層或漂移區(qū)層的導(dǎo)電類 型相反"的技術(shù)方案，與現(xiàn)有的采用"全介質(zhì)隔離技術(shù)"的技術(shù)方案相比， 不用在半導(dǎo)體有源層挖深槽和填充、平坦化深槽，工藝簡單，成本低。與 現(xiàn)有的采用"自隔離技術(shù)"的技術(shù)方案相比，本發(fā)明能解決自隔離條件下 縱向耐壓低的技術(shù)難題。
2、 由于本發(fā)明采用"多個界面島型埋層，且任意兩個界面島型埋層 之間具有間距，即不連續(xù)狀"的設(shè)置方式，漂移區(qū)層與半導(dǎo)體有源層間形 成的反偏PN結(jié)以及不連續(xù)的界面島型埋層能夠?qū)崿F(xiàn)高壓集成電路中高壓 器件與低壓控制電路之間的隔離。
3、 將本發(fā)明應(yīng)用于高壓功率器件或功率集成電路中，其耐壓比常規(guī) 的采用自隔離技術(shù)的SOI器件的耐壓大大提高，且該工藝和標(biāo)準(zhǔn)CMOS工 藝完全兼容。
4、 本發(fā)明所述基于自隔離技術(shù)的介質(zhì)場增強(qiáng)SOI耐壓結(jié)構(gòu)，能夠適 用于所有主流的SOI橫向功率器件。


下面將結(jié)合說明書附圖和具體實施方式
對本發(fā)明作進(jìn)一步的補(bǔ)充說 明，其中-
圖1為基于自隔離技術(shù)的介質(zhì)增強(qiáng)SOI耐壓結(jié)構(gòu)圖
圖2a為采用本發(fā)明的耐壓結(jié)構(gòu)應(yīng)用于高壓功率器件上，并將該高壓功
率器件應(yīng)用于高壓集成電路中，界面島型埋層為一個時，界面島型埋層位
于高壓功率器件單元范圍內(nèi)的結(jié)構(gòu)圖
圖2b為采用本發(fā)明的耐壓結(jié)構(gòu)應(yīng)用于高壓功率器件上，并將該高壓
功率器件應(yīng)用于高壓集成電路中，界面島型埋層為多個時，界面島型埋層 之間具有間距的結(jié)構(gòu)圖
圖2c為采用本發(fā)明的耐壓結(jié)構(gòu)應(yīng)用于高壓功率器件上，并將該高壓功 率器件應(yīng)用于高壓集成電路中，界面島型埋層為多個，界面島型埋層之間 具有間距時，高低壓單元之間隔離效果的二維仿真示意圖
圖3為采用本發(fā)明應(yīng)用于高壓LDMOS功率器件的結(jié)構(gòu)示意圖，半導(dǎo) 體有源層的導(dǎo)電類型為P型五尸^^+仏」/e/
圖4為采用本發(fā)明應(yīng)用于高壓LDMOS功率器件漏端縱向電場分布圖， 其中，圖4a是經(jīng)過N型界面島型埋層區(qū)域的縱向電場分布圖(￡/-3五,， VD=VG， Vo>0)，圖4b是經(jīng)過N型界面島型埋層間隙位置的縱向電場分布 圖(￡/>3&)，自由電荷可以是電子或者空穴，由材料決定。
圖5a為采用本發(fā)明應(yīng)用于高壓LDMOS功率器件阻斷耐壓達(dá)到擊穿 狀態(tài)時的二維電勢圖
圖5b為采用本發(fā)明應(yīng)用于高壓LDMOS功率器件在阻斷耐壓達(dá)到擊穿 狀態(tài)時的二維電勢圖
圖6a為采用本發(fā)明應(yīng)用于高壓LDMOS功率器件的結(jié)構(gòu)示意圖，半導(dǎo) 體有源層的導(dǎo)電類型為N型
圖6b為采用本發(fā)明應(yīng)用于高壓LDMOS功率器件阻斷耐壓時，經(jīng)過P 型界面島型埋層區(qū)域的縱向電場分布圖(￡/^&， VD=-Vo， Vo>0)
圖7為采用本發(fā)明應(yīng)用于絕緣柵雙極型功率管(IGBT)結(jié)構(gòu)示意圖
圖8為采用本發(fā)明應(yīng)用于PiN 二極管器件結(jié)構(gòu)示意圖
圖9為介質(zhì)隔離條件下的常規(guī)SOI LDMOS的結(jié)構(gòu)圖
圖10為自隔離條件下的常規(guī)SOI LDMOS的結(jié)構(gòu)圖
圖11為圖9和圖10兩種常規(guī)結(jié)構(gòu)漏下縱向電場分布對比圖
附圖標(biāo)記
1、半導(dǎo)體襯底層；2、介質(zhì)埋層(I層)；3、半導(dǎo)體有源層(s層)；4、 柵氧化層；5、柵電極；6、 p (或n)阱；7、 n+ (或p+)源區(qū)；8、 n+ (或
P+)漏區(qū)；9、漏電極或陽極電極；10、源電極或陰極電極；11、介質(zhì)隔離 層；12、 IT (p—)漂移區(qū)層；13、界面島型埋層(N型或P型)；14、低壓 電路單元；15、隔離區(qū)；16、高壓器件單元。
具體實施方式
實施例1
參照說明書附圖1，本發(fā)明公開了一種基于自隔離技術(shù)的介質(zhì)場增強(qiáng) SOI耐壓結(jié)構(gòu)，包括半導(dǎo)體襯底層l，介質(zhì)埋層2和半導(dǎo)體有源層3，在所 述半導(dǎo)體有源層3上部設(shè)置有漂移區(qū)層12,在所述半導(dǎo)體有源層3的下部 設(shè)置有至少一個界面島型埋層13,所述界面島型埋層13位于介質(zhì)埋層2 上方，所述漂移區(qū)層12和界面島型埋層13的導(dǎo)電類型相同，比如均是N 型(P型)，半導(dǎo)體有源層3的導(dǎo)電類型與界面島型埋層13或漂移區(qū)層12 的導(dǎo)電類型相反，比如P型(N型)。
實施例2
作為本發(fā)明的一較佳實施方式，在實施例l的基礎(chǔ)上，參照說明書附 圖2a，界面島型埋層13為一個，界面島型埋層13位于高壓功率器件單元 的范圍內(nèi)。
實施例3
當(dāng)然，實施例2中，如果界面島型埋層13也可以為多個，參照說明 書附圖2b，可以看到界面島型埋層13是不連續(xù)狀設(shè)置的，互相之間有相 等或不等間距，漂移區(qū)層12與半導(dǎo)體有源層3間形成的反偏PN結(jié)以及不 連續(xù)的界面島型埋層13能夠?qū)崿F(xiàn)高壓集成電路中高壓器件與低壓控制電 路之間的隔離。參見圖2c，界面島型埋層間斷使得耗盡區(qū)不向低壓電路擴(kuò) 展，從而實現(xiàn)了高低壓單元的自隔離。
實施例4
作為本發(fā)明另一較佳實施方式，其半導(dǎo)體有源層3可以是Si， SiC， GaAs， SiGe， GaN或其它半導(dǎo)體材料，介質(zhì)埋層2可以是Si02或其他低 k材料，低k材料如CDO (碳摻雜氧化物)，SiOF，但并不只局限于所例 舉的材料；界面島型埋層13可以是Si， SiC， GaAs， SiGe， GaN或其他半 導(dǎo)體材料。
實施例5
在上述實施例的基礎(chǔ)上，界面島型埋層13的材質(zhì)可以與半導(dǎo)體有源層 3的材質(zhì)一樣或不一樣，任意若干個界面島型埋層13相互之間可以是同種 半導(dǎo)體材料或不同種半導(dǎo)體材料。
界面島型埋層13結(jié)深、長度、間距以及位置可以根據(jù)需要調(diào)整，任專 兩個界面島型埋層13結(jié)深、長度、間距可以一樣也可以不一樣。界面島型 埋層13大小可以一樣也可以不一樣。
實施例6
本發(fā)明可以應(yīng)用于各種功率器件中，如基于自隔離技術(shù)的介質(zhì)場增強(qiáng) SOILDMOS器件，基于自隔離技術(shù)的介質(zhì)場增強(qiáng)SOIIGBT (參見圖7)、 基于自隔離技術(shù)的介質(zhì)場增強(qiáng)SOI PN結(jié)二極管、基于自隔離技術(shù)的介質(zhì) 場增強(qiáng)SOIPiN結(jié)二極管(參見圖8)、基于自隔離技術(shù)的介質(zhì)場增強(qiáng)SOI橫向晶閘管。
同時采用本發(fā)明的各種功率器件還可應(yīng)用于高壓集成電路中，當(dāng)應(yīng)用 于高壓集成電路中時，其低壓控制電路部分可以有界面島型埋層13也可以 沒有界面島型埋層13。
實施例7
參照圖3、 4a、 4b、 5a、 5b、 6a和6b，以SOI LDMOS為例，對本發(fā) 明的工作機(jī)理進(jìn)行詳細(xì)說明。
圖3是一種典型的基于自隔離技術(shù)的介質(zhì)場增強(qiáng)SOI功率n-channel LDMOS結(jié)構(gòu)示意圖。其中，漂移區(qū)層12與半導(dǎo)體有源層3間形成的反偏 PN結(jié)以及不連續(xù)的界面島型埋層13能夠?qū)崿F(xiàn)高壓集成電路中高壓器件與 低壓控制電路之間的隔離，漂移區(qū)層12和界面島型埋層13用于增強(qiáng)電場。
在阻斷耐壓狀態(tài)時，縱向提高界面電場存在兩種機(jī)理
一、 阻斷耐壓時，漏電極9接高電位，源電極IO、柵電極5及襯底接
地。N型界面島型埋層13全部耗盡，電離施主增強(qiáng)&，從而增強(qiáng)
并提高器件耐壓。電場分布如圖4a所示。根據(jù)泊松方程的推論 —^ =竺=^，當(dāng)電勢從高到低下降時，N型區(qū)域中電場E上升，且上
升斜率正比于電離施主濃度iVw同樣地，—^ = ^ = _i^，當(dāng)電勢從高
^y2 ^f。
到低下降時，P型區(qū)域中電場E下降，且下降斜率正比于電離受主濃度NA。 所以在N型界面島型埋層13中，縱向電場強(qiáng)度逐漸上升，直至界面處達(dá) 到半導(dǎo)體有源層3臨界擊穿電場￡c.,，從而增強(qiáng)E,并提高器件耐壓。
二、 在耗盡的N型界面島型埋層13間束縛P型半導(dǎo)體有源層3的電 荷積累層。在N型界面島型埋層13間隙位置，半導(dǎo)體襯底/I層/半導(dǎo)體有 源層3構(gòu)成MIS (Mental-Insulator-Semiconductor，金屬-絕緣體-半導(dǎo)體) 結(jié)構(gòu)，且半導(dǎo)體有源層3下界面處于積累狀態(tài)，兩側(cè)耗盡N型界面島型埋 層13束縛電荷積累層，從而滿足￡尸(&&+&)/￡7，此處込為積累層電荷密 度，因而E遠(yuǎn)超3Es，電場分布如圖4b，從而提高器件耐壓。
兩種機(jī)理同時適用于本發(fā)明所提出的結(jié)構(gòu)中，當(dāng)漏區(qū)8正下方全部為 界面島型埋層13時，則機(jī)理一對器件耐壓起到?jīng)Q定性作用；當(dāng)漏區(qū)8下方 處于兩個界面島型埋層13的間隙位置時，則機(jī)理二對器件耐壓起到?jīng)Q定性 作用；當(dāng)漏區(qū)8下方一部分為界面島型埋層13占據(jù)時，則機(jī)理一和機(jī)理二 共同決定器件耐壓。
通過這兩種機(jī)理的共同作用，器件整體縱向耐壓得以提高。以上兩種 機(jī)理對半導(dǎo)體有源層3為N型、漂移區(qū)層12為p-漂移區(qū)層12，界面島型 埋層13為P型界面島型埋層13的SOI耐壓層結(jié)構(gòu)同樣適用，區(qū)別在于 阻斷耐壓時，漏電極9接負(fù)高壓，源電極IO、柵電極5及襯底接地。參見 圖6a和6b。
8
權(quán)利要求
1、一種基于自隔離技術(shù)的介質(zhì)場增強(qiáng)SOI耐壓結(jié)構(gòu)，包括半導(dǎo)體襯底層(1)，介質(zhì)埋層(2)和半導(dǎo)體有源層(3)，在所述半導(dǎo)體有源層(3)上部設(shè)置有漂移區(qū)層(12)，其特征在于在所述半導(dǎo)體有源層(3)的下部設(shè)置有至少一個界面島型埋層(13)，所述界面島型埋層(13)位于介質(zhì)埋層(2)上方，所述漂移區(qū)層(12)和界面島型埋層(13)的導(dǎo)電類型相同，半導(dǎo)體有源層(3)的導(dǎo)電類型與界面島型埋層(13)或漂移區(qū)層(12)的導(dǎo)電類型相反。
2、 根據(jù)權(quán)利要求1所述的基于自隔離技術(shù)的介質(zhì)場增強(qiáng)SOI耐壓結(jié)構(gòu)，其特征在于所述界面島型埋層(13)為一個，界面島型埋層(13)位于高壓功率器件單元的范圍內(nèi)。
3、 根據(jù)權(quán)利要求1所述的基于自隔離技術(shù)的介質(zhì)場增強(qiáng)SOI耐壓結(jié)構(gòu)，其特征在于所述界面島型埋層(13)為多個，任意兩個界面島型埋層(13)之間具有間距。
4、 根據(jù)權(quán)利要求1或2或3所述的基于自隔離技術(shù)的介質(zhì)場增強(qiáng)SOI耐壓結(jié)構(gòu)，其特征在于所述半導(dǎo)體有源層(3)的材質(zhì)為Si， SiC， GaAs，SiGe或GaN。
5、 根據(jù)權(quán)利要求1或2或3所述的基于自隔離技術(shù)的介質(zhì)場增強(qiáng)S01耐壓結(jié)構(gòu)，其特征在于所述界面島型埋層(13)的材質(zhì)為Si， SiC， GaAs，SiGe或GaN。
6、 根據(jù)權(quán)利要求1或2或3所述的基于自隔離技術(shù)的介質(zhì)場增強(qiáng)SOI耐壓結(jié)構(gòu)，其特征在于介質(zhì)埋層(2)的材質(zhì)可以是Si02或低k材料。
7、 根據(jù)權(quán)利要求6所述的基于自隔離技術(shù)的介質(zhì)場增強(qiáng)SOI耐壓結(jié)構(gòu)，其特征在于低k材料可以是CDO或SiOF。
8、 根據(jù)權(quán)利要求1或2或3所述的基于自隔離技術(shù)的介質(zhì)場增強(qiáng)S01耐壓結(jié)構(gòu)，其特征在于界面島型埋層(13)的材質(zhì)可以與半導(dǎo)體有源層(3)的材質(zhì)一樣或不一樣，任意若干個界面島型埋層(13)相互之間可以是同種半導(dǎo)體材料或不同種半導(dǎo)體材料。
全文摘要
本發(fā)明公開了一種基于自隔離技術(shù)的介質(zhì)場增強(qiáng)SOI耐壓結(jié)構(gòu)，包括半導(dǎo)體襯底層，介質(zhì)埋層和半導(dǎo)體有源層，在所述半導(dǎo)體有源層上部設(shè)置有漂移區(qū)層，在所述半導(dǎo)體有源層的下部設(shè)置有至少一個界面島型埋層，所述界面島型埋層位于介質(zhì)埋層上方，所述漂移區(qū)層和界面島型埋層的導(dǎo)電類型相同，半導(dǎo)體有源層的導(dǎo)電類型與界面島型埋層或漂移區(qū)層的導(dǎo)電類型相反。將本發(fā)明采用的結(jié)構(gòu)應(yīng)用于高壓功率器件或功率集成電路中，其耐壓比常規(guī)的采用自隔離技術(shù)的SOI器件的耐壓大大提高，且該工藝和標(biāo)準(zhǔn)CMOS工藝完全兼容。
文檔編號H01L27/12GK101477993SQ20091005814
公開日2009年7月8日 申請日期2009年1月15日 優(yōu)先權(quán)日2009年1月15日
發(fā)明者偉 張, 波 張, 李肇基, 王元剛, 羅小蓉, 瞻 詹, 浩 鄧, 雷天飛, 高喚梅 申請人:電子科技大學(xué)