專(zhuān)利名稱(chēng)：一種溝槽平面柵mosfet器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明屬于電力半導(dǎo)體器件技術(shù)領(lǐng)域，涉及一種溝槽平面柵MOSFET 器件，本發(fā)明還涉及該種溝槽平面柵MOSFET器件的制造方法。'
背景技術(shù)：
擊穿電壓和導(dǎo)通電阻是設(shè)計(jì)功率MOSFET器件必須考慮的兩個(gè)主要參 數(shù)。若提高其擊穿電壓，導(dǎo)通電阻也會(huì)隨之增加，導(dǎo)致通態(tài)功耗增大。由于 導(dǎo)通電阻與擊穿電壓之間存在不可調(diào)和的矛盾，因此，在實(shí)際應(yīng)用中，需要 對(duì)功率MOSFET器件的導(dǎo)通電阻加以限制。
現(xiàn)有的平面柵功率MOSFET (VDMOS)結(jié)構(gòu)具有簡(jiǎn)單的制作工藝，所 以在高頻小功率應(yīng)用中得到了廣泛采用。但是，當(dāng)VDMOS的擊穿'電壓(U肌) 升高時(shí)，其導(dǎo)通電阻(Ron)則以大約2.5次方的速度急劇上升，即 及。 =^朋"—"，導(dǎo)致VDMOS結(jié)構(gòu)的導(dǎo)通損耗很大。所以，VDMOS結(jié)構(gòu)一 直被限制在低壓(<200V)范圍內(nèi)使用?，F(xiàn)有的溝槽柵MOSFET (VUMOS) 結(jié)構(gòu)中，由于溝槽的引入雖然可以有效地減小導(dǎo)通電阻，但又使其擊穿電壓 大大下降；并且，由于VUMOS結(jié)構(gòu)的溝道進(jìn)入體內(nèi)，閾值電壓的調(diào)整更加 困難。同時(shí)，由于溝槽較深，工藝成本也增加。所以，現(xiàn)有的VDMOS結(jié)構(gòu) 和VUMOS結(jié)構(gòu)都不能很好地滿足高頻功率開(kāi)關(guān)應(yīng)用的要求。'
此外，在實(shí)際制作過(guò)程中，由于VDMOS結(jié)構(gòu)的導(dǎo)通電阻與擊穿電壓與 其結(jié)構(gòu)參數(shù)密切相關(guān)，特別是柵極長(zhǎng)度、元胞間距對(duì)這兩個(gè)參數(shù)的影響很大，導(dǎo)致器件的設(shè)計(jì)和制作自由度較小。因此，研發(fā)一種新的溝槽平面柵
MOSFET器件(以下簡(jiǎn)稱(chēng)TPMOS結(jié)構(gòu))，將能有效地克服上述的不足。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種溝槽平面柵MOSFET器件，能夠提高功率MOSFET器件的擊穿電壓，降低其導(dǎo)通電阻。
本發(fā)明的另一 目的還在于提供該溝槽平面柵MOSFET器件的制造方法，使器件的結(jié)構(gòu)設(shè)計(jì)和制作的自由度增大，并具有簡(jiǎn)單的制作工藝。
本發(fā)明采用的技術(shù)方案是， 一種溝槽平面柵MOSFET器件，'包括作為漏極D的n+硅襯底層，在n+硅襯底層的上面連接有n-外延層，n—外延層的上方中間設(shè)置有平面柵極G，平面柵極G的兩側(cè)的n'外延層上各設(shè)置有一個(gè)p基區(qū)，每個(gè)p基區(qū)內(nèi)設(shè)置有n+源區(qū)，在表面處n+源區(qū)與p區(qū)短路形成源極S,在兩個(gè)p基區(qū)之間，并且沿rf外延層上端中間部位開(kāi)有溝槽，溝槽內(nèi)部填充有多晶硅柵，該部分多晶硅柵與n'外延層之間填充有柵氧化層，該部分柵氧化層和多晶硅柵分別與n-外延層上方平面部分的柵氧化層和多晶硅柵連為一體。 .
本發(fā)明采用的另一技術(shù)方案是， 一種上述溝槽平面柵MOSFET器件的制造方法，該方法按以下步驟進(jìn)行
步驟l:在〈0O硅n+襯底上生長(zhǎng)一層n'外延層，并在rT外延層上表面利用熱氧化，生長(zhǎng)一層Si02掩蔽層；
步驟2:沿n'外延層上端中間部位縱向設(shè)定溝槽的窗口，利用反應(yīng)離子刻蝕技術(shù)，刻蝕出溝槽，該溝槽深度小于p基區(qū)的設(shè)定深度，溝槽寬度小于p基區(qū)之間的間距； '
步驟3:腐蝕掉Si02掩蔽層，重新熱生長(zhǎng)柵氧化層，并淀積多晶硅，采用表面平坦化技術(shù)，形成表面平整的多晶硅層；
步驟4:刻蝕多晶硅柵和柵氧化層，形成柵極G;步驟5:注入硼離子B+，并退火兼推進(jìn)形成p基區(qū)；步驟6:注入磷離子P+，并退火兼推進(jìn)形成n+源區(qū)；步驟7:進(jìn)行襯底減薄、電極制備、劃片、封裝后即成。
本發(fā)明的溝槽平面柵MOSFET器件，能有效減弱元胞間距對(duì)器件阻斷
特性和導(dǎo)通特性的影響，增加器件設(shè)計(jì)與制作的自由度；本發(fā)明的溝槽平
面柵MOSFET器件的制作方法簡(jiǎn)單，工藝成本低，便于推廣利用。


圖1是現(xiàn)有平面柵VDMOS結(jié)構(gòu)剖面示意圖2是現(xiàn)有溝槽柵VUMOS結(jié)構(gòu)剖面示意圖3是本發(fā)明的溝槽平面柵TPMOS結(jié)構(gòu)實(shí)施例的剖面示意圖4是本發(fā)明的TPMOS結(jié)構(gòu)的擊穿電壓與溝槽結(jié)構(gòu)參數(shù)的變化曲線
圖，其中，圖a是擊穿電壓與溝槽寬度wt的變化曲線圖；圖b是擊穿電壓與
溝槽深度dt的變化曲線圖5是本發(fā)明的TPMOS結(jié)構(gòu)的特征導(dǎo)通電阻與溝槽結(jié)構(gòu)參數(shù)的變化曲
線圖，其中，圖a是特征導(dǎo)通電阻與溝槽寬度wt的變化曲線圖；圖b是特征
導(dǎo)通電阻與溝槽深度dt的變化曲線圖6是本發(fā)明的TPMOS結(jié)構(gòu)的開(kāi)關(guān)特性與溝槽深度的變化曲線圖，其中，圖a是溝槽深度不同時(shí)開(kāi)通特性變化曲線圖；圖b是溝槽深度不同時(shí)關(guān)斷特性變化曲線圖； '
圖7是具有相同結(jié)構(gòu)參數(shù)的本發(fā)明的TPMOS結(jié)構(gòu)與現(xiàn)有VDMOS結(jié)構(gòu)在阻斷狀態(tài)下I-V特性曲線的比較圖；圖8是具有相同結(jié)構(gòu)參數(shù)的本發(fā)明的TPMOS結(jié)構(gòu)與現(xiàn)有VDMOS結(jié)構(gòu)在導(dǎo)通狀態(tài)下I-V特性曲線的比較圖9是具有相同結(jié)構(gòu)參數(shù)的本發(fā)明的TPMOS結(jié)構(gòu)與現(xiàn)有VDMOS結(jié)構(gòu)的開(kāi)關(guān)特性曲線的比較圖；其中，圖a是開(kāi)通特性曲線的比較圖；圖b是關(guān)斷特性曲線的比較圖10是具有相同結(jié)構(gòu)參數(shù)的本發(fā)明的TPMOS結(jié)構(gòu)與現(xiàn)有VDMOS結(jié)構(gòu)的擊穿電壓隨柵極長(zhǎng)度Lg的變化曲線的比較圖11是具有相同結(jié)構(gòu)參數(shù)的本發(fā)明的TPMOS結(jié)構(gòu)與現(xiàn)有VDMOS結(jié)構(gòu)的特征導(dǎo)通電阻隨柵極長(zhǎng)度Lg變化曲線的比較圖12是采用腐蝕工藝形成的本發(fā)明V-TPMOS的結(jié)構(gòu)示意圖13是采用反應(yīng)離子刻蝕(RIE)工藝形成的TPMOS結(jié)構(gòu)與采用腐蝕工藝形成的V-TPMOS結(jié)構(gòu)及現(xiàn)有VDMOS結(jié)構(gòu)的擊穿電壓隨柵極長(zhǎng)度變化曲線的比較圖14是采用反應(yīng)離子刻蝕(RIE)工藝形成的TPMOS結(jié)構(gòu)與采用腐蝕工藝形成的V-TPMOS結(jié)構(gòu)及現(xiàn)有VDMOS結(jié)構(gòu)的特征導(dǎo)通電阻隨柵極長(zhǎng)度變化曲線的比較圖15是集成了過(guò)壓保護(hù)和續(xù)流二極管的TPMOS與V-TPMOS結(jié)構(gòu)示意圖，其中，圖a是集成了過(guò)壓保護(hù)和續(xù)流二極管的TPMOS結(jié)構(gòu)示意圖；圖b是集成了過(guò)壓保護(hù)和續(xù)流二極管的V-TPMOS結(jié)構(gòu)示意圖。
具體實(shí)施例方式
下面結(jié)合附圖和具體實(shí)施方式
對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明。
圖1和圖2分別是現(xiàn)有的平面柵VDMOS和溝槽柵VUMOS基本結(jié)構(gòu)剖面示意圖。由圖1可見(jiàn)，現(xiàn)有的VDMOS結(jié)構(gòu)為平面柵極，溝道在表面，其 長(zhǎng)度由p基區(qū)和n+源區(qū)兩次擴(kuò)散的橫向結(jié)深之差決定。由圖2可見(jiàn)，現(xiàn)有的 溝槽柵VUMOS結(jié)構(gòu)的溝槽柵與源區(qū)相連，并且溝槽底部進(jìn)入n'漂移區(qū)， 溝道在體內(nèi)，其長(zhǎng)度也由p基區(qū)和n+源區(qū)兩次擴(kuò)散的橫向結(jié)深之差決定。
圖3是本發(fā)明的溝槽平面柵一種實(shí)施例剖面結(jié)構(gòu)示意圖，它是以現(xiàn)有的 VDMOS結(jié)構(gòu)為基礎(chǔ)，保持原有的p基區(qū)、n+源區(qū)、n-外延層及襯底不變， 在多晶硅柵極G正下方、兩個(gè)p基區(qū)之間的n'外延層內(nèi)設(shè)置了一個(gè)完全與 n+源區(qū)和兩側(cè)的p基區(qū)無(wú)關(guān)的溝槽，且溝槽深度小于p基區(qū)的深度，溝槽寬 度小于p基區(qū)之間的間距；溝槽的形狀可以設(shè)置成矩形槽或上大下小的梯形 槽。當(dāng)擊穿電壓為600V時(shí)，溝槽的寬度約為4pm，深度約為2.5pm。其他 結(jié)構(gòu)參數(shù)與現(xiàn)有的VDMOS結(jié)構(gòu)完全相同，因而溝道區(qū)也與現(xiàn)有的VDMOS 結(jié)構(gòu)完全相同。
下面從幾個(gè)方面對(duì)本發(fā)明的TPMOS結(jié)構(gòu)和現(xiàn)有的VDMOS結(jié)構(gòu)進(jìn)行比 較，說(shuō)明本發(fā)明的TPMOS結(jié)構(gòu)所具有的優(yōu)點(diǎn)
1. 結(jié)構(gòu)特征
與現(xiàn)有的VDMOS結(jié)構(gòu)相比，本發(fā)明的TPMOS結(jié)構(gòu)，在多晶硅柵極正 下方的兩個(gè)p基區(qū)之間的n-外延層中引入了一個(gè)溝槽，溝槽內(nèi)部由柵氧化層 和多晶硅填充，形成溝槽型的柵極結(jié)構(gòu)，并與原有的平面柵極部分相連，并 且，溝槽深度小于p基區(qū)的深度，溝槽寬度小于p基區(qū)之間的間距。
2. 器件特性分析
下面對(duì)現(xiàn)有的VDMOS和本發(fā)明的TPMOS兩種結(jié)構(gòu)的擊穿電壓、導(dǎo)通 電阻和輸入電容及輸出電容分別作定性地分析與比較。 1)擊穿電壓對(duì)現(xiàn)有的VDMOS器件，若柵極和源極接地，在漏極和源極之間加正向 電壓(UDS>0)，器件處于阻斷狀態(tài)。由p基區(qū)和n'外延層形成的J2結(jié)反偏來(lái) 承擔(dān)正向阻斷電壓。當(dāng)元胞間距較小時(shí)，則兩側(cè)J2結(jié)的耗盡層就會(huì)相遇，可 阻斷漏源之間的電流流過(guò)?？梢?jiàn)VDMOS的擊穿電壓與其元胞間距密切相 關(guān)。 .
對(duì)本發(fā)明的TPMOS結(jié)構(gòu)，由于溝槽的引入，使兩側(cè)J2結(jié)的耗盡層很容 易聯(lián)通，消除了元胞間距對(duì)其擊穿電壓的影響。但是，由于溝槽底部拐角處 的電場(chǎng)較為集中，使得其擊穿電壓受到影響。通過(guò)合理的設(shè)計(jì)溝槽的深度和
寬度，可以使J2結(jié)彎曲處的電場(chǎng)與溝槽底部拐角處的電場(chǎng)相同，器件的擊穿
可同時(shí)出現(xiàn)在這兩處。 2)導(dǎo)通電阻
現(xiàn)有的VDMOS的導(dǎo)通電阻Ron主要由漂移區(qū)電阻Ro、JFET區(qū)電阻Rj、
積累區(qū)電阻RA和溝道區(qū)電阻RcH串聯(lián)而成，即Ron"RD+Rj+RA+RcH。其中 Ra是由平面柵扱在n—外延層表面產(chǎn)生電子積累而形成的，其大小與元胞間距有關(guān)。
本發(fā)明的TPMOS因挖掉了大部分JFET區(qū)，故Rr-0。所以，其導(dǎo)通電 阻Ro。主要由漂移區(qū)電阻RD、積累區(qū)電阻RA和溝道區(qū)電阻Rch串聯(lián)而成， 即Ro^Rd+Ra+Rch。其中RA是由沿溝槽柵極側(cè)壁在n'外延層中產(chǎn)生的電子
積累而形成的，其大小與溝槽深度有關(guān)。
與現(xiàn)有的VDMOS結(jié)構(gòu)相比，本發(fā)明的TPMOS結(jié)構(gòu)除了溝槽外，其他 結(jié)構(gòu)參數(shù)完全相同，因而，兩者的漂移區(qū)電阻Ro、溝道區(qū)電阻RcH都基本 保持不變。只是兩者的積累區(qū)電阻Ra所在的位置不同，大小也稍有不同。由于TPMOS中的Rj—0，所以，本發(fā)明TPMOS的導(dǎo)通電阻可明顯降低。 并且，元胞間距對(duì)其導(dǎo)通電阻的影響很小。
3) 輸入電容
現(xiàn)有VDMOS的輸入電容可表示為Cw QjS + = COT + 〃 + ^ZJC③。 其中，Ccs是柵源電容，它與柵源覆蓋區(qū)的面積和柵氧化層厚度等參數(shù)有關(guān)。 CGD是柵漏電容，它與柵漏覆蓋區(qū)的面積和柵氧化層厚度等參數(shù)有關(guān)。CMI
為密勒電容，由密勒效應(yīng)引起，與柵漏電容CGD成正比。gm是跨導(dǎo)，Z是負(fù)
載電阻。
本發(fā)明的TPMOS結(jié)構(gòu)與現(xiàn)有VDMOS結(jié)構(gòu)的源區(qū)和柵極氧化層厚度相 同，因此，柵源電容Qjs相同。但由于淺溝槽的引入增加了柵漏之間覆蓋區(qū) 域的面積，其大小與溝槽深度和寬度有關(guān)。所以，本發(fā)明TPMOS的CCD由 兩部分組成，Cgim表示由TPMOS的溝槽柵底部覆蓋漏區(qū)所引起的電容，與
溝槽寬度有關(guān)。CcD2表示由溝槽柵側(cè)壁覆蓋漏區(qū)所引起的電容，與溝槽深度
有關(guān)。所以，本發(fā)明TPMOS的輸入電容可表示為 Cw CCT + CM, = CGS + 〃 +CGW + CGZ)2)。由于TPMOS和VDMOS的元 胞間距和n'外延層參數(shù)相同，所以Qhm與VDMOS的Cgd相同，而Qjd2隨 溝槽深度減小而減小。可見(jiàn)，與VDMOS相比，本發(fā)明TPMOS結(jié)構(gòu)輸入電
容CiN有所增加。
4) 輸出電容
現(xiàn)有VDMOS結(jié)構(gòu)的輸出電容CouT可表示為0^ (^ + 6^。其中， CDs為漏源電容，由p基區(qū)和n-外延層之間的結(jié)電容引起。由于本發(fā)明TPMOS 的QjD由兩部分組成，所以，本發(fā)明TPMOS的輸出電容也可表示為 Q^ C^ + (C^+COT2)。由于本發(fā)明的TPMOS結(jié)構(gòu)與現(xiàn)有VDMOS結(jié)構(gòu)的p基區(qū)和n-外延層參數(shù)相同，故兩者的CDs相同。但由于TPMOS的Cgd
稍大，所以，輸出電容q)ut也稍大。
上述分析表明，本發(fā)明的TPMOS結(jié)構(gòu)具有更高的擊穿電壓和更低的導(dǎo) 通電阻，但輸入電容與輸出電容稍大。通過(guò)合理設(shè)計(jì)溝槽尺寸結(jié)構(gòu)，可有效 地控制輸入電容與輸出電容的大小。
3.性能評(píng)價(jià)
為評(píng)價(jià)本發(fā)明TPMOS結(jié)構(gòu)的特性，以600V的器件為例，根據(jù)圖l建立了 其結(jié)構(gòu)模型選取nsub+襯底區(qū)摻雜濃度為lxl(^cm'3，外延層摻雜濃度 Cn=2.57xl014cm-3,厚度W^58阿，卩基區(qū)峰值濃度為^1018011-3，結(jié)深3.5pm。 n+源區(qū)的峰值濃度為lxl(^cm'3，結(jié)深為1.5拜，柵氧化層厚度為O.l拜，柵 極長(zhǎng)度為10pm。溝槽寬度wt在1.0^im 4.0nm范圍內(nèi)變化，溝槽深度dt在 1.(^m 5.0^im范圍內(nèi)變化。其他結(jié)構(gòu)參數(shù)與現(xiàn)有VDMOS結(jié)構(gòu)完全相同?；?于該模型，利用半導(dǎo)體器件模擬軟件ISE先分析了溝槽關(guān)鍵參數(shù)對(duì)TPMOS特 性參數(shù)的影響，然后對(duì)TPMOS和VDMOS兩種器件的阻斷特性、導(dǎo)通特性和 開(kāi)關(guān)特性分別進(jìn)行了模擬和比較。
1)阻斷特性
圖4給出了本發(fā)明的TPMOS結(jié)構(gòu)的擊穿電壓隨溝槽結(jié)構(gòu)參數(shù)的變化曲 線。其中，圖4a是擊穿電壓隨溝槽寬度wt的變化曲線；圖4b是擊穿電壓隨 溝槽深度dt的變化曲線。
由圖4a可知，隨著溝槽寬度wt從l.Opm增加到4.0pm時(shí)，TPMOS
的擊穿電壓隨著溝槽寬度的增大而增大。 '
由圖4b可知，當(dāng)溝槽深度dt從l.Opm增加到5.0pm時(shí)，TPMOS的擊 穿電壓UBR先增加而后減小，并當(dāng)d產(chǎn)2.5^im時(shí)，擊穿電壓UBR達(dá)到最大值669V。當(dāng)dt<2.5nm時(shí)，擊穿電壓隨溝槽深度dt的增大而緩慢增大。當(dāng) dt〉2.5pm時(shí)，擊穿電壓隨溝槽深度dt的增大而快速下降。其原因可由 TPMOS擊穿時(shí)內(nèi)部的電場(chǎng)分布來(lái)解釋。
當(dāng)dt為2.5pm時(shí)，J2結(jié)彎曲處的電場(chǎng)和溝槽底部拐角處的電場(chǎng)強(qiáng)度幾 乎相同，于是擊穿幾乎同時(shí)發(fā)生在這兩處，所以，此時(shí)器件的擊穿電壓達(dá) 到最大。當(dāng)dt〈2.5^im時(shí)，器件擊穿由J2結(jié)彎曲處的電場(chǎng)決定。隨溝槽深
度dt的增大，J2結(jié)彎曲處的電場(chǎng)得以緩解，因此，擊穿電壓隨溝槽深度dt
的增大而緩慢增大。當(dāng)d一2.5^m時(shí)，擊穿時(shí)由溝槽底部拐角處的'電場(chǎng)決定。 隨溝槽深度dt的增大，溝槽底部拐角處的電場(chǎng)集中加劇。因此，擊穿電壓 隨dt的增大而快速下降。
2) 導(dǎo)通特性
圖5是本發(fā)明的TPMOS結(jié)構(gòu)的特征導(dǎo)通電阻Ron, sp (導(dǎo)通電阻與面積 乘積，即Ron.sp-RonXA)與溝槽結(jié)構(gòu)參數(shù)的變化曲線，其中，圖5a是特征 導(dǎo)通電阻與溝槽寬度wt的變化曲線；b是特征導(dǎo)通電阻與溝槽深度dt的變化 曲線。由圖5a可見(jiàn)，當(dāng)溝槽深度dt為3pm，溝槽寬度Wt在l 4'|im范圍內(nèi) 變化時(shí)，TPMOS結(jié)構(gòu)的Ron,sp隨Wt的增加而逐漸減小。由圖5b可見(jiàn)，當(dāng)溝 槽寬度wt為4pm，溝槽深度dt在1 5jam范圍內(nèi)變化時(shí)，TPMOS結(jié)構(gòu)的
Ron.sp隨dt的增加也逐漸減小。
3) 開(kāi)關(guān)特性
圖6是本發(fā)明的TPMOS的開(kāi)關(guān)特性隨溝槽深度的變化曲線，其中圖6a 是溝槽深度不同時(shí)開(kāi)通特性變化曲線；圖6b是溝槽深度不同時(shí)關(guān)斷特性變 化曲線。由圖6a和圖6b可知，隨著溝槽深度dt的增大，TPM'OS的開(kāi)通 時(shí)間和關(guān)斷時(shí)間都有所延遲。這說(shuō)明溝槽越深，TPMOS結(jié)構(gòu)的開(kāi)關(guān)特性越差。這是由于dt增大使溝槽壁面積增大，導(dǎo)致寄生電容CcD2增大所致。 由上述特性分析可知，較寬的溝槽，對(duì)擊穿電壓和特征導(dǎo)通電阻都有利， 而溝槽深度對(duì)擊穿電壓和特征導(dǎo)通電阻的影響不一致。為了兼顧器件的阻斷 特性和導(dǎo)通特性以及開(kāi)關(guān)特性，需要對(duì)溝槽深度進(jìn)行嚴(yán)格控制。
4)本發(fā)明的TPMOS與現(xiàn)有的VDMOS器件的特性比較
圖7是具有相同結(jié)構(gòu)參數(shù)的本發(fā)明的TPMOS與現(xiàn)有的VDMOS在阻斷 狀態(tài)下I-V特性曲線的比較。由圖7可知，TPMOS的擊穿電壓明顯高于 vdmos的擊穿電壓。
圖8是具有相同結(jié)構(gòu)參數(shù)的本發(fā)明的tpmos與現(xiàn)有的VDMoS在導(dǎo)通 狀態(tài)下I-V特性曲線的比較。由圖8可知，TPMOS的導(dǎo)通特性曲線的斜率 (即導(dǎo)通電阻)明顯小于VDMOS器件。
圖9是具有相同結(jié)構(gòu)參數(shù)的本發(fā)明的TPMOS與現(xiàn)有的VDMOS的開(kāi)關(guān) 特性曲線的比較；其中，圖9a是開(kāi)通特性曲線的比較；圖9b是關(guān)斷特性曲 線的比較。由圖9a可見(jiàn)，TPMOS開(kāi)通時(shí)漏極電壓和漏極電流隨時(shí)間的變 化要比VDMOS慢大約20ns，這是因?yàn)闇喜鄣囊胧筎PMOS的輸入電容 稍有增大。但是，開(kāi)通過(guò)程中TPMOS與VDMOS的峰值功耗'(即漏極電 流和漏源電壓隨時(shí)間變化曲線交點(diǎn)處電流和電壓的乘積)基本相等。由圖 9b可見(jiàn)，TPMOS關(guān)斷時(shí)漏極電壓和漏極電流隨時(shí)間的變化也比VDMOS 慢大約20ns，但是關(guān)斷過(guò)程中TPMOS與VDMOS的峰值功耗也基本相等。 可見(jiàn)，與VDMOS器件相比，TPMOS結(jié)構(gòu)雖然開(kāi)通和關(guān)斷時(shí)有延遲，但
是其開(kāi)關(guān)功耗并不會(huì)增加。
圖10是本發(fā)明的TPMOS與現(xiàn)有的VDMOS的擊穿電壓隨柵極長(zhǎng)度Lg 的變化曲線的比較。由圖10可見(jiàn)，隨Lg的增加，VDMOS器件^J擊穿電壓會(huì)快速下降，而TPMOS器件的擊穿電壓稍有上升，并當(dāng)Lg >10pm以后， 擊穿電壓的變化很小?？梢?jiàn)，柵極長(zhǎng)度Lg對(duì)TPMOS擊穿電壓的影響很小， 而對(duì)VDMOS器件擊穿電壓的影響很大。
圖11是本發(fā)明的TPMOS與現(xiàn)有的VDMOS的特征導(dǎo)通電阻隨柵極長(zhǎng) 度Lg變化曲線的比較。由圖ll可見(jiàn)，隨Lg的增加，VDMOS器件的特征導(dǎo) 通電阻急劇下降，而TPMOS器件的特征導(dǎo)通電阻則維持在一個(gè)較小的值。 可見(jiàn)，柵極長(zhǎng)度Lg對(duì)VDMOS器件的特征導(dǎo)通電阻的影響很大，而TPMOS 器件的特征導(dǎo)通電阻幾乎不受柵極長(zhǎng)度Lg的限制。
本發(fā)明的溝槽平面柵MOSFET器件與現(xiàn)有的平面柵VDMO&結(jié)構(gòu)相比， 具有更好的阻斷特性、導(dǎo)通特性和相近的開(kāi)關(guān)損耗。并且，其擊穿電壓和特 征導(dǎo)通電阻基本不受柵極長(zhǎng)度(或元胞間距)的限制，從而使器件設(shè)計(jì)和制 造的自由度增大。
本發(fā)明溝槽平面柵MOSFET器件的制造方法，按以下步驟實(shí)施
步驟l:在〈10O硅n+襯底上生長(zhǎng)一層n'外延層，并在n'外延層上表面 利用熱氧化，生長(zhǎng)一層Si02掩蔽層；
步驟2:光刻形成溝槽的窗口，利用反應(yīng)離子刻蝕(RIE)技術(shù)，刻蝕 出邊緣陡直的溝槽；
步驟3:腐蝕掉Si02掩蔽層，重新熱生長(zhǎng)柵氧化層，并淀積多晶硅，采 用表面平坦化技術(shù)，形成表面平整的多晶硅層；
步驟4:刻蝕多晶硅和柵氧化層，形成柵極G;
步驟5:注入硼離子(B+)，并退火兼推進(jìn)形成p基區(qū)；
步驟6:注入磷離子(P+)，并退火兼推進(jìn)形成n+源區(qū)；
步驟7:進(jìn)行襯底減薄、電極制備、劃片、封裝后即成。這些工藝與現(xiàn)有的VDMOS器件工藝完全相同。
為了降低工藝成本，溝槽也可以利用腐蝕來(lái)形成。通過(guò)控制溝槽窗口寬 度和深度，可以得到溝槽側(cè)壁為(111)面的V-TPMOS結(jié)構(gòu)，如圖12所示， 其中，槽壁和槽底面的夾角e為54.7。，即(100)面與(111)面間的夾角。e 與溝槽深度和溝槽上、下邊寬度應(yīng)滿足下式
《=妙.(w〃 _ 2
式中，dt為溝槽深度，Wu為溝槽上邊寬度，Wt2為溝槽下邊寬度。
圖13是采用RIE工藝形成的TPMOS結(jié)構(gòu)和采用腐蝕工藝形成的 V-TPMOS結(jié)構(gòu)與現(xiàn)有的VDMOS結(jié)構(gòu)的擊穿電壓隨柵極長(zhǎng)度Lg變化曲線的 比較。由圖13可見(jiàn)，V-TPMOS結(jié)構(gòu)的擊穿電壓隨柵極長(zhǎng)度的變化介于 TPMOS與VDMOS結(jié)構(gòu)之間，且變化趨勢(shì)與TPMOS結(jié)構(gòu)保持一致，但其 擊穿電壓值低于TPMOS結(jié)構(gòu)，而高于VDMOS結(jié)構(gòu)。
圖14是采用RIE工藝形成的TPMOS結(jié)構(gòu)和采用腐蝕工藝形成的 V-TPMOS結(jié)構(gòu)與現(xiàn)有的VDMOS結(jié)構(gòu)的特征導(dǎo)通電阻隨柵極長(zhǎng)度變化曲線 的比較。由圖14可見(jiàn)，V-TPMOS特征導(dǎo)通電阻明顯低于VDMOS結(jié)構(gòu)，稍 高于TPMOS結(jié)構(gòu)，并且其變化趨勢(shì)與TPMOS結(jié)構(gòu)保持一致。
圖13和圖14比較表明，V-TPMOS結(jié)構(gòu)的擊穿電壓和特征導(dǎo)通電阻比 TPMOS結(jié)構(gòu)稍差，但明顯優(yōu)于VDMOS結(jié)構(gòu)。由此可見(jiàn)，V-TPMOS結(jié)構(gòu)是 器件特性與工藝成本的一種折衷，并且設(shè)計(jì)和制造的自由度很大。
圖15為本發(fā)明方法的另一個(gè)實(shí)施例結(jié)構(gòu)示意圖，即為了增加TPMOS 器件的可靠性及安全工作區(qū)(SOA)，可以在挖槽之前，先在n-外延層上通 過(guò)選擇性擴(kuò)散形成一個(gè)p+阱區(qū)，然后再按上述的步驟實(shí)現(xiàn)如圖15所示的 TPMOS和V-TPMOS結(jié)構(gòu)，其中，圖15a是集成了過(guò)壓保護(hù)和續(xù)流二極管的(矩形溝槽)TPMOS結(jié)構(gòu)示意圖；圖15b是集成了過(guò)壓保護(hù)和續(xù)流二極 管的(梯形溝槽)V-TPMOS結(jié)構(gòu)示意圖。該兩種結(jié)構(gòu)中由p+阱區(qū)與n-外延 層形成的寄生二極管(如圖15中所示)與MOSFET部分反并聯(lián)。當(dāng)TPMOS 器件在正向(UDS>0)阻斷狀態(tài)下，該寄生二極管起過(guò)壓保護(hù)作用，其p+阱 區(qū)與n'外延層所形成的J2結(jié)部分的電場(chǎng)會(huì)增強(qiáng)，使得擊穿均勻地發(fā)生在體內(nèi)， 從而保證器件有穩(wěn)定的擊穿特性。當(dāng)TPMOS器件在反向電壓(UDS<0)下 工作時(shí)，該寄生二極管起續(xù)流作用。
綜上所述，本發(fā)明溝槽平面柵MOSFET結(jié)構(gòu)是在現(xiàn)有VDMOS結(jié)構(gòu)的 基礎(chǔ)上，保持其源、漏區(qū)和平面型多晶硅柵極不變，在兩個(gè)p基區(qū)之間設(shè)置 了一個(gè)很淺的溝槽。與常規(guī)的VDMOS結(jié)構(gòu)相比，引入這樣的溝槽，可使 JFET區(qū)電阻Rj—0，從而可有效地減小器件的導(dǎo)通電阻。同時(shí)，由于 VDMOS的擊穿常發(fā)生在p基區(qū)的結(jié)彎曲處，溝槽的引入會(huì)改善p基區(qū)的 結(jié)彎曲處電場(chǎng)集中的現(xiàn)象，從而可有效地改善器件的阻斷特性。并且，溝 槽的引入不會(huì)影響TPMOS結(jié)構(gòu)的n+源區(qū)和p基區(qū)，因此，其導(dǎo)電溝道與 溝槽無(wú)關(guān)，仍然在p基區(qū)表面，便于調(diào)整閾值電壓。
由于溝槽的引入，減弱了元胞間距對(duì)器件阻斷特性和導(dǎo)通特性的影 響，增加了器件設(shè)計(jì)與制作的自由度。在實(shí)際的工藝制作時(shí)，TPMOS只 需要在VDMOS的工藝基礎(chǔ)上增加一道形成淺溝槽的刻蝕工藝，.還具有簡(jiǎn) 單的制作工藝，不會(huì)增加太多的工藝成本，便于器件推廣。
權(quán)利要求
1、一種溝槽平面柵MOSFET器件，包括作為漏極D的n+硅襯底層，在n+硅襯底層的上面連接有n-外延層，n-外延層的上方中間設(shè)置有平面柵極G，平面柵極G的兩側(cè)的n-外延層上各設(shè)置有一個(gè)p基區(qū)，每個(gè)p基區(qū)內(nèi)設(shè)置有n+源區(qū)，在表面處n+源區(qū)與p區(qū)短路形成源極S，其特征在于，在兩個(gè)p基區(qū)之間，并且沿n-外延層上端中間部位開(kāi)有溝槽，溝槽內(nèi)部填充有多晶硅柵，該部分多晶硅柵與n-外延層之間填充有柵氧化層，該部分柵氧化層和多晶硅柵分別與n-外延層上方平面部分的柵氧化層和多晶硅柵連為一體。
2、 按照權(quán)利要求l所述的溝槽平面柵MOSFET器件，其特征在于，所 述溝槽的形狀為矩形槽，溝槽深度小于p基區(qū)的深度，溝槽寬度小于p基區(qū) 之間的間距。 .
3、 按照權(quán)利要求l所述的溝槽平面柵MOSFET器件，其特征在于，所述 溝槽的形狀為上大下小的梯形溝槽，槽壁和槽底面的夾角與溝槽深度和溝槽 上、下邊寬度應(yīng)滿足下式<formula>formula see original document page 2</formula>式中，e為槽壁和槽底面的夾角，dt為溝槽深度，w"為溝槽上邊寬度，Wt2為溝槽下邊寬度。
4、 一種權(quán)利要求l所述溝槽平面柵MOSFET器件的制造方續(xù)，其特征在于，該方法按以下步驟進(jìn)行步驟l:在〈10O硅n+襯底上生長(zhǎng)一層n-外延層，并在n-外延層上表面 利用熱氧化，生長(zhǎng)一層Si02掩蔽層；步驟2:沿n-外延層上端中間部位縱向設(shè)定溝槽的窗口，利用反應(yīng)離子 刻蝕技術(shù)，刻蝕出溝槽，該溝槽深度小于p基區(qū)的設(shè)定深度，溝槽寬度小于p基區(qū)之間的間距；步驟3:腐蝕掉Si02掩蔽層，重新熱生長(zhǎng)柵氧化層，并淀積多晶硅，采 用表面平坦化技術(shù)，形成表面平整的多晶硅層；步驟4:刻蝕多晶硅柵和柵氧化層，形成柵極G; -步驟5:注入硼離子B+，并退火兼推進(jìn)形成p基區(qū)；步驟6:注入磷離子P+，并退火兼推進(jìn)形成n+源區(qū)；步驟7:進(jìn)行襯底減薄、電極制備、劃片、封裝后即成。
5、 按照權(quán)利要求4所述的溝槽平面柵MOSFET器件的制造方法，其特 征在于，所述溝槽的形狀為矩形槽，溝槽深度小于p基區(qū)的深度，溝槽寬度 小于p基區(qū)之間的間距。
6、 按照權(quán)利要求4所述的溝槽平面柵MOSFET器件的制造方法，其特征 在于，所述步驟2中的溝槽的形狀為上大下小的梯形溝槽，槽壁和槽底面的 夾角與溝槽深度和溝槽上、下邊寬度應(yīng)滿足下式《二妙.(w"匿w。)/2式中，e為槽壁和槽底面的夾角，dt為溝槽深度，wu為溝槽上邊寬度，Wt2為溝槽下邊寬度。
全文摘要
本發(fā)明公開(kāi)了一種溝槽平面柵MOSFET器件，包括在n⁺硅襯底層上面連接有n^-外延層，n^-外延層的上方設(shè)置有平面柵極G，平面柵極G的兩側(cè)的外延層上各設(shè)置有一個(gè)p基區(qū)，每個(gè)p基區(qū)內(nèi)設(shè)置有n⁺源區(qū)，在表面處n⁺源區(qū)與p區(qū)短路形成源極S，其特征在于，在兩個(gè)p基區(qū)之間，并且沿n^-外延層上端中間部位開(kāi)有溝槽，溝槽內(nèi)部填充有多晶硅柵，該部分多晶硅柵與n^-外延層之間填充有柵氧化層，該部分柵氧化層和多晶硅柵分別與n^-外延層上方平面部分的柵氧化層和多晶硅柵連為一體。該溝槽平面柵MOSFET結(jié)構(gòu)提高了器件的擊穿電壓，降低了導(dǎo)通電阻，且開(kāi)關(guān)損耗保持不變；器件設(shè)計(jì)與制造的自由度增加。該溝槽平面柵MOSFET器件的制作工藝成本低，并與現(xiàn)有的VDMOS工藝完全兼容。
文檔編號(hào)H01L29/66GK101540338SQ20091002227
公開(kāi)日2009年9月23日 申請(qǐng)日期2009年4月29日 優(yōu)先權(quán)日2009年4月29日
發(fā)明者丞 孫, 王彩琳 申請(qǐng)人:西安理工大學(xué)