專利名稱：Esd保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電路，其包括第一電源線、第二電源線、壓敏 可控ESD保護(hù)裝置以及至少一個(gè)額外引腳，優(yōu)選地將該壓敏可控 ESD保護(hù)裝置配置為連接在第一電源線和第二電源線之間的晶體管。
背景技術(shù)：
靜電放電(ESD)保護(hù)電路是任何集成電路的重要部分，其保 護(hù)電路的其余部分免受ESD事件期間可能發(fā)生的高電壓的損壞。保 護(hù)電路的任務(wù)是引導(dǎo)放電電流通過(guò)一條為了在這樣的事件期間能處 理高電流電平而特別設(shè)計(jì)的路徑。所得到的施加在兩個(gè)引腳之間的電 壓必須低于也連接到這些引腳的晶體管的擊穿電壓。
在大多數(shù)處理中，開(kāi)發(fā)出特殊的ESD保護(hù)裝置來(lái)用于這樣的電 路中。這些裝置的電流-電壓特性中通常具有快回(snapback)特性。 一種常用的ESD保護(hù)裝置T1是如圖IA所示的柵極接地NMOS晶體 管。
在迫使電流I通過(guò)ESD保護(hù)裝置T1的情況下，如圖1B的電流
-電壓特性所示，電壓V將首先增大到觸發(fā)電壓Vtrkk3er并且隨后在
裝置進(jìn)入到可以傳導(dǎo)高電流的低歐姆區(qū)域時(shí)下降到VHOLD。在產(chǎn)品正 常工作的情況下，ESD保護(hù)裝置Tl兩端的電壓不能超過(guò)保持電壓 VH0U)，從而只有在ESD事件期間才能進(jìn)入到低歐姆高電流模式。連 接到引腳的所有裝置的擊穿電壓必須總是高于ESD保護(hù)裝置T1的觸 發(fā)電壓VTRIGGER，因?yàn)樵撚|發(fā)電壓是ESD事件期間存在的電壓。 通常針對(duì)ESD保護(hù)裝置會(huì)常常結(jié)合兩種策略 一種策略是提供基于電源軌的保護(hù)電路(見(jiàn)圖2)。這里所有的 引腳VA、 VB都通過(guò)二極管Dl、 D2、 D3、 D4連接到電源線VDD、 Vss。繼而在電源線VoD、 Vss之間有一個(gè)中央ESD保護(hù)裝置Tl。在ESD事件期間，當(dāng)迫使電流IE從 一 個(gè)引腳VA流到另 一 個(gè)引腳VB時(shí)， 電流Ie將從第一引腳VA經(jīng)二極管D3流到電源線VDD、再經(jīng)保護(hù)裝 置Tl和二極管D2流到第二引腳VB。以這種方式受到保護(hù)而得到的 兩個(gè)引腳VA、 VB的所有組合間的保持電壓現(xiàn)在等于ESD保護(hù)裝置 Tl的保持電壓加上兩個(gè)二極管的正向電壓。
另一種策略是引腳特定保護(hù)(見(jiàn)圖3)。在該電路中，引腳Va 不(僅僅)通過(guò)二極管而是(還)通過(guò)ESD保護(hù)裝置T3連接到電源 線VDD、 Vss。如果引腳VA需要比基于電源軌的保護(hù)電路的電源線 VDD、 Vss之間的ESD保護(hù)元件Tl、 T2的觸發(fā)和保持電壓低的引腳 特定觸發(fā)和保持電壓電平，則可以使用這種策略。
如圖3所示，如果需要保持和觸發(fā)電壓比單個(gè)ESD保持裝置Tl 的保持和觸發(fā)電壓高，則可以使用這種ESD保護(hù)裝置Tl、 T2的疊 加?？蛇x地，可以使用有源箝位電路。其可由電壓觸發(fā)，或者也可以 是電容式的。
對(duì)于最經(jīng)濟(jì)的電路，所有元件的擊穿電壓要盡可能接近最大電 源電壓(因?yàn)槿魏侮P(guān)于電壓容量的開(kāi)支都要靠硅的面積來(lái)承擔(dān))。為 了防止在ESD事件期間被破壞，擊穿電壓必須總是高于ESD保護(hù)電 路的觸發(fā)電壓(和保持電壓):VSUPPLY，MAX<VHOLD<VTRIGGER<BVDS， 即所謂的設(shè)計(jì)余量。
這意味著最大電源電壓與ESD保持電壓之間的差應(yīng)被保持為盡 可能低，并且電路元件的擊穿電壓與ESD保護(hù)電路的觸發(fā)電壓之間 的差應(yīng)被保持為盡可能低，而且ESD保護(hù)電路的觸發(fā)電壓與保持電 壓之間的差應(yīng)被保持為盡可能低。
在使用了標(biāo)準(zhǔn)的基于快回ESD保護(hù)裝置的情況下，必須通過(guò)疊 加這樣的保護(hù)元件來(lái)產(chǎn)生所需的觸發(fā)和保持電壓，直到所得保持電壓 大于最大電源電壓。隨后所得觸發(fā)電壓確定元件所需的擊穿電壓 BVDS。清楚的是觸發(fā)電壓與保持電壓之間的差增大了所需的BVDS。 如果疊加的保護(hù)裝置的數(shù)量很大，則這種情況是特別不宜的。對(duì)于N 個(gè)ESD保護(hù)裝置的疊加，這給出了額外的電壓余量 N*(VTRIGGER-VHOLD)。通常(關(guān)于保持電壓來(lái)說(shuō))只有幾種類型的ESD
5保護(hù)裝置可用，因而出現(xiàn)了額外的電壓余量。同樣，通常關(guān)于BVDS來(lái)說(shuō)只有幾種類型的晶體管可用。這也導(dǎo)致了如下示例中所示的額外的電壓余量
可用的ESD保護(hù)裝置，其中VH0LD=12V， VTRIGGER=17V可用的晶體管，其中BVds-12V，24V，60V，以及120V最大電源電壓二38V
需要4個(gè)ESD保護(hù)裝置的疊加以給出VHOLD，STACK=48V并且Vtregger，stack=68 V 。
現(xiàn)在BVDs必須高于68V，這意味著需要將120V的裝置用于38V的應(yīng)用。設(shè)計(jì)一種BV大約為80V的非標(biāo)準(zhǔn)HV晶體管是一種可選方式，但這需要付出相當(dāng)大的努力而要短期內(nèi)進(jìn)入市場(chǎng)是不可能的。
有源箝位電路使用普通晶體管來(lái)導(dǎo)通ESD電流。為了將放電事件中流過(guò)的電流降低幾個(gè)安培，該晶體管的寬度典型地為幾個(gè)毫米。具有觸發(fā)電路的有源箝位是由可預(yù)測(cè)的良好模擬的電路元件構(gòu)建成的，對(duì)于快回疊加不會(huì)受到上述電壓余量問(wèn)題的影響。然而，尤其是對(duì)于高壓有源箝位，面積消耗是相當(dāng)可觀的，這一點(diǎn)對(duì)于小型IC是不實(shí)用的。如果IC包含多重電壓范圍，每種電壓范圍都需要其各自的有源箝位，這會(huì)額外增加面積消耗。

發(fā)明內(nèi)容
本發(fā)明的 一 個(gè)目的是提供 一 種在開(kāi)篇段落中定義的類型的E S D保護(hù)電路，其中避免了上述缺點(diǎn)。
為了實(shí)現(xiàn)該目的，提供了根據(jù)本發(fā)明特征的ESD保護(hù)電路，從而能夠以下面的方式來(lái)定義根據(jù)本發(fā)明的E S D保護(hù)電路的特征
一種ESD保護(hù)電路包括第一電源線、第二電源線、ESD保護(hù)裝置，所述ESD保護(hù)裝置優(yōu)選地被配置為晶體管，其連接在第一和第二電源線之間，并且ESD保護(hù)電路還包括至少一個(gè)引腳，其通過(guò)二極管被連接到第一和第二電源線，其中能夠通過(guò)由觸發(fā)電壓設(shè)置電路設(shè)置的觸發(fā)電壓控制ESD保護(hù)裝置，其中ESD保護(hù)電路包括連接到至少一個(gè)引腳并提供了引腳特定觸發(fā)電壓的觸發(fā)電路，其中觸發(fā)電路還被連接到觸發(fā)電壓設(shè)置電路。
通過(guò)提供一種具有單個(gè)電壓觸發(fā)有源箝位的ESD保護(hù)電路，其中該有源箝位是由具有多個(gè)觸發(fā)電壓(多個(gè)觸發(fā)電壓是根據(jù)ESD事件中所涉及引腳而決定的)的觸發(fā)電路觸發(fā)的，可將箝位電壓精確地與最大電源電壓進(jìn)行匹配，而不會(huì)引起觸發(fā)電壓與保持電壓間的差異的缺點(diǎn)以及針對(duì)較高電壓疊加保護(hù)裝置的逐級(jí)精度的缺點(diǎn)。特別是如果電路與具有可伸縮漂移區(qū)域而導(dǎo)致了可伸縮擊穿電壓BVDs和電阻
Rds,ow的晶體管結(jié)合，則獲得了對(duì)于晶體管具有可能的最小擊穿電壓BVDs并具有最小電路面積的有效ESD保護(hù)電路。
觸發(fā)電路是由可預(yù)測(cè)的良好模擬的電路元件構(gòu)建的，尤其是由那些在從屬權(quán)利要求中定義的元件構(gòu)建的。
通過(guò)用并行連接到觸發(fā)電壓設(shè)置電路部分的電子開(kāi)關(guān)裝置來(lái)構(gòu)建觸發(fā)電路，在電子開(kāi)關(guān)裝置接通時(shí)所述的電路部分被旁路。接通電子開(kāi)關(guān)裝置所需的電壓可針對(duì)每個(gè)引腳單獨(dú)設(shè)計(jì)。通過(guò)在觸發(fā)電路中使用齊納二極管，尤其是在觸發(fā)電路中用作觸發(fā)電壓設(shè)置電路的旁路部分的路徑中使用齊納二極管，可容易地實(shí)現(xiàn)多觸發(fā)電壓。
通過(guò)下面描述的示例實(shí)施例可了解并解釋本發(fā)明的上述方面以及其他方面。


將參考示例實(shí)施例來(lái)描述本發(fā)明。然而本發(fā)明并不限于這些示例實(shí)施例。
圖1A示出了典型ESD保護(hù)裝置的示意電路圖。
圖1B示出了圖1A電路的I-V特性，其中l(wèi)MAx是發(fā)生二次擊穿
的最大電流水平。
圖2示出了基于電源軌的保護(hù)電路的示意電路圖。
圖3示出了引腳特定保護(hù)電路的示意電路圖。在該示例中，用
兩個(gè)接地柵極NMOS晶體管來(lái)保護(hù)電源軌并只用一個(gè)接地柵極
NMOS晶體管來(lái)保護(hù)引腳A。
圖4示出了現(xiàn)有技術(shù)中具有箝位電路的基于電源軌的E S D保護(hù)電路的示意電路圖。
圖5示出了在引腳Va和VB之間發(fā)生ESD事件期間圖4的基于電源軌的ESD保護(hù)電路中流過(guò)的電流。
圖6示出了根據(jù)本發(fā)明的具有引腳特定箝位電壓的基于電源軌的ESD保護(hù)電路的示意電路圖。
圖7A示意性示出在根據(jù)圖6的具有引腳特定箝位電壓的基于電源軌的ESD保護(hù)電路中從引腳Vdd到引腳VA的觸發(fā)電流和ESD電流。
圖7B示意性示出在根據(jù)圖6的具有引腳特定箝位電壓的基于電源軌的ESD保護(hù)電路中從引腳Va到引腳Vss的觸發(fā)電流和ESD電流。
圖7C示意性示出在根據(jù)圖6的具有引腳特定箝位電壓的基于電源軌的ESD保護(hù)電路中從引腳VDD到引腳Vss的觸發(fā)電流和ESD電流。
圖8示出了圖6中具有在此用于試驗(yàn)和仿真的特別選擇的齊納二極管的所指示的齊納電壓的電路。
圖9示出了在根據(jù)圖8的電路中Vdd引腳與Vss引腳之間的穩(wěn)態(tài)I-V特性。
圖IO示出了在根據(jù)圖8的電路中Va引腳與Vss引腳之間的穩(wěn)態(tài)I-V特性。
圖11示出了在根據(jù)圖8的電路中Vdd引腳與VA引腳之間的穩(wěn)態(tài)I-V特性。
圖12示出了響應(yīng)于根據(jù)圖8的電路中Vdd引腳與Vss引腳之間l|is內(nèi)1A的電流脈沖的瞬時(shí)電壓。
圖13示出了響應(yīng)于根據(jù)圖8的電路中Va引腳與Vss引腳之間lps內(nèi)1A的電流脈沖的瞬時(shí)電壓。
圖14示出了響應(yīng)于根據(jù)圖8的電路中Vdd引腳與va引腳之間lps內(nèi)1A的電流脈沖的瞬時(shí)電壓。
具體實(shí)施方式
以解釋說(shuō)明圖4中具有有源箝位電路的ESD保護(hù)電路來(lái)開(kāi)始對(duì)
本發(fā)明實(shí)施例的詳細(xì)描述。該電路是已知技術(shù)，但是用來(lái)介紹本發(fā)明
的改進(jìn)的觸發(fā)電路。該電路包括中央ESD保護(hù)晶體管MP，其被構(gòu)成為具有高于任意引腳間所需箝位電壓的擊穿電壓BVds的橫向n型DMOS晶體管。該晶體管Mp的漏極D連接到正電源軌VDD，源極S連接到負(fù)電源軌Vss。 ESD保護(hù)晶體管Mp的控制輸入端，也就是其柵極G連接到觸發(fā)電壓設(shè)置電路。在最簡(jiǎn)化的實(shí)施例中，觸發(fā)電壓設(shè)置電路包括電阻器Rp，該電阻器連接到晶體管Mp的源極S和柵極G之間，且還(通過(guò)齊納二極管)連接到正電源軌VDD。然而在本實(shí)施例中，觸發(fā)電壓設(shè)置電路還包含驅(qū)動(dòng)晶體管MD，其被用來(lái)迫使觸發(fā)電流Lr通過(guò)電阻器RP，從而在必要時(shí)(即，在ESD事件的情況下)導(dǎo)通晶體管MP。驅(qū)動(dòng)晶體管MD本身是以使用流過(guò)連接在晶體管MD
的源極和柵極G之間的電阻器RD的觸發(fā)電流lT這種相同的方式來(lái)驅(qū)
動(dòng)的。導(dǎo)通驅(qū)動(dòng)晶體管Md和功率晶體管Mp所需的觸發(fā)電流It可由觸發(fā)電壓設(shè)置電路的各種部分導(dǎo)出，例如由下面將耍描述的 一 個(gè)或多個(gè)齊納二極管導(dǎo)出，這取決于ESD事件中所涉及的引腳。所有的非電源引腳，即引腳Va和Vb被二扱管D1、 D3 (或二極管的疊加)連接到正電源線VDD，使得二極管Dl、 D3的陽(yáng)極連接到各個(gè)引腳VA、Vb且二扱管D1、 D3的陰極連接到正電源線Vdd。以此類似方式，引腳VA、 Vb被二扱管D2、 D4連接到負(fù)電源線Vss，使得二極管D2、D4的陰極連接到引腳VA、 VB且陽(yáng)極連接到負(fù)電源線Vss。連接到引腳VA、 VB的二極管Dl到D4形成了一部分ESD電流路徑并因此必須具有導(dǎo)通ESD電流脈沖IE的必要尺寸。這意味著二極管D1到D4的擊穿電壓必須高于對(duì)應(yīng)于陽(yáng)極和陰極引腳的箝位電壓。對(duì)于電源引腳VDD與Vss之間的ESD事件，在正電源弓I腳VDD與驅(qū)動(dòng)晶體管MD柵極之間的齊納二極管Z1、 Z2、 Z3的簡(jiǎn)單疊加目前足以產(chǎn)生"觸發(fā)"電流lT來(lái)導(dǎo)通驅(qū)動(dòng)晶體管Md和中央ESD保護(hù)晶體管MP?，F(xiàn)在通過(guò)將齊納二極管Zl到Z3的齊納電壓與晶體管Md和Mp的兩個(gè)閾值電壓之和來(lái)確定箝位電壓。 一旦電源引腳Vdd與Vss之間的ESD電流脈沖IE引起了所述引腳間的電壓超過(guò)該值，就導(dǎo)通功率晶體管MP
9并將導(dǎo)通ESD電流lE從而防止額外的電壓增加。
圖5示出了將驅(qū)動(dòng)晶體管MD導(dǎo)通最終將ESD保護(hù)晶體管MP導(dǎo)通的"觸發(fā)"電流It的路徑。觸發(fā)電流It形成了在ESD事件情況下流過(guò)電路的總電流的一部分?？傠娏鞯牧硪徊糠质橇鬟^(guò)功率晶體管Mp的ESD電流lE。在圖5的電路中，引腳Va、 VB之間的箝位電壓電平幾乎等于電源引腳VDD、 Vss之間的箝位電壓(嚴(yán)格的說(shuō)，兩個(gè)二極管正向電壓較高，即，分別是二極管Dl和D4或者二極管D3和D2的正向電壓)。
雖然圖4中這種已知的ESD保護(hù)電路滿足所有引腳都需被箝位在實(shí)質(zhì)相同的電平處的應(yīng)用，但在需將一個(gè)引腳箝位在不同電壓電平的情況下該電路將會(huì)失效。然而這個(gè)問(wèn)題通過(guò)本發(fā)明的添加如圖6所示的引腳特定觸發(fā)電路而得以解決。通過(guò)這種方法，本發(fā)明使得引腳特定保護(hù)裝置或引腳特定箝位電路變得多余。圖6的電路是基于圖4的電路，但具有根據(jù)本發(fā)明的引腳特定觸發(fā)電路1。圖4和圖6的電路中相同的元件用相同的數(shù)字標(biāo)號(hào)來(lái)表示，并且不再對(duì)它們做多余的解釋而是參考以上圖4電路的描述。為了簡(jiǎn)化，在圖6中去除了引腳Vb及其保爐二扱管D3、 D4。然而應(yīng)該理解引腳的數(shù)量并不限于本發(fā)明示出的任何方式。
引腳特定觸發(fā)電路1包含第一電子開(kāi)關(guān)裝置MNA，例如，其被構(gòu)成為n型DMOS晶體管。第一開(kāi)關(guān)裝置MwA的漏極D被連接到電源線Vdd并且其源扱S被連接到齊納二極管Z4的陰極。控制線Cl
將引腳VA連接到第一開(kāi)關(guān)裝置MNA的柵極G。因此，第一電子開(kāi)關(guān)裝置M^的狀態(tài)(打開(kāi)或閉合)根據(jù)引腳中VA呈現(xiàn)的電壓而受到控制。齊納二極管Z4的陽(yáng)極連接在齊納二極管Zl的陰極與齊納二極管Z2的陽(yáng)極之間。
引腳特定觸發(fā)電路1還包含第二電子開(kāi)關(guān)裝置MPA，例如，其被構(gòu)成為p型DMOS晶體管。第二開(kāi)關(guān)裝置MPA的漏極D被連接到驅(qū)動(dòng)晶體管M d的柵極并且其源極S被連接到齊納二極管Z 5的陽(yáng)極?？刂凭€C2將引腳VA連接到第二開(kāi)關(guān)裝置MpA的柵極G。因此，第
二電子開(kāi)關(guān)裝置MpA的狀態(tài)(打開(kāi)或閉合)根據(jù)引腳中VA呈現(xiàn)的電壓而受到控制。齊納二極管Z5的陰極連接在齊納二極管Z2的陰極 與齊納二極管Z3的陽(yáng)極之間。
由于有引腳特定觸發(fā)電路1，因此箝位電壓取決于在ESD事件 中所涉及的引腳。電源引腳Vdd與Vss之間的箝位電壓大約是3*VZ， 其中Vz是疊加的齊納二極管Zl到Z3的齊納電壓。引腳Va與Vss 之間或引腳Vdd與VA之間的箝位電壓僅為2*VZ+VT，其中VT是電 子開(kāi)關(guān)裝置M^或MPA的閾值電壓。
圖7A示意性示出了在ESD事件期間在引腳VDD和引腳VA之間 流過(guò)的觸發(fā)電流It和ESD電流IE。觸發(fā)電流It從引腳VoD經(jīng)齊納二 極管Z3、齊納二極管Z5、第二開(kāi)關(guān)裝置MpA、電阻器Ro和Rp、以 及二極管D2而流到引腳VA。 ESD電流Ie從引腳Voo經(jīng)中央ESD保 護(hù)晶體管Mp和二極管D2而流到引腳VA。
圖7B示意性示出了在ESD事件期間在引腳VA和引腳Vss之間 流過(guò)的觸發(fā)電流It和ESD電流IE。觸發(fā)電流It從引腳VA經(jīng)二極管 Zl、第一開(kāi)關(guān)裝置MNA、齊納二極管Z4、齊納二極管Zl、電阻器 Rd禾卩Rp而流到引腳VSS。ESD電流lE從引腳VA經(jīng)二極管Dl和中央 ESD保護(hù)晶體管Mp而流到引腳Vss。
圖7C示意性示出了在ESD事件期間在引腳Vdd和引腳Vss之 間流過(guò)的觸發(fā)電流It和ESD電流IE。觸發(fā)電流It從引腳VoD經(jīng)疊加 的齊納二極管Z3、 Z2、 Zl以及電阻器Rd和Rp而流到引腳Vss。 ESD 電流IE從弓I腳VDD經(jīng)中央ESD保護(hù)晶體管MP而流到弓I腳Vss 。
針對(duì)穩(wěn)態(tài)情況和瞬時(shí)情況，根據(jù)圖8所示電路示模擬了本發(fā)明 的一個(gè)實(shí)施例。對(duì)于穩(wěn)態(tài)的模擬，將電流源連接到被測(cè)試的引腳之間 并且對(duì)所得的I-V特性進(jìn)行了模擬。對(duì)于暫態(tài)，施加liis電流脈沖并 且模擬電壓響應(yīng)。該狀態(tài)對(duì)應(yīng)于所建立的傳輸線測(cè)量。圖8示出了圖6 中具有為試驗(yàn)和模擬而選擇的齊納二極管的所指示的齊納電壓的電 路。
圖9示出了 Vdd引腳與Vss引腳之間的穩(wěn)態(tài)I-V特性。圖10示 出了 Va弓I腳與Vss引腳之間的穩(wěn)態(tài)I-V特性。圖11示出了 Vdd弓I』卻 和VA引腳之間的穩(wěn)態(tài)I-V特性。圖12示出了響應(yīng)于Vdd引腳和Vss引腳間l網(wǎng)內(nèi)1A的電流脈 沖的瞬時(shí)電壓。圖13示出了響應(yīng)于Va引腳和Vss引腳間l(is內(nèi)1A 的電流脈沖的瞬時(shí)電壓。圖14示出了響應(yīng)于VDD引腳和VA弓|腳間lps 內(nèi)1A的電流脈沖的瞬時(shí)電壓。
本發(fā)明可被用于具有基于電源軌的保護(hù)電路的所有集成電路，其 中需要引腳特定ESD保護(hù)電壓，例如在d類音頻功率放大器IC中。本 發(fā)明尤其用于減小對(duì)未直接連接到電源引腳之間的晶體管的擊穿電壓 的需求。
應(yīng)當(dāng)注意上述實(shí)施例示意性示出本發(fā)明而非限制本發(fā)明，并且 本領(lǐng)域技術(shù)人員在不超出所附權(quán)利要求范圍的情況下能夠設(shè)計(jì)出許 多可選實(shí)施例。在權(quán)利要求中，括號(hào)間的任何參考標(biāo)記都不應(yīng)理解為 限制權(quán)利要求。詞語(yǔ)"包含"并不排除權(quán)利要求所列元件或步驟以外的 其他元件和步驟的存在。元件前面的詞語(yǔ)"一"或"一個(gè)"并不排除存在 多個(gè)這樣的元件。在列舉了多個(gè)裝置的產(chǎn)品權(quán)利要求中，幾個(gè)裝置可 以實(shí)現(xiàn)為同一個(gè)硬件項(xiàng)。事實(shí)上在不同權(quán)利要求中提出的特定方式并 不表示這些方式的組合不能用來(lái)獲得優(yōu)點(diǎn)。
權(quán)利要求
1.一種電路，包括第一電源線(VDD)、第二電源線(VSS)、以及連接在第一電源線(VDD)和第二電源線(VSS)之間的ESD保護(hù)裝置；至少一個(gè)引腳(VA)，其通過(guò)二極管(D1，D2)被連接到第一電源線(VDD)和第二電源線(VSS)；以及觸發(fā)電路(1)，其被連接到至少一個(gè)引腳(VA)并適于提供引腳特定觸發(fā)電壓；其中通過(guò)由觸發(fā)電壓設(shè)置電路(RP，RD，Z1，Z2，Z3)設(shè)置的觸發(fā)電壓能夠控制ESD保護(hù)裝置，其中觸發(fā)電路(1)還被連接到觸發(fā)電壓設(shè)置電路(RP，RD，Z1，Z2，Z3)。
2. 根據(jù)權(quán)利要求1所述的電路，其中觸發(fā)電路(1)包括電子 幵關(guān)裝置(MNA,MNP)，它們能夠由施加到至少一個(gè)引腳(VA)的電 壓來(lái)控制，其中電子開(kāi)關(guān)裝置(MNA，MNP)并聯(lián)到觸發(fā)電壓設(shè)置電路 的部分。
3. 根據(jù)權(quán)利要求2所述的電路，其中觸發(fā)電壓設(shè)置電路中并聯(lián) 了電子開(kāi)關(guān)裝置的部分包括至少 一個(gè)齊納二極管(Z1,Z2，Z3)。
4. 根據(jù)權(quán)利要求2或3所述的電路，其中觸發(fā)電路(1)包括 至少一個(gè)齊納二極管(Z4,Z5)，齊納二極管(Z4,Z5)串聯(lián)到電子開(kāi) 關(guān)裝置和觸發(fā)電壓設(shè)置電路。
5. 根據(jù)權(quán)利要求2所述的電路，其中電子開(kāi)關(guān)裝置(MNA，MNP) 被配置為晶體管，優(yōu)選地為MOS晶體管。
6. 根據(jù)權(quán)利要求5所述的電路，其中第一開(kāi)關(guān)裝置(MNA)的 晶體管漏極(D)被連接到正電源軌(VDD)，并且其中柵極(G)被連接到至少一個(gè)引腳(VA)，該引腳(VA)經(jīng)二極管(D1，D2) 連接到第一電源線(VDD)和第二電源線(Vss)，并且其中源極(S) 被連接到齊納二極管(Z4)的陰極，而該齊納二極管(Z4)的陽(yáng)極 被連接到觸發(fā)電壓設(shè)置電路的齊納二極管(Z1，Z2)之間的接頭。
7.根據(jù)權(quán)利要求5所述的電路，其中第二開(kāi)關(guān)裝置(MNP)的 晶體管漏極(D)被連接到觸發(fā)晶體管(MD)的電阻(RD)或者被 連接到ESD保護(hù)裝置(MP)的電阻(RD)，晶體管柵極(G)被連 接到引腳(VA)，并且晶體管源極(S)被連接到齊納二極管(Z5) 的陽(yáng)極，而該齊納二極管(Z5)的陰極被連接到觸發(fā)電壓設(shè)置電路 的齊納二極管(Z2，Z3)之間的接頭。
全文摘要
一種ESD保護(hù)電路，包括第一電源線(V_DD)、第二電源線(V_SS)、以及連接在第一和第二電源線(V_DD，V_SS)之間的被優(yōu)選配置為晶體管(M_P)的ESD保護(hù)裝置，還包括至少一個(gè)引腳(V_A)，其通過(guò)二極管(D1，D2)被連接到第一和第二電源線(V_DD，V_SS)。通過(guò)由觸發(fā)電壓設(shè)置電路(R_P，R_D，Z1，Z2，Z3)設(shè)置的觸發(fā)電壓來(lái)控制ESD保護(hù)裝置。ESD保護(hù)電路包括觸發(fā)電路(1)，其被連接到至少一個(gè)引腳(V_A)并提供引腳特定觸發(fā)電壓；其中觸發(fā)電路(1)還被連接到觸發(fā)電壓設(shè)置電路。
文檔編號(hào)H01L27/02GK101689545SQ200880021181
公開(kāi)日2010年3月31日 申請(qǐng)日期2008年6月18日 優(yōu)先權(quán)日2007年6月21日
發(fā)明者本諾·克拉本博格, 約翰內(nèi)斯·范茨沃爾, 馬爾科·貝爾庫(kù)特 申請(qǐng)人:Nxp股份有限公司