專利名稱：：半導體裝置及其制造方法
技術(shù)領(lǐng)域：
：本發(fā)明是關(guān)于一種半導體裝置及其制造技術(shù)，尤其是關(guān)于一種適用于具備非易失性存儲器的半導體裝置的有效技術(shù)。技術(shù)背景在半導體裝置中，有的半導體裝置的內(nèi)部具有非易失性存儲器電路部，該非易失性存儲器電路部是用來存儲例如在修整時、恢復時以及LCD(LiquidCrystalDevice，液晶顯示裝置)圖像調(diào)整時所使用的信息或半導體裝置的制造編號等相對較小容量的信息。具有此種非易失性存儲器電路部的半導體裝置，例如在日本專利特開2001-185633號公報(專利文獻1)中有所揭示。在該文獻中揭示了一種單層'多晶EEPROM裝置，其在通過絕緣膜而絕緣配置于半導體基板上的單一導電層上構(gòu)成的EEPROM(ElectricErasableProgrammableReadOnlyMemory,電可刪除可編程只讀存儲器)裝置中，能夠縮小每一位(bit)的面積。而且，例如在日本專利特開2001-257324號公報(專利文獻2)中，揭示了一種在以單層多晶快閃技術(shù)形成的非易失性存儲元件中，能夠提高信息的長期保持性能的技術(shù)。而且，例如在USP6788574(專利文獻3)的Fig.7中，揭示了一種電容部、寫入晶體管、讀出晶體管分別由n阱隔離開的結(jié)構(gòu)。并且，在專利文獻3的Fig.4A-4C、column6-7中，揭示了一種利用FN隧道電流來進行寫入/刪除的結(jié)構(gòu)。而且，例如在日本專利特開2000-311992號公報(專利文獻4)的圖1及其說明部分揭示了一種結(jié)構(gòu)在配置有雙層柵電極結(jié)構(gòu)的存儲單元的存儲單元區(qū)域中，形成著由氮化硅膜構(gòu)成的第一絕緣膜，而在周邊電路區(qū)域中，并未形成由氮化硅膜構(gòu)成的絕緣膜。而且，例如在日本專利特開2000-183313號公報(專利文獻5)的段落00650067以及圖8中揭示了一種技術(shù)在半導體基板上堆積氮化硅膜之后，利用抗蝕膜來覆蓋配置有雙層柵電極結(jié)構(gòu)的存儲單元的存儲器陣列區(qū)域的氮化硅膜，并對邏輯LSI形成區(qū)域的氮化硅膜進行蝕刻而在柵電極的側(cè)面形成側(cè)壁間隔物。[專利文獻1]日本專利特開2001-185633號公報[專利文獻2]日本專利特開2001-257324號公報[專利文獻3]USP6788574的Fig.7、Fig.4A-4C[專利文獻4〗日本專利特開2000-311992號公報(圖l)[專利文獻5]日本專利特開2000-183313號公報(段落00650067及圖8)
發(fā)明內(nèi)容然而，作為半導體裝置的接觸孔形成技術(shù)，有一種L-SAC(SelfAlignedContacthole，自對準接觸孔)技術(shù)。此技術(shù)中，在由氧化硅膜形成的層間絕緣膜與半導體基板之間，以覆蓋柵電極及下層布線的方式預先形成作為蝕刻終止層而發(fā)揮功能的氮化硅膜，在層間絕緣膜上形成接觸孔時，使氧化硅膜與氮化硅膜的蝕刻選擇比較大。由此，可以提高用來在層間絕緣膜上形成接觸孔的光刻步驟中的尺寸或?qū)势频娜菹?。然而，當具有如上所述的非易失性存儲器的半導體裝置中使用L-SAC技術(shù)時，存在如下問題如果作為蝕刻終止層而發(fā)揮功能的氮化硅膜在與非易失性存儲器的浮柵電極直接接觸的狀態(tài)下堆積在半導體基板上，則非易失性存儲器的數(shù)據(jù)保持特性會下降。這是由如下原因造成的。當通過等離子化學氣相沉積(ChemicalVaporDeposition,CVD)法等來堆積所述氮化硅膜時，氮化硅膜在其堆積的初期階段容易變成富硅膜。因此，如果氮化硅膜與浮柵電極的上表面直接接觸，則浮柵電極中的電荷會通過氮化硅膜的富硅部分而流到半導體基板側(cè)，并通過所述接觸孔內(nèi)的插塞而放出。本發(fā)明的目的在于提供一種能夠提高半導體裝置的可靠性的技術(shù)，尤其是提供一種能夠提高非易失性存儲器的數(shù)據(jù)保持特性的技術(shù)。本發(fā)明的所述以及其他目的及新穎特征可以由本說明書的記載及附圖而明確。如下所述，簡單說明本申請案中所揭示的發(fā)明中的代表性發(fā)明的概要。艮P，本發(fā)明具有具備非易失性存儲器的第一電路區(qū)域以及具備所述非易失性存儲器以外的電路的第二電路區(qū)域，在所述第二電路區(qū)域中，在形成于所述半導體基板的第一主面上的含氧絕緣膜與所述半導體基板之間，形成有含氮絕緣膜，在所述第一電路區(qū)域中，在所述含氧絕緣膜與所述半導體基板的第一主面之間，未形成含氮絕緣膜。[發(fā)明的效果]如下所述，簡單說明由本申請案中所記載的發(fā)明中的代表性發(fā)明所獲得的效果。本發(fā)明能夠提高半導體裝置的可靠性，尤其能夠提高非易失性存儲器的數(shù)據(jù)保持特性。圖1是本發(fā)明者所研究的具有非易失性存儲器的半導體裝置的主要部分剖面圖。圖2是本發(fā)明者所研究的具有非易失性存儲器的半導體裝置的其他結(jié)構(gòu)的主要部分剖面圖。圖3是本發(fā)明一實施形態(tài)的半導體裝置的主要部分剖面圖。圖4是本發(fā)明其他實施形態(tài)的半導體裝置的主要部分剖面圖。圖5是對圖1圖4的半導體裝置的非易失性存儲器的數(shù)據(jù)保持特性加以比較而示的圖表。圖6是本發(fā)明一實施形態(tài)的半導體裝置中的非易失性存儲器的主要部分電路圖。圖7是表示圖6的非易失性存儲器的數(shù)據(jù)寫入動作時對各部分施加的施加電壓的電路圖。圖8是表示圖6的非易失性存儲器的數(shù)據(jù)成批刪除動作時對各部分施加的施加電壓的電路圖。圖9是表示圖6的非易失性存儲器的數(shù)據(jù)'位單元刪除動作時對各部分施加的施加電壓的電路圖。圖10是表示圖6的非易失性存儲器的數(shù)據(jù)讀出動作時對各部分施加的施加電壓的電路圖。圖11是本發(fā)明一實施形態(tài)的半導體裝置中的非易失性存儲器的1位存儲單元的平面圖。圖12是圖11的Y2-Y2線的剖面圖。圖13是本發(fā)明一實施形態(tài)的半導體裝置中的主電路區(qū)域的主要部分剖面圖。圖14是圖11的Y2-Y2線的剖面圖，表示本發(fā)明一實施形態(tài)的半導體裝置中的非易失性存儲器的數(shù)據(jù)寫入動作時存儲單元中對各部分施加的施加電壓之一例。圖15是圖11的Y2-Y2線的剖面圖，表示本發(fā)明一實施形態(tài)的半導體裝置的非易失性存儲器的數(shù)據(jù)刪除動作時對各部分施加的施加電壓。圖16是圖11的Y2-Y2線的剖面圖，表示本發(fā)明一實施形態(tài)的半導體裝置的非易失性存儲器的數(shù)據(jù)讀出動作時對各部分施加的施加電壓。圖17是本發(fā)明其他實施形態(tài)的半導體裝置制造步驟中的主電路形成區(qū)域的半導體基板的主要部分剖面圖。圖18是與圖17同一步驟時的非易失性存儲器區(qū)域的半導體基板的主要部分剖面圖。圖19是緊跟著圖17及圖18的半導體裝置制造步驟中的主電路形成區(qū)域的半導體基板的主要部分剖面圖。圖20是與圖19同一步驟時的非易失性存儲器區(qū)域的半導體基板的主要部分剖面圖。圖21是緊跟著圖19及圖20的半導體裝置制造步驟中的主電路形成區(qū)域的半導體基板的主要部分剖面圖。圖22是與圖21同一步驟時的非易失性存儲器區(qū)域的半導體基板的主要部分剖面圖。圖23是緊跟著圖21及圖22的半導體裝置制造步驟中的主電路形成區(qū)域的半導體基板的主要部分剖面圖。圖24是與圖23同一步驟時的非易失性存儲器區(qū)域的半導體基板的主要部分剖面圖。圖25是緊跟著圖23及圖24的半導體裝置制造步驟中的主電路形成區(qū)域的半導體基板的主要部分剖面圖。圖26是與圖25同一步驟時的非易失性存儲器區(qū)域的半導體基板的主要部分剖面圖。圖27是緊跟著圖25及圖26的半導體裝置制造步驟中的主電路形成區(qū)域的半導體基板的主要部分剖面圖。圖28是與圖27同一步驟時的非易失性存儲器區(qū)域的半導體基板的主要部分剖面圖。圖29是緊跟著圖27及圖28的半導體裝置制造步驟中的主電路形成區(qū)域的半導體基板的主要部分剖面圖。圖30是與圖29同一步驟時的非易失性存儲器區(qū)域的半導體基板的主要部分剖面圖。圖31是緊跟著圖29及圖30的半導體裝置制造步驟中的主電路形成區(qū)域的半導體基板的主要部分剖面圖。圖32是與圖31同一步驟時的非易失性存儲器區(qū)域的半導體基板的主要部分剖面圖。圖33是本發(fā)明另一實施形態(tài)(實施形態(tài)2)的半導體裝置中的非易失性存儲器的存儲單元之一例的平面圖。圖34是圖33的Y3-Y3線的剖面圖。圖35是本發(fā)明另一實施形態(tài)(實施形態(tài)2)的半導體裝置的主電路區(qū)域的主要部分剖面圖。圖36是圖11的Y2-Y2線的剖面圖，表示本發(fā)明另一實施形態(tài)(實施形態(tài)3)的半導體裝置中的非易失性存儲器的存儲單元之一例。圖37是本發(fā)明另一實施形態(tài)(實施形態(tài)3)的半導體裝置的主電路區(qū)域的主要部分剖面圖。圖38是本發(fā)明另一實施形態(tài)(實施形態(tài)4)的半導體裝置的非易失性存儲器區(qū)域的主要部分平面圖。圖39是本發(fā)明另一實施形態(tài)(實施形態(tài)5)的半導體裝置中的非易失性存儲器區(qū)域的平面圖。圖40是本發(fā)明另一實施形態(tài)(實施形態(tài)6)的半導體裝置中的非易失性存儲器區(qū)域的平面圖。[符號的說明]1S半導體基板2a絕緣膜2b層間絕緣膜3a覆蓋絕緣膜3b覆蓋絕緣膜5a硅化物層6ap+型半導體區(qū)域7a7k導體部8an+型半導體區(qū)域10a柵絕緣膜10b柵絕緣膜(第二絕緣膜)10c10d10e、10f、10g1212a12b1313a13b1414a14b1515a15b1616a16b202121a21b2222a22b2323a23b2424a24b電容絕緣膜(第三絕緣膜)電容絕緣膜(第一絕緣膜)柵絕緣膜n型半導體區(qū)域n—型半導體區(qū)域n+型半導體區(qū)域p型半導體區(qū)域p+型半導體區(qū)域p—型半導體區(qū)域n型半導體區(qū)域n+型半導體區(qū)域n—型半導體區(qū)域p型半導體區(qū)域p—型半導體區(qū)域p+型半導體區(qū)域n型半導體區(qū)域n—型半導體區(qū)域n+型半導體區(qū)域?qū)w膜p型半導體區(qū)域p—型半導體區(qū)域p+型半導體區(qū)域n型半導體區(qū)域n—型半導體區(qū)域n+型半導體區(qū)域p型半導體區(qū)域p—型半導體區(qū)域p+型半導體區(qū)域n型半導體區(qū)域n—型半導體區(qū)域n+型半導體區(qū)域11<table>tableseeoriginaldocumentpage12</column></row><table>FGL柵電極QPHp通道型MIS'FETQPLp通道型MIS'FETQNHn通道型MIS*FETQNLn通道型MIS，F(xiàn)ETSW側(cè)壁FG浮柵電極MS半導體區(qū)域MSI低雜質(zhì)濃度的半導體區(qū)域MS2高雜質(zhì)濃度的半導體區(qū)域N主電路區(qū)域(第二電路區(qū)域)G柵電極NS半導體區(qū)域NS1低雜質(zhì)濃度的半導體區(qū)域NS2高雜質(zhì)濃度的半導體區(qū)域QMIS.FETPLG插塞RP抗蝕圖案DG虛設(shè)柵電極DL虛設(shè)活性區(qū)域具體實施方式在以下實施形態(tài)中，當出于方便考慮且存在需要時，分為多個部分或者實施形態(tài)進行說明，除了特別指明的情況以外，這些部分并非彼此毫無關(guān)聯(lián)，而處于一方是另一方的一部分或者全部變形例、詳細、補充說明等關(guān)系。而且，在以下實施形態(tài)中，涉及要素的數(shù)等(包括個數(shù)、數(shù)值、量、范圍等)時，除了特別指明的情況以及在原理上明確限定為特定數(shù)的情況以外，并不限定為此特定數(shù)，既可以是特定數(shù)以上，也可以是特定數(shù)以下。進而，在以下實施形態(tài)中，就其構(gòu)成要素(也包括要素步驟等)而言，除了特別指明的情況以及在原理上明確認為是必要的情況以外，未必是必要的。同樣，在以下實施形態(tài)中，當涉及構(gòu)成要素等的形狀、位置關(guān)系等時，除了特別指明的情況以及在原理上明確認為并非如此的情況以外，可認為實質(zhì)上包括近似或者類似于該形狀的構(gòu)成要素等。此說明同樣適用于所述數(shù)值以及范圍。并且，在用來說明本實施形態(tài)的所有圖中，對具有相同功能的部分標注相同的符號，并盡可能省略其重復說明。以下，根據(jù)圖式，對本發(fā)明的實施形態(tài)進行詳細說明。(實施形態(tài))首先，對具有快閃存儲器作為本發(fā)明者所研究的非易失性存儲器的半導體裝置的課題進行說明。圖l表示具有本發(fā)明者所研究的快閃存儲器的半導體裝置的主要部分剖面圖。符號MR表示快閃存儲器的存儲單元陣列(第一電路區(qū)域)，符號N表示主電路區(qū)域(第二電路區(qū)域)。另外，此處例示了主電路區(qū)域N以作為第二電路區(qū)域，但此處所謂的第二電路區(qū)域除了包括主電路區(qū)域N以外，還包括快閃存儲器以外的屯路所配置的區(qū)域，例如快閃存儲器的周邊電路的配置區(qū)域等。構(gòu)成半導體芯片的半導體基板(以下稱為基板)1S，例如是由p型(第二導電型)的硅(Si)單晶所形成的?；?S具有沿厚度方向相互位于相反側(cè)的主面(第一主面)以及背面(第二主面)。在此基板1S的主面上形成有隔離部TI。此隔離部TI是規(guī)定活性區(qū)域的部分。此處，隔離部TI例如是通過向在基板1S的主面上挖掘的淺槽內(nèi)嵌埋由氧化硅膜等構(gòu)成的絕緣膜而形成的、被稱為所謂的SGI(ShallowGrooveIsolation,淺槽隔離)或者STI(ShallowTrenchIsolation,淺溝隔離)的槽形隔離部。存儲單元陣列MR的浮柵電極FG是蓄積用于信息存儲的電荷的部分。此浮柵電極FG例如是由如低電阻的多晶硅膜般的導電體膜所構(gòu)成，并且是在電性浮游的狀態(tài)(與其他導體絕緣的狀態(tài))下形成。在存儲單元陣列MR的浮柵電極FG的寬度方向左右的基板IS(夾持通道的兩側(cè))上，形成著半導體區(qū)域MS。此半導體區(qū)域MS具有低雜質(zhì)濃度的半導體區(qū)域MS1、以及雜質(zhì)濃度高于MSI的高雜質(zhì)濃度的半導體區(qū)域MS2。低雜質(zhì)濃度的半導體區(qū)域MSl，形成在較高雜質(zhì)濃度的半導體區(qū)域MS2更接近通道的位置上。低雜質(zhì)濃度的半導體區(qū)域MS1與高雜質(zhì)濃度的半導體區(qū)域MS2為相同導電型，且相互電性連接著。而且，主電路區(qū)域N的柵電極G是主電路形成用的MIS'FETQ的柵電極。此柵電極G例如是由如低電阻的多晶硅膜般的導電體膜所形成。在主電路區(qū)域N的柵電極G的寬度方向左右的基板IS(夾持通道的兩側(cè))上，形成著半導體區(qū)域NS。此半導體區(qū)域NS具有低雜質(zhì)濃度的半導體區(qū)域NS1、以及雜質(zhì)濃度高于NS1的高雜質(zhì)濃度的半導體區(qū)域NS2。低雜質(zhì)濃度的半導體區(qū)域NS1形成在較高雜質(zhì)濃度的半導體區(qū)域NS2更接近通道的位置上。低雜質(zhì)濃度半導體區(qū)域NS1與高雜質(zhì)濃度半導體區(qū)域NS2是相同導電型，且相互電性連接著。在這樣的基板IS的主面上，以覆蓋所述浮柵電極FG以及柵電極G的方式堆積絕緣膜2a，進而在其上堆積較下層絕緣膜2a更厚的層間絕緣膜(絕緣膜)2b。絕緣膜2a例如是由氮化硅膜所形成，層間絕緣膜2b例如是由氧化硅膜所形成，絕緣膜2a以及層間絕緣膜2b，是由在各自的蝕刻時可相互使蝕刻選擇比較大的材料所形成。艮卩，下層絕緣膜2a是L-SAC(SelfAlignedContact,自對準接觸)用的絕緣膜，在用來形成接觸孔CT的蝕刻時作為蝕刻終止層而發(fā)揮作用。通過設(shè)置這樣的絕緣膜2a，主要可以縮小主電路區(qū)域N的元件尺寸。另外，在浮柵電極FG以及柵電極G的上表面、高雜質(zhì)濃度的半導體區(qū)域MS2、NS2的上表面，形成著例如硅化鈷(CoSi2)的硅化物層5a。而且，在浮柵電極FG以及柵電極G的側(cè)面上，形成著例如由氧化硅膜所形成的側(cè)壁SW。此處，在本發(fā)明者所研究的結(jié)構(gòu)中，浮柵電極FG的上表面與絕緣膜2a直接接觸。然而，當此絕緣膜2a與浮柵電極FG直接接觸時，會存在快閃存儲器的數(shù)據(jù)保持特性下降的問題。其原因在于，當通過等離子CVD法等來堆積所述絕緣膜2a時，絕緣膜2a在其堆積的初期階段容易形成富硅膜，因此當此絕緣膜2a與浮柵電極FG的上表面直接接觸時，浮柵電極FG中的電荷e將如箭頭所示，通過絕緣膜2a的富硅部分而流到基板1S側(cè)，并通過所述接觸孔CT內(nèi)的插塞PLG而放出。其次，圖2表示具有本發(fā)明者所研究的快閃存儲器的半導體裝置的其他結(jié)構(gòu)的主要部分剖面圖。此結(jié)構(gòu)中與圖1的不同之處在于，在浮柵電極FG與絕緣膜2a之間，介隔著例如由氧化硅膜所形成的覆蓋絕緣膜(絕緣膜)3a，且浮柵電極FG上未形成硅化物層5a。由此成為絕緣膜2a并不與浮柵電極FG直接接觸的構(gòu)造。此時，雖然與所述圖1的結(jié)構(gòu)相比，快閃存儲器的數(shù)據(jù)保持特性得到了改善，但如圖2箭頭所示，浮柵電極FG的電荷e依然會通過絕緣膜2a而放出，因此仍然存在快閃存儲器的數(shù)據(jù)保持特性下降的問題。因此，在本實施形態(tài)1的半導體裝置中，如圖3以及圖4所示，在主電路區(qū)域N上形成含氮絕緣膜2a，但在快閃存儲器的存儲單元陣列MR中并不形成含氮絕緣膜2a。圖3表示在所述圖1結(jié)構(gòu)的情況下不在存儲單元陣列MR上形成絕緣膜2a的情況，圖4表示在所述圖2結(jié)構(gòu)的情況下不在存儲單元陣列MR上形成絕緣膜2a的情況。而且，圖5表示對圖1以及圖2構(gòu)造的情況下與本實施形態(tài)1結(jié)構(gòu)的情況下的快閃存儲器的數(shù)據(jù)保持特性進行比較而示的圖表。圖5的符號VT1表示圖1結(jié)構(gòu)的情況下的數(shù)據(jù)保持特性，符號VT2表示圖2結(jié)構(gòu)的情況下的數(shù)據(jù)保持特性，符號VT3表示圖3以及圖4結(jié)構(gòu)的情況下的數(shù)據(jù)保持特性。圖3以及圖4結(jié)構(gòu)的任一情況下，均在主電路區(qū)域N上形成絕緣膜2a，因此均能夠維持精密化。而且，圖3以及圖4結(jié)構(gòu)的情況下(符號VT3)，不在存儲單元陣列MR上形成絕緣膜2a，因此如圖5所示，與圖1以及圖2的結(jié)構(gòu)(符號VT1、VT2)相比，可以減少來自浮柵電極FG的電荷e的泄漏。因此，能夠提高快閃存儲器的數(shù)據(jù)保持特性。另外，如圖3以及圖4所示，在其柵長方向上，從存儲單元陣列MR的浮柵電極FG的側(cè)面直到與其對向的插塞PLG為止的距離Dl，大于從主電路區(qū)域N的柵電極G的側(cè)面直到與其對向的插塞PLG為止的距離D2。g卩，在其柵長方向上，存儲器陣列MR側(cè)的半導體區(qū)域MS，廣于主電路區(qū)域N的半導體區(qū)域NS。因此，即便不在存儲單元陣列MR上設(shè)置絕緣膜2a，也不會產(chǎn)生存儲單元陣列MR中的精密化的問題。而且，在圖4的結(jié)構(gòu)中，通過以覆蓋浮柵電極FG上表面的方式設(shè)置覆蓋絕緣膜3a，而在蝕刻去除存儲單元陣列MR的絕緣膜2a時，覆蓋絕緣膜3a發(fā)揮功能以保護浮柵電極FG的上表面。由此可以提高半導體裝置的成品率以及可靠性。進而，在圖4的結(jié)構(gòu)中，覆蓋絕緣膜3a形成為，覆蓋浮柵電極FG的上表面以及浮柵電極FG側(cè)面的側(cè)壁SW的表面，進而覆蓋基板1S主面的一部分。B卩，在對準于覆蓋絕緣膜3a上的位置處形成硅化物層5a。由此，可使形成在基板1S主面上的硅化物層5a的端部與浮柵電極FG的側(cè)面，即低雜質(zhì)濃度的半導體區(qū)域MS1隔開。如果硅化物層5a成長到低雜質(zhì)濃度的半導體區(qū)域MS1中，則在硅化物層5a與基板1S之間產(chǎn)生接合漏電流的可能性變高。尤其當與主電路區(qū)域的低耐壓MIS'FET的低雜質(zhì)濃度半導體區(qū)域同時(以相同的雜質(zhì)濃度)形成低雜質(zhì)濃度的半導體區(qū)域MS1時，此問題發(fā)生的可能性變高。與此相對，本實施形態(tài)l中，由于可將形成在基板1S主面上的硅化物層5a的端部與低雜質(zhì)濃度的半導體區(qū)域MS1隔開，因此可抑制或防止在所述硅化物層5a與基板1S之間產(chǎn)生接合漏電。其次，對本實施形態(tài)l的半導體裝置的具體例進行說明。在構(gòu)成本實施形態(tài)1的半導體裝置的半導體芯片上，形成主電路的區(qū)域(第二電路區(qū)域)及快閃存儲器的區(qū)域(非易失性存儲器、第一電路區(qū)域)，所述快閃存儲器是用來存儲與所述主電路相關(guān)的相對較小容量的所需信息。在所述主電路中，例如有如DRAM(DynamicRandomAccessMemory，動態(tài)隨機存取存儲器)，或SRAM(StaticRAM,靜態(tài)隨機存取存儲器)等的存儲器電路。而且，在主電路中，例如有CPU(CentralProcessingUnite,中央處理器)或MPU(MicroProcessingUnite,微處理器)等的邏輯電路。進而，在主電路中，有所述存儲器電路及邏輯電路的混合電路或者LCD(LiquidCrystalDevice,液晶顯示裝置)驅(qū)動電路等。而且，在所述所需倍息中，例如有半導體芯片內(nèi)的修整時所使用的有效(使用)元件的配置地址信息、存儲器或LCD恢復時所使用的有效存儲單元(無缺陷的存儲單元)或有效LCD元件的配置地址信息、以及LCD圖像調(diào)整時所使用的調(diào)整電壓的修整分接信息或者半導體裝置的制造編號等。從這樣的半導體裝置(半導體芯片、半導體基板)的外部供給的外部電源為單一電源。單一電源的電源電壓例如為3.3V左右。圖6表示本實施形態(tài)1的半導體裝置中的快閃存儲器的主要部分電路圖。此快閃存儲器具有存儲單元陣列MR及周邊電路區(qū)域PR。在存儲單元陣列MR中，沿著第二方向X而配置有在第一方向Y上延伸的多條數(shù)據(jù)寫入'刪除用位線WBL(WBLO、WBLl...)、及數(shù)據(jù)讀出用位線RBL(RBL0、RBLl...)。而且，在存儲單元陣列MR中，沿著第一方向Y而配置有沿著與所述位線WBL、RBL正交的第二方向X延伸的多條控制柵布線(字線)CG(CG0、CGl...)、多條源線SL以及多條選擇線GS。各數(shù)據(jù)寫入.刪除用位線WBL電性連接至配置在所述周邊電路區(qū)域PR中的數(shù)據(jù)(0/1)輸入用逆變器電路INV。而且，各數(shù)據(jù)讀出用位線RBL電性連接至配置在所述周邊電路區(qū)域PR中的靈敏放大器電路SA。靈敏放大器電路SA例如是電流反射鏡型的。并且，在這樣的位線WBL、RBL與控制柵布線CG、源線SL及選擇線GS的柵格狀交點附近，電性連接著1位的存儲單元MC。此處，例示了1位由兩個存儲單元MC所構(gòu)成的情況。各存儲單元MC具有數(shù)據(jù)寫入，刪除用電容部(電荷注入放出部)CWE、數(shù)據(jù)讀出用MIS.FETQR、電容部C以及選擇MIS'FETQS。各個位的兩個存儲單元MC的各數(shù)據(jù)寫入.刪除用電容部CWE、CWE以相互并聯(lián)的方式電性連接著。所述各數(shù)據(jù)寫入'刪除用電容部CWE的其中一個電極，電性連接至數(shù)據(jù)寫入'刪除用位線WBL。而且，所述各數(shù)據(jù)寫入.刪除用電容部CWE的另一個電極(浮柵電極FG)，分別電性連接至各數(shù)據(jù)讀出用MISTETQR、QR的柵電極(浮柵電極FG)，并且電性連接至電容部C、C的其中一個電極(浮柵電極FG)。并且，此電容部C、C的另一個電極(控制柵電極CGW)電性連接至控制柵布線CG。另一方面，各個位的兩個存儲單元MC的數(shù)據(jù)讀出用MIS.FETQR、QR相互串聯(lián)地電性連接著，其漏極經(jīng)由選擇MIS.FETQS而電性連接至數(shù)據(jù)讀出用位線RBL，源極電性連接至源線SL。選擇MIS'FETQS的柵電極電性連接至選擇線GS。其次，通過圖7圖IO來說明這樣的快閃存儲器的數(shù)據(jù)寫入動作例。圖7表示圖6的快閃存儲器的數(shù)據(jù)寫入動作時對各部分施加的施加電壓。虛線Sl表示作為數(shù)據(jù)寫入入'j豕rnjif怖平乂L丄vn、w「個小/、j近f手i':M陌平乂ij丄vlis乂。力5T，w:^:定;i兮》j7于做屯lKai八電子定義為數(shù)據(jù)寫入，但也可以相反地將釋出浮柵電極的電子定義為數(shù)據(jù)寫入。在數(shù)據(jù)寫入時，對連接著所述選擇存儲單元MCs的所述電容部C的另一個電極的控制柵布線CGO(CG)，施加例如9V左右的正控制電壓。對其他的控制柵布線CG1(CG)施加例如OV的電壓。而且，對電性連接著選擇存儲單元MCs的所述數(shù)據(jù)寫入'刪除用電容部CWE的其中一個電極的數(shù)據(jù)寫入，刪除用位線WBLO(WBL)，施加例如-9V左右的負電壓。對其他的數(shù)據(jù)寫入'刪除用位線WBL1(WBL)，施加例如OV的電壓。而且，對選擇線GS、源線SL以及數(shù)據(jù)讀出用位線RBL，施加例如0—V的電壓。由此，通過整個通道的FN隧道電流，對選擇存儲單元MCs的數(shù)據(jù)寫入'刪除用電容部CWE、CWE的浮柵電極注入電子，從而寫入數(shù)據(jù)。其次，圖8表示圖6的快閃存儲器的數(shù)據(jù)成批刪除動作時對各部分施加的施加電壓。虛線S2表示作為數(shù)據(jù)成批刪除對象的多個存儲單元MC(以下稱為選擇存儲單元MCsel)。另外，此處是將釋出浮柵電極的電子定義為數(shù)據(jù)刪除，但亦可相反地將對浮柵電極注入電子定義為數(shù)據(jù)刪除。在數(shù)據(jù)成批刪除時，對連接著所述多個選擇存儲單元MCsel的所述電容部C的另一個電極的控制柵布線CGO、CG1(CG)，施加例如-9V左右的負控制電壓。而且，對電性連接著選擇存儲單元MCsel的所述數(shù)據(jù)寫入'刪除用電容部CWE的其中一個電極的數(shù)據(jù)寫入.刪除用位線WBLO、WBL1(WBL)，施加例如9V左右的正電壓。而且，對選擇線GS、源線SL以及數(shù)據(jù)讀出用位線RBL，施加例如0V。由此，通過整個通道的FN隧道電流，將進行數(shù)據(jù)成批刪除的多個選擇存儲單元MCsel的數(shù)據(jù)寫入'刪除用電容部CWE、CWE的浮柵電極中蓄積的電子放出，從而成批刪除多個選擇存儲單元MCsel的數(shù)據(jù)。其次，圖9表示圖6的快閃存儲器的數(shù)據(jù)'位單元刪除動作時對各部分施加的施加電壓。虛線S3表示作為數(shù)據(jù)成批刪除對象的存儲單元MC(以下稱為選擇存儲單元MCse2)。在進行數(shù)據(jù)'位單元刪除時，對連接著所述選擇存儲單元MCse2的所述電容部C的另一個電極的控制柵布線CGO(CG)，施加例如-9V左右的負控制電壓。對其他的控制柵布線CG1(CG),施加例如0V的電壓。而且，對電性連接著選擇存儲單元MCse2的所述數(shù)據(jù)寫入'刪除用電容部CWE的其中一個電極的數(shù)據(jù)寫入.刪除用位線WBLO(WBL)，施加例如9V左右的正電壓。對其他的數(shù)據(jù)寫入.刪除用位線WBL1(WBL)，施加例如OV的電壓。而且，對選擇線GS、源線SL以及數(shù)據(jù)讀出用位線RBL，施加例如OV的電壓。由此，通過整個通道的FN隧道電流，將作為數(shù)據(jù)刪除對象的選擇存儲單元MCse2的數(shù)據(jù)寫入'刪除用電容部CWE、CWE的浮柵電極中蓄積的電子放出，從而刪除作為數(shù)據(jù)刪除對象的選擇存儲單元MCse2的數(shù)據(jù)。其次，圖IO表示圖6的快閃存儲器的數(shù)據(jù)讀出動作時對各部分施加的施加電壓。虛線S4表示作為數(shù)據(jù)讀出對象的存儲單元MC(以下稱為選擇存儲單元MCr)。在數(shù)據(jù)讀出時，對連接著所述選擇存儲單元MCr的所述電容部C的另一個電極的控制柵布線CGO(CG)，施加例如3V左右的控制電壓。對其他的控制柵布線CG1(CG)，施加例如0V的電壓。而且，對電性連接著選擇存儲單元MCr的所述數(shù)據(jù)寫入，刪除用電容部CWE的其中一個電極的數(shù)據(jù)寫入-刪除用位線WBLO、WBL1(WBL)，施加例如OV左右的電壓。而且，對電性連接著所述選擇存儲單元MCr的所述選擇MIS'FETQS的柵電極的選擇線GS，施加例如3V左右的電壓。并且，對數(shù)據(jù)讀出用位線RBL,施加例如1V左右的電壓。進而，對源線SL施加例如0V的電壓。由此，將作為數(shù)據(jù)讀出對象的選擇存儲單元MCr的數(shù)據(jù)讀出用MIS，F(xiàn)ETQR作為接通條件，根據(jù)此數(shù)據(jù)讀出用MIS.FETQR的通道中有無漏極電流流動，而讀出選擇存儲單元MCr中所存儲的數(shù)據(jù)為0/1中的哪一個。其次，圖11是本實施形態(tài)1的半導體裝置中的快閃存儲器的1位存儲單元MC的平面圖，圖12是圖11的Y2-Y2線的剖面圖，圖13是本實施形態(tài)1的半導體裝置的主電路區(qū)域的主要部分剖面圖。另外，圖11中，為了易于觀察圖式而對一部分標注了影線。本實施形態(tài)1的半導體裝置例如是LCD驅(qū)動電路(主電路)。在形成有此LCD驅(qū)動電路的半導體芯片上形成著快閃存儲器，該快閃存儲器是用來存儲與所述LCD驅(qū)動電路等相關(guān)的相對較小容量的所需信息。首先，通過圖11以及圖12來說明快閃存儲器的結(jié)構(gòu)例。在p型基板1S的主面(第一主面)上，形成著規(guī)定活性區(qū)域L(LKL2、L3、L4、L5)的所述槽形隔離部TI。在形成于該基板lS上的n型(第一導電型)嵌埋阱(第一阱)DNW中，形成著p型(第二導電型)阱HPW1、HPW2、HPW3以及n型阱HNW。p型阱HPWl、HPW2、HPW3，通過嵌埋阱DNW以及n型阱HNW而在相互電性隔離的狀態(tài)下內(nèi)包于嵌埋阱DNW中。在該p型阱HPW1HPW3中，含有例如硼(B)等的呈p型的雜質(zhì)。在p型阱HPW3的上層一部分中，形成著p+型半導體區(qū)域6a。在p+型半導體區(qū)域6a中，含有與p型阱HPW3相同的雜質(zhì)，但p+型半導體區(qū)域6a的雜質(zhì)濃度設(shè)定得高于p型阱HPW3的雜質(zhì)濃度。此p+型半導體區(qū)域6a電性連接至基板iS主面上的層間絕緣膜(絕緣膜)2b上所形成的接觸孔CT內(nèi)的導體部7a。在此導體部7a所接觸的p+型半導體區(qū)域6a的表層一部分上，形成著例如硅化鈷的硅化物層5a。而且，在所述n型阱HNW中，含有例如磷(P)或者砷(As)等的呈n型的雜質(zhì)。在此n型阱HNW的上層一部分中，形成著n+型半導體區(qū)域8a。在n+型半導體區(qū)域8a中，含有與n型阱HNW相同的雜質(zhì)，但n+型半導體區(qū)域8a的雜質(zhì)濃度設(shè)定得高于n型阱HNW的雜質(zhì)濃度。n+型半導體區(qū)域8a與p型阱HPWlHPW3相隔開，不與所述p型阱HPW1HPW3相接觸。即，在n+型半導體區(qū)域8a與p型阱HPW1HPW3之間，介隔著n型嵌埋阱DNW的一部分。這樣的n+型半導體區(qū)域8a電性連接至所述層間絕緣膜2b上所形成的接觸孔CT內(nèi)的導體部7b。在此導體部7b所接觸的n+型半導體區(qū)域8a的表層一部分上，形成著硅化物層5a。本實施形態(tài)1的快閃存儲器的存儲單元陣列MR中所形成的存儲單元MC具有浮柵電極FG、數(shù)據(jù)寫入.刪除用電容部CWE(電荷注入放出部CWE)、數(shù)據(jù)讀出用MIS'FETQR及電容部C。浮柵電極FG是蓄積用于信息存儲的電荷的部分。此浮柵電極FG例如是由如低電阻的多晶硅等般的導電體膜所構(gòu)成，并且是在電性浮游的狀態(tài)(與其他導體絕緣的狀態(tài))下形成。在浮柵電極FG的上表面上形成著硅化物層5a。而且，此浮柵電極FG如圖ll所示，是在以平面重疊于相互鄰接的所述p型阱HPWl、HPW2、HPW3的方式沿著第一方向Y而延伸的狀態(tài)下形成。在此浮柵電極FG平面重疊于p型阱(第二阱)HPW2的活性區(qū)域L2的第一位置h，配置著所述數(shù)據(jù)寫入'刪除用電容部CWE。數(shù)據(jù)寫入'刪除用電容部CWE具有電容電極(第一電極)FGC1、電容絕緣膜(第一絕緣膜)10d、p型半導體區(qū)域15、n型半導體區(qū)域16以及p型阱HPW2。電容電極FGC1是由所述浮柵電極FG的一部分所形成，且形成電容部CWE的所述另一個電極的部分。所述電容絕緣膜10d例如是由氧化硅構(gòu)成，且形成在電容電極FGC1與基板1S(p型阱HPW2)之間。電容絕緣膜10d的厚度例如為10nm以上、20nm以下。其中，在本實施形態(tài)1的電容部CWE中，在數(shù)據(jù)重寫時，是從p型阱HPW2經(jīng)由電容絕緣膜10d而將電子注入到電容電極FGCl中，或者經(jīng)由電容絕緣膜10d而將電容電極FGC1的電子放出到p型阱HPW2中，因此將電容絕緣膜10d的厚度設(shè)定得較薄，具體而言，例如設(shè)定為13.5nm左右的厚度。將電容絕緣膜10d的厚度設(shè)為10nm以上的原因在于，如果厚度薄于10nm，則無法確保電容絕緣膜10d的可靠性。而且，將電容絕緣膜10d的厚度設(shè)為20nm以下的原因在于，如果厚度厚于20nm，則難以使電子通過，從而導致數(shù)據(jù)的重寫無法順利進行。電容部CWE的p型半導體區(qū)域15以及n型半導體區(qū)域16，在p型阱HPW2內(nèi)夾持電容電極FGC1的位置上，相對于電容電極FGC1而自動對準地形成。此半導體區(qū)域15具有通道側(cè)的p—型半導體區(qū)域15a、及與此通道側(cè)的p—型半導體區(qū)域15a連接的p+型半導體區(qū)域15b。在此p—型半導體區(qū)域15a以及p+型半導體區(qū)域15b中，含有例如硼(B)等的相同導電型雜質(zhì)，但p+型半導體區(qū)域15b的雜質(zhì)濃度設(shè)定得高于p—型半導體區(qū)域15a的雜質(zhì)濃度。半導體區(qū)域16具有通道側(cè)的n—型半導體區(qū)域16a、及與此通道側(cè)的n—型半導體區(qū)域16a連接的n+型半導體區(qū)域16b。在此n—型半導體區(qū)域16a以及n+型半導體區(qū)域16b中，含有例如砷(As)或者磷(P)等的相同導電型雜質(zhì)，但n+型半導體區(qū)域16b的雜質(zhì)濃度設(shè)定得高于^型半導體區(qū)域16a的雜質(zhì)濃度。p型半導體區(qū)域15、n型半導體區(qū)域16以及p型阱HPW2是形成電容部CWE的所述其中一個電極的部分。此p型半導體區(qū)域15以及n型半導體區(qū)域16電性連接至所述層間絕緣膜2b上所形成的接觸孔CT內(nèi)的導體部7c。此導體部7c電性連接至所述數(shù)據(jù)寫入'刪除用位線WBL。在此導體部7c所接觸的p+型半導體區(qū)域15b以及n+型半導體區(qū)域16b的表層一部分上形成著硅化物層5a。此處，對設(shè)置n型半導體區(qū)域16的原因進行說明。通過追加n型半導體區(qū)域16，而在數(shù)據(jù)寫入動作時，在電容電極FGC1下方促進反轉(zhuǎn)層的形成。電子在p型半導體中為少數(shù)載子，與此相對，電子在n型半導體中則為多數(shù)載子。因此，通過設(shè)置n+型半導體區(qū)域16，可容易地將注入電子供給到電容電極FGC1正下方的反轉(zhuǎn)層中。其結(jié)果，可增大有效耦合電容，因此能夠有效地控制電容電極FGC1的電位。因此，能夠提高數(shù)據(jù)的寫入速度。而且，還能減少數(shù)據(jù)寫入速度的不均。而且，在所述浮柵電極FG平面重疊于p型阱(第三阱)HPW3的活性區(qū)域L1的第二位置上，配置著所述數(shù)據(jù)讀出用MIS'FETQR。數(shù)據(jù)讀出用MIS'FETQR具有柵電極(第二電極)FGR、柵絕緣膜(第二絕緣膜)10b及一對n型半導體區(qū)域12、12。數(shù)據(jù)讀出用MISTETQR的通道，形成在所述柵電極FGR與活性區(qū)域Ll平面重疊的所述p型阱HPW3的上層。柵電極FGR是由所述浮柵電極FG的一部分所形成的。所述柵絕緣膜10b例如是由氧化硅構(gòu)成，且形成在柵電極FGR與基板IS(p型阱HPW3)之間。柵絕緣膜10b的厚度例如為13.5nm左右。所述數(shù)據(jù)讀出用MIS'FETQR的一對n型半導體區(qū)域12、12，在p型阱HPW3內(nèi)夾持柵電極FGR的位置上，相對于柵電極FGR而自動對準地形成。數(shù)據(jù)讀出用MIS'FETQR的一對n型半導體區(qū)域12、12分別具有通道側(cè)的n—型半導體區(qū)域12a、及分別與此通道側(cè)的n—型半導體區(qū)域12a連接的n+型半導體區(qū)域12b。在此型半導體區(qū)域12a以及n+型半導體區(qū)域12b中，含有例如磷(P)或者砷(As)等的相同導電型雜質(zhì)，但n+型半導體區(qū)域12b的雜質(zhì)濃度設(shè)定得高于n—型半導體區(qū)域12a的雜質(zhì)濃度。這樣的數(shù)據(jù)讀出用MIS'FETQR的半導體區(qū)域12、12中的其中一個，電性連接至所述層問絕緣膜2b上所形成的接觸孔CT內(nèi)的導體部7d。此導體部7d連接連接至所述源線SL。在此導體部7d所接觸的n+型半導體區(qū)域12b的表層一部分上形成著硅化物層5a。另一方面，數(shù)據(jù)讀出用MIS-FETQR的半導體區(qū)域12、12中的另一個，與所述選擇MIS，F(xiàn)ETQS的源極以及漏極用n型半導體區(qū)域12的其中一個為共用。選擇MISTETQS具有柵電極FGS、柵絕緣膜10e以及源極，漏極用的一對n型半導體區(qū)域12、12。選擇MIS+ETQS的通道，形成在所述柵電極FGS與活性區(qū)域Ll平面重疊的所述p型阱HPW3的上層。所述柵電極FGS例如是由低電阻的多晶硅所形成，其上表面上形成著硅化物層5a。此柵電極FGS電性連接至所述層間絕緣膜2b上所形成的接觸孔CT內(nèi)的導體部7f。此導體部7f電性連接至所述選擇線GS。所述柵絕緣膜10e例如是由氧化硅所構(gòu)成，且形成在柵電極FGS與基板lS(p型阱HPW3)之間。此柵絕緣膜10e的厚度例如為13.5mn左右。選擇MIS.FETQS的一對n型半導體區(qū)域12、12的結(jié)構(gòu)，與所述數(shù)據(jù)讀出用MIS.FETQR的n型半導體區(qū)域12相同。選擇MIS'FETQS的另一個n型半導體區(qū)域12電性連接至所述層間絕緣膜2b上所形成的接觸孔CT內(nèi)的導體部7g。在此導體部7g上電性連接著所述數(shù)據(jù)讀出用位線RBL。在此導體部7g所接觸的n+型半導體區(qū)域12b的表層一部分上形成著硅化物層5a。而且，在所述浮柵電極FG平面重疊于所述p型阱(第四阱)HPW1的位置上，形成著所述電容部C。此電容部C具有控制柵電極CGW、電容電極(第三電極)FGC2、電容絕緣膜(第三絕緣膜)10c、p型半導體區(qū)域13、n型半導體區(qū)域14以及p型阱HPWl。電容電極FGC2是由與所述控制柵電極CGW相對向的浮柵電極FG部分所形成，且形成所述電容部C的其中一個電極的部分。這樣，通過使存儲單元MC的柵結(jié)構(gòu)為單層結(jié)構(gòu)，可以容易地進行快閃存儲器的存儲單元MC與主電路元件在制造時的對準，因此能夠?qū)崿F(xiàn)半導體裝置的制造時間的縮短及制造成本的降低。而且，電容電極FGC2的第二方向X的長度，形成得長于所述數(shù)據(jù)寫入.刪除用電容部CWE的電容電極FGC1或所述數(shù)據(jù)讀出用MISTETQR的柵電極FGR的第二方向X的長度。由此，可以確保電容電極FGC2的平面面積較大，因此能夠提高耦合比，從而可提高來自控制柵電極CGW的電壓供給效率。所述電容絕緣膜10c例如是由氧化硅所構(gòu)成的，且形成在電容電極FGC2與基板1S(p型阱HPWl)之間。電容絕緣膜10c是通過用來形成所述柵絕緣膜10b、10e及電容絕緣膜10d的熱氧化步驟而同時形成，其厚度例如為13.5nm左右。電容部C的p型半導體區(qū)域13以及n型半導體區(qū)域14，在p型阱HPWl內(nèi)夾持電容電極FGC2的位置上，相對于電容電極FGC2而自動對準地形成。此半導體區(qū)域13具有通道側(cè)的p-型半導體區(qū)域13b、及與此通道側(cè)的p—型半導體區(qū)域13b連接的p+型半導體區(qū)域13a。在此p—型半導體區(qū)域13b以及p+型半導體區(qū)域13a中，含有例如硼(B)等的相同導電型雜質(zhì)，但p+型半導體區(qū)域13a的雜質(zhì)濃度設(shè)定得高于p—型半導體區(qū)域13b的雜質(zhì)濃度。半導體區(qū)域14具有通道側(cè)的n—型半導體區(qū)域14b、及與此通道側(cè)的rT型半導體區(qū)域14b連接的n+型半導體區(qū)域14a。在此n—型半導體區(qū)域14b以及n+型半導體區(qū)域14a中，含有例如砷(As)、磷(P)等的相同導電型雜質(zhì)，但n+型半導體區(qū)域14a的雜質(zhì)濃度設(shè)定得高于n—型半導體區(qū)域14b的雜質(zhì)濃度。p型半導體區(qū)域13、n型半導體區(qū)域14以及p型阱HPW1是形成電容部C的控制柵電極CGW(所述另一個電極)的部分。此p型半導體區(qū)域13以及n型半導體區(qū)域14電性連接至所述層間絕緣膜2b上所形成的接觸孔CT內(nèi)的導體部7e。此導體部7e電性連接至所述控制柵布線CG。在此導體部7e所接觸的p+型半導體區(qū)域13a以及n+型半導體區(qū)域14a的表層一部分上形成著硅化物層5a。此處，對設(shè)置n型半導體區(qū)域14的原因進行說明。通過追加n型半導體區(qū)域14，可以在數(shù)據(jù)刪除動作時將電子順利地供給到電容絕緣膜10c的正下方。因此，能夠在電容電極FGC2下方迅速形成反轉(zhuǎn)層，所以可以迅速地將p型阱HPWl固定為-9V。其結(jié)果，可增大有效耦合電容，因此能夠有效地控制電容電極FGC2的電位。因此，能夠提高數(shù)據(jù)刪除速度。而且，還能減少數(shù)據(jù)刪除速度的不均。如此，根據(jù)本實施形態(tài)1，通過在電容部(電荷注入放出部)CWE以及電容部C中設(shè)置p型半導體區(qū)域15、13以及n型半導體區(qū)域16、14這兩者，而在電容部(電荷注入放出部)CWE中使n型半導體區(qū)域16作為電荷注入時的電子供給源而發(fā)揮作用，在電容部C中使n型半導體區(qū)域14作為對反轉(zhuǎn)層的電子供給源而發(fā)揮作用，因此能夠提高存儲單元MC的數(shù)據(jù)寫入速度以及刪除速度。其次，通過圖13來說明LCD驅(qū)動電路的元件結(jié)構(gòu)例。高耐壓部以及低耐壓部是構(gòu)成LCD驅(qū)動電路的MIS-FET的形成區(qū)域。在由高耐壓部的隔離部TI所包圍的活性區(qū)域中，配置著高耐壓的p通道型MIS'FETQPH以及n通道型MIS'FETQNH。高耐壓部的MISTETQPH、QNH的動作電壓例如為25V左右。高耐壓的p通道型MIS'FETQPH具有柵電極FGH、柵絕緣膜10f以及一對p型半導體區(qū)域21、21。此MIS'FETQPH的通道，形成在所述柵電極FGH與活性區(qū)域平面重丄￡_tt,Illiirrtrr_LLh、t，tT厶i-It—，暨tf、jn坐欺理wl>jnwtrj工伝。柵電極FGH例如是由低電阻的多晶硅所形成，其上表面上形成著硅化物層5a。所述柵絕緣膜10f例如是由氧化硅所構(gòu)成，且形成在柵電極FGH與基板1S(n型嵌埋阱DNW)之間。高耐壓的p通道型MIS'FETQPH的一對p型半導體區(qū)域21、21，形成在n型嵌埋阱DNW內(nèi)夾持柵電極FGH的位置上。這一對p型半導體區(qū)域21、21中的其中一個具有通道側(cè)的p-型半導體區(qū)域21a以及與此通道側(cè)的p—型半導體區(qū)域21a連接的p+型半導體區(qū)域21b。此p—型半導體區(qū)域21a以及p+型半導體區(qū)域21b中，含有例如硼(B)等的相同導電型雜質(zhì)，但p+型半導體區(qū)域21b的雜質(zhì)濃度設(shè)定得高于p—型半導體區(qū)域21a的雜質(zhì)濃度。而且，一對p型半導體區(qū)域21、21中的另一個具有通道側(cè)的p型半導體區(qū)域PV以及與此通道側(cè)的p型半導體區(qū)域PV連接的p+型半導體區(qū)域21b。p型半.導體區(qū)域PV的雜質(zhì)濃度設(shè)定得高于p型嵌埋阱DPW的雜質(zhì)濃度，但低于p+型半導體區(qū)域21b的雜質(zhì)濃度。這樣的高耐壓MISTETQPH半導體區(qū)域21、21電性連接至所述層間絕緣膜2b以及絕緣膜2a上所形成的接觸孔CT內(nèi)的導體部7h。在此導體部7h所接觸的p+型半導體區(qū)域21b的表層一部分上形成著硅化物層5a。高耐壓的n通道型MIS'FETQNH具有柵電極FGH、柵絕緣膜10f以及一對n型半導體區(qū)域22、22。此MIS+ETQNH的通道，形成在所述柵電極FGH與活性區(qū)域平面重疊的p型嵌埋阱DPW的上層。高耐壓的MIS.FETQNH的柵電極FGH例如是由低電阻的多晶硅所形成，其上表面上形成著硅化物層5a。高耐壓的MIS'FETQNH的柵絕緣膜10f例如是由氧化硅所構(gòu)成，且形成在柵電極FGH與基板1S(p型嵌埋阱DPW)之間。高耐壓的MISTETQNH的一對n型半導體區(qū)域22、22,形成在p型嵌埋阱DPW內(nèi)夾持柵電極FGH的位置上。這一對n型半導體區(qū)域22、22中的其中一個具有通道側(cè)的iT型半導體區(qū)域22a以及與此通道側(cè)的n—型半導體區(qū)域22a連接的n+型半導體區(qū)域22b。此f型半導體區(qū)域22a以及n+型半導體區(qū)域22b中，含有例如磷或者砷(As)等的相同導電型雜質(zhì)，但n+型半導體區(qū)域22b的雜質(zhì)濃度設(shè)定得高于n—型半導體區(qū)域22a的雜質(zhì)濃度。而且，一對n型半導體區(qū)域22、22中的另一個具有通道側(cè)的n型半導體區(qū)域NV以及與此通道側(cè)的n型半導體區(qū)域NV連接的n+型半導體區(qū)域22b。n型半導體區(qū)域NV的雜質(zhì)濃度設(shè)定得高丁u型眹埕阱DNW的雜質(zhì)濃度，但低于n+型半導體區(qū)域22b的雜質(zhì)濃度。這樣的高耐壓MISTETQNH的半導體區(qū)域22、22電性連接至所述層間絕緣膜2b以及絕緣膜2a上所形成的接觸孔CT內(nèi)的導體部7i。在此導體部7i所接觸的n+型半導體區(qū)域22b的表層一部分上形成著硅化物層5a。另一方面，在由低耐壓部的隔離部TI所包圍的活性區(qū)域中，配置著p通道型MIS.FETQPL以及n通道型MIS'FETQNL。此低耐壓部的MIS'FETQPL、QNL的動作電壓例如為6.0V左右。低耐壓部的MISTETQPL、QNL的柵絕緣膜與高耐壓MIS.FETQNH、QPH相比，膜厚形成得較薄，且柵長方向的柵電極長度也形成得較小。另夕卜，在低耐壓部的MIS'FETQPL、QNL中，除了所述動作電壓為6.0V的MIS'FET以外，還有動作電壓為1.5V的MIS'FET。此動作電壓為1.5V的MIS'FET是為了較動作電壓為6.0V的MIS'FET更高速地動作而設(shè)置的，并與其他MIS'FET—并構(gòu)成所述LCD驅(qū)動電路。而且，動作電壓為1.5V的MIS'FET的柵絕緣膜，薄于動作電壓為6.0V的MIS.FET的柵絕緣膜，其膜厚為13nm左右。在以下的圖式以及說明書中，為了簡化說明，主要圖示了動作電壓為2.5V的高耐壓部的MIS'FET以及動作電壓為6.0V的低耐壓部的MIS'FET,并未圖示動作電壓為1.5V的MIS'FET。低耐壓的p通道型MIS'FETQPL具有柵電極FGL、柵絕緣膜10g以及一對p型半導體區(qū)域23、23。此MISTETQPL的通道，形成在所述柵電極FGL與活性區(qū)域平面重疊的n型阱NW的上層。柵電極FGL例如是由低電阻的多晶硅所形成的，其上表面上形成著硅化物層5a。所述柵絕緣膜10g例如是由氧化硅所構(gòu)成的，且形成在柵電極FGL與基板1S(n型阱NW)之間。低耐壓的p通道型MIS'FETQPL的一對p型半導體區(qū)域23、23，形成在n型阱NW內(nèi)夾持柵電極FGL的位置上。這一對p型半導體區(qū)域23、23分別具有通道側(cè)的p—型半導體區(qū)域23a以及與此通道側(cè)的p—型半導體區(qū)域23a連接的p+型半導體區(qū)域23b。此p-型半導體區(qū)域23a以及p+型半導體區(qū)域23b中，含有例如硼(B)等的相同導電型雜質(zhì)，但p+型半導體區(qū)域23b的雜質(zhì)濃度設(shè)定得高于p—型半導體區(qū)域23a的雜質(zhì)濃度。這樣的低耐壓的MIS'FETQPL的半導體區(qū)域23、23電性連接至所述層間絕緣膜2b以及絕緣膜2a上所形成的接觸孔CT內(nèi)的導體部7j。在此導體部7j所接觸的p+型半導體區(qū)域23b的表層一部分上形成著硅化物層5a。低耐壓的n通道型MIS+ETQNL具有柵電極FGL、棚絕緣膜10g以及一對n型半導體區(qū)域24、24。此MIS'FETQNL的通道，形成在所述柵電極FGL與活性區(qū)域平面重疊的p型阱PW的上層。低耐壓MIS.FETQNL的柵電極FGL例如是由低電阻的多晶硅所形成的，其上表面上形成著硅化物層5a。低耐壓M1STETQNL的柵絕緣膜10g例如是由氧化硅所構(gòu)成的，且形成在柵電極FGL與基板1S(p型阱PW)之間。低耐壓MIS.FETQNL的一對n型半導體區(qū)域24、24，形成在p型阱PW內(nèi)夾持柵電極FGL的位置上。這一對n型半導體區(qū)域24、24分別具有通道側(cè)的n—型半導體區(qū)域24a以及與此通道側(cè)的n-型半導體區(qū)域24a連接的n+型半導體區(qū)域24b。此n—型半導體區(qū)域24a以及n+型半導體區(qū)域24b中，含有例如磷或者砷(As)等的相同導電型雜質(zhì)，但n+型半導體區(qū)域24b的雜質(zhì)濃度設(shè)定得高于n—型半導體區(qū)域24a的雜質(zhì)濃度。這樣的低耐壓MIS.FETQNL的半導體區(qū)域24、24電性連接至所述層間絕緣膜2b以及絕緣膜2a上所形成的接觸孔CT內(nèi)的導體部7k。在此導體部7k所接觸的n+型半導體區(qū)域24b的表層一部分上形成著硅化物層5a。在這樣的本實施形態(tài)l中，如圖13所示，在LCD驅(qū)動電路區(qū)域或快閃存儲器的周邊電路區(qū)域等快閃存儲器以外的電路區(qū)域中，形成絕緣膜2a，并且如圖12所示，在快閃存儲器的存儲單元陣列MR中，并不形成絕緣膜2a。由此，可以維持LCD驅(qū)動電路區(qū)域、快閃存儲器的周邊電路區(qū)域等快閃存儲器以外的電路區(qū)域中的元件的精密化，并且能夠抑制或防止存儲單元陣列MR中浮柵電極FG的電荷e的泄漏，從而提高快閃存儲器的數(shù)據(jù)保持特性。而且，在本實施形態(tài)1的半導體裝置(半導體芯片、基板1S)中，從外部供給的電源為單一電源。在本實施形態(tài)1中，通過LCD驅(qū)動電路用負電壓升壓電路(內(nèi)部升壓電路)，將半導體裝置的外部單一電源電壓(例如3.3V)轉(zhuǎn)換成存儲單元MC的數(shù)據(jù)寫入時所使用的電壓(例如-9V)。而且，通過LCD驅(qū)動電路用正電壓升壓電路(內(nèi)部升壓電路)，將外部單一電源電壓(例如3.3V)轉(zhuǎn)換成存儲單元MC的數(shù)據(jù)刪除時所使用的電壓(例如9V)。即，無須為了用于快閃存儲器而重新設(shè)置內(nèi)部升壓電路。因此，可以將半導體裝置的內(nèi)部電路規(guī)模抑制得較小，所以可以推進半導體裝置的小型化。其次，圖14是圖11的Y2-Y2線的剖面圖，表示本實施形態(tài)1的快閃存儲器的數(shù)據(jù)寫入動作時的所述選擇存儲單元MCs中對各部分施加的施加電壓之一例。此處，通過導體部7b，對n型阱HNW以及n型嵌埕阱DNW施加例如9V左右的屯壓，進行基板lS與p型阱IirWlIIPW3的電性隔離。而且，從所述控制柵布線CG通過導體部7e而對電容部C的控制柵電極CGW，施加例如9V左右的正控制屯壓。而且，從所述數(shù)據(jù)寫入'刪除用位線WBL通過導體部7c而對電容部CWE的其中一個電極(p型半導體區(qū)域15以及p型阱HPW2)，施加例如-9V左右的負電壓。而且，通過導體部7a，對p型阱HPW3施加例如0V。而且，從所述選擇線GS通過導體部7f而對選擇MIS'FETQS的柵電極FGS，施加例如0V。而且，從所述源線SL通過導體部7d而對數(shù)據(jù)讀出用MIS.FETQR的其中一個n型半導體區(qū)域12，施加例如0V。而且，從數(shù)據(jù)讀出用位線RBL通過導體部7g而對選擇MIS'FETQS的其中一個n型半導體區(qū)域12，施加例如0V。由此，通過整個通道的FN隧道電流，將選擇存儲單元MCs的數(shù)據(jù)寫入-刪除用電容部CWE的p型阱HPW2的電子e通過電容絕緣膜10d而注入到電容電極FGC1(浮柵電極FG)中，從而寫入數(shù)據(jù)。接下來，圖15是圖11的Y2-Y2線的剖面圖，表示本實施形態(tài)1的快閃存儲器的數(shù)據(jù)刪除動作時對各部分施加的施加電壓。此處，通過導體部7b對n型阱HNW以及n型嵌埋阱DNW施加例如9V左右的電壓，使基板lS與p型阱HPWlHPW3電性隔離。而且，從所述控制柵布線CG通過導體部7e而對電容部C的控制柵電極CGW施加例如-9V左右的負控制電壓。而且，從所述數(shù)據(jù)寫入.刪除用位線WBL通過導體部7c而對電容部CWE的其中一個電極(p型半導體區(qū)域15以及p型阱HPW2)施加例如9V左右的正電壓。而且，通過導體部7a對p型阱HPW3施加例如0V。而且，從所述選擇線GS通過導體部7f而對選擇MIS，F(xiàn)ETQS的柵電極FGS施加例如0V。而且，從所述源線SL通過導體部7d而對數(shù)據(jù)讀出用MIS.FETQR的其中一個n型半導體區(qū)域12施加例如0V。而且，從數(shù)據(jù)讀出用位線RBL通過導體部7g而對選擇MIS，F(xiàn)ETQS的其中一個n型半導體區(qū)域12施加例如0V。由此，通過整個通道的FN隧道電流，將選擇存儲單元MCsel(MCse2)的數(shù)據(jù)寫入'刪除用電容部CWE的電容電極FGC1(浮柵電極FG)中所蓄積的電子e通過電容絕緣膜10d而放出到p型阱HPW2中，從而刪除數(shù)據(jù)。接著，圖16是圖11的Y2-Y2線的剖面圖，表示本實施形態(tài)1的快閃存儲器的數(shù)據(jù)讀出動作時對各部分施加的施加電壓。此處，通過導體部7b，對n型阱HNW以及n型嵌埋阱DNW施加例如3V左右的電壓，進行基板lS與p型阱HPWlHPW3的電性隔離。而且，從所述控制柵布線CG通過導體部7e而對電容部C的控制柵電極CGW施加例如3V左右的正控制電壓。由此，對數(shù)據(jù)讀出用MIS'FETQR的柵電極FGR施加正電壓。而且，通過導體部7a對p型阱HPW3施加例如0V。而且，從所述選擇線GS通過導體部7f而對選擇MIS'FETQS的柵電極FGS,施加例如3V。而且，從所述源線SL通過導體部7d而對數(shù)據(jù)讀出用MIS'FETQR的其中一個n型半導體區(qū)域12，施加例如0V。而且，從數(shù)據(jù)讀出用位線RBL通過導體部7g而對選擇MIS，F(xiàn)ETQS的其中一個n型半導體區(qū)域12施加例如1V。而且，從所述數(shù)據(jù)寫入'刪除用位線WBL通過導體部7c而對電容部CWE的其中一個電極(p型半導體區(qū)域15以及p型阱HPW2)施加例如OV的電壓。由此，將選擇存儲單元MCr的數(shù)據(jù)讀出用MIS.FETQR作為接通條件，根據(jù)此數(shù)據(jù)讀出用MIS'FETQR的通道中有無漏極電流流動，而讀出選擇存儲單元MCr中所存儲的數(shù)據(jù)為0/1中的哪一個。根據(jù)這樣的本實施形態(tài)1，在各個P型阱HPW1HPW3內(nèi)分別形成數(shù)據(jù)重寫區(qū)域(電容部CWE)、數(shù)據(jù)讀出區(qū)域(數(shù)據(jù)讀出用MIS'FETQR)以及電容耦合區(qū)域(電容部C)，并通過n型阱HNW以及n型嵌埋阱DNW而使各個區(qū)域彼此隔離。通過分別在各個P型阱HPW2、HPW3內(nèi)形成數(shù)據(jù)重寫區(qū)域(電容部CWE)及數(shù)據(jù)讀出區(qū)域(數(shù)據(jù)讀出用MIS.FETQR)，可以使數(shù)據(jù)重寫穩(wěn)定化。因此，能夠提高快閃存儲器的動作可靠性。其次，通過圖17圖32來說明本實施形態(tài)1的半導體裝置的制造方法之一例。圖17圖32是本實施形態(tài)1的半導體裝置制造步驟中的同一基板1S(此處是稱為半導體晶片的平面圓形半導體薄片)的主要部分剖面圖。首先，如圖17以及圖18所示，準備p型基板1S(半導體晶片)，在其高耐壓部中，通過光蝕刻(以下簡稱為光刻)步驟以及離子注入步驟等，形成p型嵌埋阱DPW。光刻歩驟是通過涂布光致抗蝕(以下簡稱為抗蝕)膜、曝光以及顯影等而形成所需的抗蝕圖案的一系列步驟。在離子注入步驟中，將經(jīng)過光刻步驟而在基板1S的主面上形成的抗蝕圖案作為掩模，將所需的雜質(zhì)選擇性地導入到基板1S的所需部分。此處的抗蝕圖案是使雜質(zhì)導入?yún)^(qū)域露出但覆蓋其他區(qū)域的圖案。接著，在高耐壓部、低耐壓部以及快閃存儲器的存儲單元陣列中，通過光刻步驟以及離子注入步驟等同時形成n型嵌埋阱DNW。隨后，在基板1S的主面的隔離區(qū)域中形成隔離槽之后，向此隔離槽內(nèi)嵌埋絕緣膜，由此形成槽形隔離部TI。由此來規(guī)定活性區(qū)域。接著，如圖19以及圖20所示，在高耐壓部的n通道型MIS.FET形成區(qū)域中，通過光刻步驟以及離子注入步驟等形成n型半導休區(qū)域NV。此n型半導體區(qū)域NV是具有高于n型嵌埋阱DNW的雜質(zhì)濃度的區(qū)域。接著，在高耐壓部的p通道型MISTET形成區(qū)域中，通過光刻步驟以及離子注入步驟等形成p型半導體區(qū)域PV。此p型半導體區(qū)域PV是具有高于p型嵌埕阱DPW的雜質(zhì)濃度的區(qū)域。接著，在低耐壓部的n通道型MIS'FET形成區(qū)域中，通過光刻步驟以及離子注入步驟等形成p型阱PW。此p型阱PW是具有高于p型嵌埋阱DPW的雜質(zhì)濃度的區(qū)域，也是具有高于p型半導體區(qū)域PV的雜質(zhì)濃度的區(qū)域。接著，在低耐壓部的p通道型MIS'FET形成區(qū)域中，通過光刻步驟以及離子注入步驟等形成n型阱NW。此n型阱NW是具有高于n型嵌埋阱DNW的雜質(zhì)濃度的區(qū)域，也是具有高于n型半導體區(qū)域NV的雜質(zhì)濃度的區(qū)域。接著，在快閃存儲器的存儲單元陣列中，通過光刻步驟以及離子注入步驟等同時形成p型阱HPW1HPW3。所述p型阱HPW1HPW3是具有高于p型嵌埋阱DPW的雜質(zhì)濃度的區(qū)域，也是具有與p型半導體區(qū)域PV同程度的雜質(zhì)濃度的區(qū)域。而且，所述n型嵌埋阱DNW、p型嵌埋阱DPW、n型半導體區(qū)域NV、p型半導體區(qū)域PV、n型阱NW、p型阱PW、p型阱HPWlHPW3的雜質(zhì)濃度的大小關(guān)系，在下述實施形態(tài)中也同樣。隨后，在通過熱氧化法等而形成柵絕緣膜10b、10e、10f、10g以及電容絕緣膜10c、10d之后，在基板1S(半導體晶片)的主面(第一主面)上，例如通過CVD(ChemicalVaporDeposition,化學氣相沉積)法等形成由低電阻的多晶硅膜所構(gòu)成的導體膜20。此時，高耐壓部的MIS.FET的柵絕緣膜10f,是由膜厚厚于低耐壓部的MISTET的柵絕緣膜10g的柵絕緣膜所形成，以可經(jīng)受25V耐壓。高耐壓MIS'FET的柵絕緣膜10f的厚度例如為50100nm。除了通過所述熱氧化法而形成的氧化膜以外，也可以使通過CVD法等而堆積的絕緣膜層疊。而且，在本實施形態(tài)1中，非易失性存儲器的柵絕緣膜10b、10e以及電容絕緣膜10c、10d是通過與低耐壓部的MIS'FET(此處是動作電壓例如為6.0V的MIS'FET)的柵絕緣膜10g相同的步驟而形成。因此，快閃存儲器的柵絕緣膜10b、10e以及電容絕緣膜10c、10d的厚度形成為與所述低耐壓部的MISTET的柵絕緣膜10g的厚度相同。考慮到與所述絕緣膜10a等相同的原因，優(yōu)選柵絕緣膜10b、10e、10g以及電容絕緣膜10c、10d的膜厚為lOnm以上、20nm以下，例如形成為13.5nm。接著，如圖21以及圖22所示，通過光刻步驟以及蝕刻步驟而對所述導體膜20進行圖案化，由此，同時形成柵電極FGH、FGL、FGS以及浮柵FG(柵電極FGR以及電容電極FGC1、FGC2)。接著，在卨耐壓部的p通道型MISTET形成區(qū)域、電容部C的形成區(qū)域以及數(shù)據(jù)寫入，刪除用電容部CWE的形成區(qū)域中，通過光刻步驟以及離子注入法等同時形成p-型半導體區(qū)域21a、13b、15a。接著，在高耐壓部的n通道型MIS，F(xiàn)ET形成區(qū)域、數(shù)據(jù)讀出用MIS+ETQR的形成區(qū)域、屯容部C的形成區(qū)域、數(shù)據(jù)寫入'刪除用電容部CWE的形成區(qū)域以及選擇MIS'FETQS的形成區(qū)域中，通過光刻步驟以及離子注入法等同時形成n—型半導體區(qū)域22a、12a、14b、16a。接著，在低耐壓部的p通道型MIS，F(xiàn)ET形成區(qū)域中，通過光刻步驟以及離子注入法等形成p—型半導體區(qū)域23a。接著，在低耐壓部的n通道型MISTET形成區(qū)域中，通過光刻步驟以及離子注入法等形成n—型半導體區(qū)域24a。接著，如圖23以及圖24所示，在基板1S(半導體晶片)的主面上，例如通過CVD法等而堆積由氧化硅所構(gòu)成的絕緣膜之后，通過異向性干式蝕刻對其進行回蝕，由此，在柵電極FGH、FGL、FGR、FGS以及電容電極FGC1、FGC2的側(cè)面形成側(cè)壁SW。接著，在高耐壓部以及低耐壓部的p通道型MIS.FET形成區(qū)域、電容部以及寫入'刪除用電容部形成區(qū)域以及P型阱HPW3的引出區(qū)域中，通過光刻步驟以及離子注入法等同時形成p+型半導體區(qū)域21b、23b、13a、15b、6a。由此，在高耐壓部中，形成源極以及漏極用的P型半導體區(qū)域21，并形成p通道型MIS'FETQPH。而且，在低耐壓部中，形成源極以及漏極用的p型半導體區(qū)域23，并形成p通道型MIS'FETQPL。而且，在電容部形成區(qū)域中，形成p型半導體區(qū)域13。而且，在寫入'刪除用電容部形成區(qū)域中，形成p型半導體區(qū)域15。接著，在高耐壓部、低耐壓部、讀出部、電容部、寫入-刪除用電容部形成區(qū)域以及選擇部的n通道型MISTET形成區(qū)域中，通過光刻步驟以及離子注入法等同時形成n+型半導體區(qū)域22b、24b、12b、14a、16b。由此，在高耐壓部中，形成源極以及漏極用的n型半導體區(qū)域22，并形成n通道型MISTETQNH。而且，在低耐壓部中，形成源極以及漏極用的n型半導體區(qū)域24，并形成n通道型MIS'FETQNL。而且，在讀出部以及選擇部中，形成n型半導體區(qū)域12，并形成數(shù)據(jù)讀出用MIS'FETQR以及選擇MIS.FETQS。而且，在電容部形成區(qū)域中，形成n型半導體區(qū)域14。而且，在寫入-刪除用電容部形成區(qū)域中，形成n型半導體區(qū)域16。接著，如圖25以及圖26所示，選擇性地形成硅化物層5a。接著，如圖27以及圖28所示，在基板1S(半導體晶片)的主面上，例如通過CVD法等，以覆蓋浮柵電極FG以及柵電極FGH、FGL的方式堆積由氮化硅膜所構(gòu)成的絕緣膜2a。在此階段，在存儲單元陣列以及LCD驅(qū)動電路區(qū)域這兩者中均堆積著絕緣膜2a。接著，如圖29以及圖30所示，經(jīng)過光刻步驟而在絕緣膜2a上形成抗蝕圖案RP。此抗蝕圖案RP，是覆蓋LCD驅(qū)動電路區(qū)域以及快閃存儲器的周邊電路區(qū)域等存儲單元陣列以外的區(qū)域，而使存儲單元陣列露出的圖案。接著，將此抗蝕圖案RP作為蝕刻掩模，去除存儲單元陣列的絕緣膜2a。隨后，去除抗蝕圖案RP。接著，如圖31以及圖32所示，在基板1S的主面上，例如通過CVD法等而堆積由氧化硅膜所構(gòu)成的層間絕緣膜2b，使其厚于下層絕緣膜2a，進而對層間絕緣膜2b的上表面實施化學機械研磨(ChemicalMechanicalPolishing,CMP)處理，使層('日I絕緣膜2b的上表面平坦化。接著，在存儲單元陣列的層間絕緣膜2b以及LCD驅(qū)動電路區(qū)域的絕緣膜2a、2b中，通過光刻步驟以及蝕刻步驟而形成接觸孔CT。隨后，在基板1S(半導體晶片)的主面上，例如通過CVD法等而堆積由鎢(W)等所構(gòu)成的導體膜之后，通過CMP法等對其進行研磨，由此在接觸孔CT內(nèi)形成導體部7a、7c7k。此時，絕緣膜2a在用來形成接觸孔CT的蝕刻時作為蝕刻終止層而發(fā)揮功能。通過設(shè)置這樣的絕緣膜2a，主要可以縮小主電路區(qū)域N的元件尺寸。此處，存儲單元陣列MR側(cè)的半導體區(qū)域12、13、14、15、16形成得廣于主電路區(qū)域N的半導體區(qū)域23、24。因此，在接觸孔CT的位置對準時留有余地，所以無須在存儲單元陣列MR中設(shè)置絕緣膜2a即可形成接觸孔CT。此后，經(jīng)過通常的布線形成步驟、檢査步驟以及裝配步驟而制造半導體裝置。根據(jù)這樣的本實施形態(tài)1的半導體裝置制造方法，可以同時形成LCD驅(qū)動電路用MIS.FETQPH、QNH、QPL、QNL的構(gòu)成部、存儲單元MC的電容部C、CWE以及MIS.FETQR、QS的構(gòu)成部，因此可以簡化半導體裝置的制造步驟。由此，能夠縮短半導體裝置的制造時間。而且，可以降低半導體裝置的成本。(實施形態(tài)2)在本實施形態(tài)2中，通過圖33圖35來說明所述圖4結(jié)構(gòu)的半導體裝置的具體例。圖33是本實施形態(tài)2的半導體裝置中的快閃存儲器的存儲單元MC之一例的平面圖，圖34是圖33的Y3-Y3線的剖面圖，圖35是本實施形態(tài)2的半導體裝置的主電路區(qū)域的主要部分剖面圖。另外，在圖33中，為了易于觀察圖式而對一部分標注了影線。在本實施形態(tài)2中，在存儲單元陣列MR上形成著覆蓋絕緣膜(絕緣膜)3a。覆蓋絕緣膜3a例如是由氧化硅膜所構(gòu)成，且以覆蓋浮柵電極FG(電容電極FGC1、FGC2、柵電極FGR等)的上表面、側(cè)壁SW的整個表面以及其外周的基板1S的一部分主面的方式而形成。但是，在存儲單元陣列MR上并不形成所述絕緣膜2a，且覆蓋絕緣膜3a是在與層間絕緣膜2b相接觸的狀態(tài)下覆蓋。即，在本實施形態(tài)2中，如圖35所示，在LCD驅(qū)動電路區(qū)域以及快閃存儲器的周邊電路區(qū)域等快閃存儲器以外的電路區(qū)域中，形成絕緣膜2a，且如圖34所示，在快閃存儲器的存儲單元陣列MR上并不形成絕緣膜2a。由此，可以維持LCD驅(qū)動電路區(qū)域、快閃存儲器的周邊電路區(qū)域等快閃存儲器以外的電路區(qū)域中的元件的精密化，并且能夠抑制或防止存儲單元陣列MR中浮柵電極FG的電荷e的泄漏，從而提高快閃存儲器的數(shù)據(jù)保持特性。而且，通過設(shè)置這樣的覆蓋絕緣膜3a，而可以在去除存儲單元陣列MR的絕緣膜2a時利用覆蓋絕緣膜3a來保護浮柵電極FG的上表面，因此能夠提高半導體裝置的成品率以及可靠性。而且，覆蓋絕緣膜3a是通過在所述硅化物層5a的形成步驟前進行圖案化而形成。即，經(jīng)過所述實施形態(tài)1中所說明的圖1圖24的步驟之后，將覆蓋絕緣膜3a堆積在基板1S的主面上，并經(jīng)過光刻步驟以及蝕刻步驟而對其進行圖案化。隨后，形成硅化物層5a，并以與所述實施形態(tài)1相同的方式堆積絕緣膜2a，并對其進行圖案化。以后的步驟與所述實施形態(tài)1相同，因而省略。因此，覆蓋絕緣膜3a也可以用于選擇性地形成硅化物層5a。例如，覆蓋絕緣膜3a也可以形成在基板1S主面的其他區(qū)域中所設(shè)置的電阻元件(未圖示)上。此電阻元件例如是由多晶硅膜所構(gòu)成，且利用與例如所述電容電極FGC1、FGC2以及柵電極FGR、FGS、FGS2等相同的步驟而形成。通過在這樣的電阻元件上設(shè)置覆蓋絕緣膜3a,而可以在電阻元件上選擇性分開制作形成硅化物層5a的區(qū)域與不形成硅化物層5a的區(qū)域，因此可以將電阻元件的電阻值設(shè)定為所需的值。這樣，通過在形成用來分開制作硅化物層5a的絕緣膜時同時形成覆蓋絕緣膜3a，從而盡管形成覆蓋絕緣膜3a也不會增加半導體裝置的制造步驟。而且，例如覆蓋絕緣膜3a是以覆蓋p+型半導體區(qū)域13a、15b、n+型半導體區(qū)域14a、16b以及n+型半導體區(qū)域12b的通道側(cè)上表面的通道側(cè)的一部分的方式而形成。通過如此設(shè)置覆蓋絕緣膜3a，可無須在p+型半導體區(qū)域Ba、15b、n+型半導體區(qū)域14a、16b以及n+型半導體區(qū)域12b上的通道側(cè)一部分中形成硅化物層5a。其原因如下所述。艮P，如果硅化物層5a成長到低雜質(zhì)濃度的p-型半導體區(qū)域13b、15a、n—型半導體區(qū)域14b、16a以及n—型半導體區(qū)域12a中，則有時接合漏電流會流入到硅化物層5a與基板1S之間。尤其，當與所述動作電壓為1.5V的低耐壓MIS'FET的源極、漏極用的半導體區(qū)域(尤其是低雜質(zhì)濃度的半導體區(qū)域)同時(以相同的導入濃度)形成低雜質(zhì)濃度的p—型半導體區(qū)域13b、15a、n—型半導體區(qū)域14b、16a以及rT型半導體區(qū)域12a時，所述接合漏電產(chǎn)生的可能性會變高。因此，在本實施形態(tài)2中，使硅化物層5a以通過覆蓋絕緣膜3a而與低雜質(zhì)濃度的p-型半導體區(qū)域13b、15a以及n—型半導體區(qū)域12a隔開的方式而形成，從而可以抑制或防止所述接合漏電的產(chǎn)生。另外，所述硅化物層5a是在對覆蓋絕緣膜3a進行圖案化之后形成的，因此并不形成在浮柵電極FG的上表面上。(實施形態(tài)3)在本實施形態(tài)3中，通過圖36以及圖37來說明所述覆蓋絕緣膜3a的變形例。圖36是圖11的Y2-Y2線的剖面圖，表示本實施形態(tài)3的半導體裝置中的快閃存儲器的存儲單元MC之一例，圖37是本實施形態(tài)3的半導體裝置的主電路區(qū)域的主要部分剖面圖。另外，快閃存儲器的存儲單元MC的平面圖與所述圖11相同。在本實施形態(tài)3中，在快閃存儲器的存儲單元陣列MR上形成著覆蓋絕緣膜3b，以取代所述覆蓋絕緣膜3a。此覆蓋絕緣膜3b與所述覆蓋絕緣膜3a同樣是由氧化硅膜所形成。但是，覆蓋絕緣膜3b是以僅覆蓋浮柵電極FG(電容電極FGC1、FGC2、柵電極FGR等)的上表面以及選擇MIS.FETQS的柵電極FGS的上表面的方式而形成。覆蓋絕緣膜3b是在堆積絕緣膜2a之前形成的。由此，在去除存儲單元陣列MR的絕緣膜2a時，可以利用覆蓋絕緣膜3b來保護浮柵電極FG的上表面以及選擇MIS'FETQS的柵電極FGS的上表面，因此能夠提高半導體裝置的成品率以及可靠性。(實施形態(tài)4)圖38表示本實施形態(tài)4的半導體裝置的快閃存儲器的存儲單元陣列MR的主要部分平面圖。本實施形態(tài)4的半導體裝置的剖面結(jié)構(gòu)與所述實施形態(tài)13中所示的剖面結(jié)構(gòu)相同，因而省略圖示及說明。絕緣膜2a以及覆蓋絕緣膜3a、3b的配置結(jié)構(gòu)也與所述實施形態(tài)13中所說明的配置結(jié)構(gòu)相同，因而省略說明。在本實施形態(tài)4中，在構(gòu)成半導體芯片的基板1S的主面(第一主面)的快閃存儲器的存儲單元陣列MR中，例如呈陣列狀(矩陣狀)地規(guī)則排列配置著8x2位結(jié)構(gòu)的多個所述存儲單元MC。p型阱HPWlHPW3在第二方向X上延伸而形成。在p型阱HPWl中，配置著多位的電容部C。而且，在p型阱HPW2中，配置著多位的數(shù)據(jù)寫入.刪除用電容部CWE。而且，在p型阱HPW3中，配置著多位的數(shù)據(jù)讀出用MIS.FETQR以及選擇MIS.FETQS。通過形成這樣的陣列結(jié)構(gòu)，可以縮小快閃存儲器的占有區(qū)域，因此可以提高半導體裝置的附加價值而不會招致半導體芯片的尺寸增大。(實施形態(tài)5)圖39是本實施形態(tài)5的半導體裝置中的快閃存儲器的平面圖。在本實施形態(tài)5中，在所述實施形態(tài)4的存儲單元陣列MR的基板1S的空白區(qū)域上，配置著虛設(shè)柵電極DG。此虛設(shè)柵電極DG是考慮到了層間絕緣膜2b的平坦性及圖案的反復配置而設(shè)置的，是尤其不會與其他部分電性連接的圖案。通過設(shè)置這樣的虛設(shè)柵電極DG，可以提高層間絕緣膜2b的平坦性。因此，能夠提高例如形成在層間絕緣膜2b上的布線及形成在層間絕緣膜2b上的接觸孔CT的加工精度。虛設(shè)柵電極DG的結(jié)構(gòu)與所述浮柵電極FG的結(jié)構(gòu)相同，且利用相同的步驟而形成。由此，尤其無須追加制造步驟，即可在存儲單元陣列MR內(nèi)配置虛設(shè)柵電極DG。而且，在本實施形態(tài)5中，是以所述實施形態(tài)4的存儲單元陣列MR為例進行了說明，但應(yīng)用于所述實施形態(tài)13的存儲單元MC時也可以獲得同樣的效果。(實施形態(tài)6)圖40是本實施形態(tài)6的半導體裝置中的快閃存儲器的平面圖。在本實施形態(tài)6中，在所述實施形態(tài)4的存儲單元陣列MR的基板1S的空白區(qū)域上，配置著虛設(shè)活性區(qū)域DL。此虛設(shè)活性區(qū)域DL是考慮到了隔離部TI的平坦性而設(shè)置的，因此是并不形成有半導體元件的區(qū)域。通過設(shè)置這樣的虛設(shè)活性區(qū)域DL，可以提高隔離部TI上表面的平坦性。因此，能夠提高例如形成在隔離部TI上的層間絕緣膜2b及布線的平坦性。虛設(shè)活性區(qū)域DL的結(jié)構(gòu)與所述活性區(qū)域L相同。而且，虛設(shè)活性區(qū)域DL與活性區(qū)域L同時形成。由此，盡管設(shè)置了虛設(shè)活性區(qū)域DL也不會增加半導體裝置的制造步驟。另外，此處是例示了配置著平面正方形的多個虛設(shè)活性區(qū)域DL的情況，但并不限定于此，例如也可以將虛設(shè)活性區(qū)域DL的平面形狀設(shè)為長方形或者條狀。而且，在本實施形態(tài)6中，是以所述實施形態(tài)4的存儲單元陣列MR為例進行了說明，但應(yīng)用于所述實施形態(tài)1~3的存儲單元MC時也可以獲得同樣的效果。而且，也可以將本實施形態(tài)的虛設(shè)活性區(qū)域DL與所述實施形態(tài)5的虛設(shè)柵電極DG組合應(yīng)用。此時，可以進一步提高層間絕緣膜2b的平坦性。以上，根據(jù)實施形態(tài)對本發(fā)明者所研發(fā)的發(fā)明進行了具體說明，但本發(fā)明并不限定于所述實施形態(tài)，當然可以在不脫離本發(fā)明精神的范圍內(nèi)進行各種變更。在所述實施形態(tài)中，對由兩個存儲單元MC構(gòu)成1位(l位/2單元結(jié)構(gòu))的情況進行了說明，但并不限定于此，也可以由一個存儲單元MC構(gòu)成1位(1位/1單元結(jié)構(gòu))。如同所述實施形態(tài)般，當由兩個存儲單元MC構(gòu)成1位時，即便在其中一個存儲單元MC產(chǎn)生了問題而導致無法保持數(shù)據(jù)時，也可以通過另一個存儲單元MC來進行補償，因此能夠進一步提高數(shù)據(jù)保持的可靠性。而且，由一個存儲單元MC構(gòu)成1位的情況與由兩個存儲單元MC構(gòu)成1位的情況相比，能夠減少每1位的存儲單元的占有面積，因此可以促進半導體裝置的精密化。以上的說明中，主要針對將本發(fā)明者所研發(fā)的發(fā)明應(yīng)用于作為其背景的使用領(lǐng)域即半導體裝置的制造方法中的情況進行了說明，但并不限定于此，也可以進行各種應(yīng)用，例如也可以應(yīng)用在微電機的制造方法中。此時，可以通過在形成有微電機的基板上形成所述快閃存儲器，而存儲微電機的簡單信息。[產(chǎn)業(yè)上的可利用性]本發(fā)明可以適用于具有非易失性存儲器的半導體裝置的制造業(yè)中。權(quán)利要求1.一種半導體裝置，其特征在于，此半導體裝置包含沿著厚度方向具有相互位于相反側(cè)的第一主面以及第二主面的半導體基板，在所述半導體基板的第一主面上，形成有配置著非易失性存儲器的第一電路區(qū)域及配置著所述非易失性存儲器以外的電路的第二電路區(qū)域，在所述第一電路區(qū)域上形成有第一導電型第一阱，其形成在所述半導體基板的第一主面上；第二阱，其具有與所述第一導電型相反導電型的第二導電型，且以內(nèi)包于所述第一阱的方式而配置；所述第二導電型的第三阱，其以在與所述第二阱電性隔離的狀態(tài)下沿著所述第二阱且內(nèi)包于所述第一阱的方式而配置；所述第二導電型的第四阱，其以在與所述第二阱及所述第三阱電性隔離的狀態(tài)下沿著所述第二阱且內(nèi)包于所述第一阱的方式而配置；以及非易失性存儲單元，其以平面重疊于所述第二阱、所述第三阱以及所述第四阱的方式而配置；并且，所述非易失性存儲單元具有浮柵電極，其以平面重疊于所述第二阱、所述第三阱以及所述第四阱的方式，而延伸配置在第一方向上；數(shù)據(jù)寫入及刪除用元件，其形成在所述浮柵電極平面重疊于所述第二阱的第一位置上；數(shù)據(jù)讀出用場效應(yīng)晶體管，其形成在所述浮柵電極平面重疊于所述第三阱的第二位置上；以及電容元件，其形成在所述浮柵電極平面重疊于所述第四阱的第三位置上；并且，所述數(shù)據(jù)寫入及刪除用元件包含第一電極，其形成在所述浮柵電極的所述第一位置上；絕緣膜，其形成在所述第一電極以及所述半導體基板之間；形成在所述第二阱內(nèi)夾持所述第一電極的位置上的一對第二導電型半導體區(qū)域；以及所述第二阱；并且，所述數(shù)據(jù)讀出用場效應(yīng)晶體管包含第二電極，其形成在所述浮柵電極的所述第二位置上；絕緣膜，其形成在所述第二電極以及所述半導體基板之間；以及一對第一導電型半導體區(qū)域，其形成在所述第三阱內(nèi)夾持所述第二電極的位置上；并且，所述電容元件包含第三電極，其形成在所述浮柵電極的所述第三位置上；絕緣膜，其形成在所述第三電極以及所述半導體基板之間；形成在所述第四阱內(nèi)夾持所述第三電極的位置上的一對第二導電型半導體區(qū)域；以及所述第四阱；并且，在所述第二電路區(qū)域上形成有柵電極，在所述半導體基板的第一主面上，以覆蓋所述浮柵電極以及所述柵電極的方式而堆積有含氧絕緣膜，在所述第二電路區(qū)域中，在所述含氧絕緣膜與所述半導體基板的第一主面之間，以覆蓋所述柵電極的方式而形成有含氮絕緣膜，在所述第一電路區(qū)域中，在所述含氧絕緣膜與所述半導體基板的第一主面之間，未形成所述含氮絕緣膜。2.根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述數(shù)據(jù)寫入及刪除用元件所進行的數(shù)據(jù)重寫，是通過整個通道的FN隧道電流來進行的。3.根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述第三電極的與所述第一方向交叉的第二方向的長度，大于所述第一電極以及所述第二電極的所述第二方向的長度。4.根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，在所述第一電路區(qū)域中，在所述含氧絕緣膜與所述半導體基板的第一主面之間，以覆蓋所述浮柵電極的上表面的方式而形成著含氧覆蓋絕緣膜。5.根據(jù)權(quán)利要求4所述的半導體裝置，其特征在于，所述含氧覆蓋絕緣膜以覆蓋所述半導體基板的第一主面的一部分的方式而形成，以使形成在所述半導體基板的第一主面上的硅化物層與所述浮柵電極的側(cè)面隔開。6.根據(jù)權(quán)利要求5所述的半導體裝置，其特征在于，在所述第二電路區(qū)域上，配置著由第一動作電壓來驅(qū)動的低耐壓場效應(yīng)晶體管、及由高于所述第一動作電壓的第二動作電壓來驅(qū)動的高耐壓場效應(yīng)晶體管，所述數(shù)據(jù)寫入及刪除用元件、所述數(shù)據(jù)讀出用場效應(yīng)晶體管以及所述電容元件的所述半導體區(qū)域，是與所述低耐壓場效應(yīng)晶體管的半導體區(qū)域同時形成的。7.根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于，所述含氧絕緣膜是由氧化硅膜形成，所述含氮絕緣膜是由氮化硅膜形成。8.—種半導體裝置，其特征在于，此半導體裝置包含沿著厚度方向具有相互位于相反側(cè)的第一主面以及第二主面的半導體基板，在所述半導體基板的第一主面上，形成有配置著非易失性存儲器的第一電路區(qū)域及配置著所述非易失性存儲器以外的電路的第二電路區(qū)域，在所述第一電路區(qū)域的所述半導體基板的主面上，隔著絕緣膜而形成有所述非易失性存儲器的浮柵電極，在所述第二電路區(qū)域的所述半導體基板的主面上，隔著絕緣膜而形成有柵電極，在所述半導體基板的第一主面上，以覆蓋所述浮柵電極以及所述柵電極的方式而堆積著含氧絕緣膜，在所述第二電路區(qū)域中，在所述含氧絕緣膜與所述半導體基板的第一主面之間，以覆蓋所述柵電極的方式而形成有含氮絕緣膜，在所述第一電路區(qū)域中，在所述含氧絕緣膜與所述半導體基板的第一主面之間，未形成所述含氮絕緣膜。9.一種半導體裝置的制造方法，其特征在于包括以下步驟(a)準備沿著厚度方向具有相互位于相反側(cè)的第一主面以及第二主面的半導體基板的步驟；(b)在所述半導體基板的第一主面上，隔著絕緣膜而堆積導體膜的步驟；(c)通過對所述導體膜進行圖案化，而在所述半導體基板的第一主面的第一電路區(qū)域上形成非易失性存儲器用浮柵電極，并且在所述半導體基板的第一主面的所述第一電路區(qū)域以外的第二電路區(qū)域上形成柵電極的步驟；(d)在所述半導體基板的第一主面上，以覆蓋所述浮柵電極以及所述柵電極的方式而堆積含氮絕緣膜的步驟；(e)在所述(d)步驟之后，對所述含氮絕緣膜實施蝕刻處理，從而去除所述第一電路區(qū)域的所述含氮絕緣膜，在所述第二電路區(qū)域上形成所述含氮絕緣膜的圖案的步驟；(f)在所述(e)步驟之后，以覆蓋所述含氮絕緣膜圖案的方式，而在所述半導體基板的第一主面上堆積含氧絕緣膜的步驟；(g)在所述(f)步驟之后，在所述第一電路區(qū)域以及所述第二電路區(qū)域的所述含氧絕緣膜上同時形成連接孔的步驟。10.根據(jù)權(quán)利要求9所述的半導體裝置的制造方法，其特征在于，在所述第一電路區(qū)域上形成有第一導電型第一阱，其形成在所述半導體基板的第一主面上；第二阱，其具有與所述第一導電型相反導電型的第二導電型，且以內(nèi)包于所述第一阱的方式而配置；所述第二導電型的第三阱，其以在與所述第二阱電性隔離的狀態(tài)下沿著所述第二阱且內(nèi)包于所述第一阱的方式而配置；所述第二導電型的第四阱，其以在與所述第二阱及所述第三阱電性隔離的狀態(tài)下沿著所述第二阱且內(nèi)包于所述第一阱的方式而配置；以及非易失性存儲單元，其以平面重疊于所述第二阱、所述第三阱以及所述第四阱的方式而配置；并且，所述非易失性存儲單元具有所述浮柵電極，其以平面重疊于所述第二阱、所述第三阱以及所述第四阱的方式，而延伸配置在第一方向上；數(shù)據(jù)寫入及刪除用元件，其形成在所述浮柵電極平面重疊于所述第二阱的第一位置上；數(shù)據(jù)讀出用場效應(yīng)晶體管，其形成在所述浮柵電極平面重疊于所述第三阱的第二位置上；以及電容元件，其形成在所述浮柵電極平面重疊于所述第四阱的第三位置上；并且，所述數(shù)據(jù)寫入及刪除用元件包含第一電極，其形成在所述浮柵電極的所述第一位置上；絕緣膜，其形成在所述第一電極以及所述半導體基板之間；形成在所述第二阱內(nèi)夾持所述第一電極的位置上的一對第二導電型半導體區(qū)域；以及所述第二阱；并且，所述數(shù)據(jù)讀出用場效應(yīng)晶體管包含第二電極，其形成在所述浮柵電極的所述第二位置上；絕緣膜，其形成在所述第二電極以及所述半導體基板之間；以及一對第一導電型半導體區(qū)域，其形成在所述第三阱內(nèi)夾持所述第二電極的位置上；并且，所述電容元件包含第三電極，其形成在所述浮柵電極的所述第三位置上；絕緣膜，其形成在所述第三電極以及所述半導體基板之間；形成在所述第四阱內(nèi)夾持所述第三電極的位置上的一對第二導電型半導體區(qū)域；以及所述第四阱。11.根據(jù)權(quán)利要求10所述的半導體裝置的制造方法，其特征在于包括以下步驟在所述(C)步驟之后、所述(d)步驟之前，以覆蓋所述浮柵電極上表面的方式而形成含氧覆蓋絕緣膜。12.根據(jù)權(quán)利要求11所述的半導體裝置的制造方法，其特征在于包括以下步驟在形成所述含氧覆蓋絕緣膜之后，在所述半導體基板的第一主面上形成硅化物層，并且，在所述含氧覆蓋絕緣膜的形成步驟中，以所述含氧覆蓋絕緣膜的一部分覆蓋所述半導體基板的第一主面的一部分的方式而形成所述含氧覆蓋絕緣膜，以使所述硅化物層與所述浮柵電極的側(cè)面隔開。13.根據(jù)權(quán)利要求10所述的半導體裝置的制造方法，其特征在于，在所述第二電路區(qū)域上，配置著由第一動作電壓來驅(qū)動的低耐壓場效應(yīng)晶體管、及由高于所述第一動作電壓的第二動作電壓來驅(qū)動的高耐壓場效應(yīng)晶體管，并且使所述數(shù)據(jù)寫入及刪除用元件、所述數(shù)據(jù)讀出用場效應(yīng)晶體管以及所述電容元件的所述半導體區(qū)域與所述低耐壓場效應(yīng)晶體管的半導體區(qū)域同時形成。14.根據(jù)權(quán)利要求9所述的半導體裝置的制造方法，其特征在于，所述含氮絕緣膜是由氮化硅膜形成，所述含氧絕緣膜是由氧化硅膜形成。全文摘要本發(fā)明能夠提高非易失性存儲器的數(shù)據(jù)保持特性。在半導體基板1S的主面上，配置著主電路區(qū)域N及快閃存儲器的存儲單元陣列MR。在存儲單元陣列MR中配置著信息電荷蓄積用浮柵電極FG，而在主電路區(qū)域N中，配置著構(gòu)成主電路的MIS·FET的柵電極G。在主電路區(qū)域N中，以覆蓋柵電極G的方式而形成著包含氮化硅膜的絕緣膜2a。由此，可以維持主電路區(qū)域N中的元件的精密化。另一方面，在存儲單元陣列MR中并未形成所述絕緣膜2a。即，浮柵電極FG的上表面由層間絕緣膜2b直接覆蓋，而并不與絕緣膜2a接觸。由此，可以抑制或防止存儲單元陣列MR中浮柵電極FG的電荷e的泄漏，從而提高快閃存儲器的數(shù)據(jù)保持特性。文檔編號H01L27/115GK101257026SQ200810006290公開日2008年9月3日申請日期2008年2月5日優(yōu)先權(quán)日2007年3月2日發(fā)明者八島秀幸,岡保志,志波和佳申請人:株式會社瑞薩科技