專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制造方法，特別涉及在應(yīng)用變形硅技術(shù)的
MOS型半導(dǎo)體器件中能夠使微細(xì)化和晶體管的特性維持并存的非對(duì)稱側(cè)壁 隔離層結(jié)構(gòu)及其制造方法。
背景技術(shù)：
使用硅(Si)的CMOS器件技術(shù)的發(fā)展支撐著今天的電子學(xué)產(chǎn)業(yè)，目前 為了進(jìn)一步提高性能，仍然以超過(guò)迄今為止的速度的速度進(jìn)行微細(xì)化。以工 藝學(xué)節(jié)點(diǎn)表示的Si CMOS器件的時(shí)代目前開始65nm節(jié)點(diǎn)的大量生產(chǎn)，在開 發(fā)階段，將其中心轉(zhuǎn)移至45nm節(jié)點(diǎn)。并且，還開始開發(fā)作為下一代的32nm 節(jié)點(diǎn)。這樣，隨著時(shí)代的發(fā)展，即，隨著微細(xì)化的發(fā)展，MOSFET的柵極長(zhǎng) 度縮小為比代表其時(shí)代的半間距更小的尺寸，即，縮小為35nm(65nm節(jié)點(diǎn))、 25nm (45nm節(jié)點(diǎn))，正在快速接近MOSFET動(dòng)作的物理限界。
若如此促進(jìn)微細(xì)化，則僅通過(guò)已經(jīng)變得簡(jiǎn)單的包含柵極長(zhǎng)度的器件尺寸 的定標(biāo)(scaling)，不能提高CMOS器件特性以及電路特性，反而會(huì)使其劣 化。
在圖1示出伴隨著柵極長(zhǎng)度定標(biāo)的電路特性的變化。在未考慮反向電流 1。ff的增加的理論上的簡(jiǎn)單定標(biāo)中，若柵極長(zhǎng)度變得微細(xì)化，則會(huì)使電流密度 U增加，使延遲時(shí)間減少，即，會(huì)提高電路速度。但是，在Iw恒定的定標(biāo) 中，從圖l的曲線圖可知，在柵極長(zhǎng)度為40nm以下的區(qū)域，延遲時(shí)間反而 會(huì)增大。認(rèn)為其原因在于，寄生電阻相對(duì)于MOSFET的全部電阻所占的比 例增大，變成與溝道電阻相同的程度。S卩，意味著，正在進(jìn)入不能忽視寄生 電阻的影響的區(qū)域。但是，即使允許這樣的特性劣化，根據(jù)芯片尺寸的縮小 等要求，隨著時(shí)代的發(fā)展繼續(xù)縮小器件尺寸是必要且不可欠缺的。
在上述背景下，在進(jìn)行柵極長(zhǎng)度定標(biāo)時(shí)，作為提高與微細(xì)化不同的晶體 管特性的技術(shù)，開始引入了被稱為"技術(shù)推進(jìn)器(technology booster)"的 技術(shù)。在技術(shù)推進(jìn)器中作為最有希望的技術(shù)進(jìn)行開發(fā)的技術(shù)是變形硅技術(shù)。變形硅技術(shù)是這樣的技術(shù)，即，通過(guò)對(duì)CMOS晶體管的溝道區(qū)域施加變形， 提高載流子的移動(dòng)性，從而提高晶體管特性。作為對(duì)溝道區(qū)域施加變形的方 法，有如下方法，即，在形成晶體管后覆蓋應(yīng)力膜，或者在源級(jí)/漏極區(qū)域嵌 入晶格常數(shù)與硅不同的物質(zhì)，或者利用柵極的堆積膨脹而擠壓溝道，上述方 法開始實(shí)際應(yīng)用在產(chǎn)品中。
目前，變形硅技術(shù)作為以低成本改善特性的技術(shù)，成為必要且不可欠缺
的技術(shù)。并且，為了進(jìn)一步改善CMOS晶體管的特性，要求進(jìn)一步加強(qiáng)溝道
變形程度。
目前，在廣泛使用的基于接觸蝕刻阻止層(CESL) (contact etching-stop layer)的工序感應(yīng)單軸變形技術(shù)中，為了進(jìn)一步加強(qiáng)溝道變形，有效的方法 是提高包含側(cè)壁(SW)寬度的柵極的縱橫比。為了使縱橫比增大，需要使 柵極高度變高或者使SW寬度變小。
圖2中的(a)是表示SW寬度恒定時(shí)的、從CESL施加的溝道應(yīng)力的多 柵極高度依存性的曲線圖；圖2中的(b)示出多柵極高度恒定時(shí)的SW寬 度依存性。在曲線圖中，空心圓圈是溝道長(zhǎng)度方向(適宜地簡(jiǎn)單稱為"溝道 方向")上的應(yīng)力，三角形是與其正交的溝道寬度方向上的應(yīng)力。從圖2中 的(a)和圖2中的(b)可知，多柵極的高度越高，另外，SW寬度越小， 特別使溝道方向上的應(yīng)力上升，有效地對(duì)溝道施加變形。換言之，通過(guò)使包 含SW寬度為止的柵極的縱橫比增大，能夠有效地對(duì)溝道部施加應(yīng)力。
根據(jù)這樣的理由，為了提高柵極的縱橫比，開發(fā)縮小SW (最終省略) 的技術(shù)。但是，SW發(fā)揮注入深的SD雜質(zhì)時(shí)的掩模的作用，具有抑制短溝 道效應(yīng)的功能。因此，若簡(jiǎn)單地減小SW寬度，則使短溝道耐性劣化，從而 30nm以下的柵極長(zhǎng)度下的動(dòng)作難以進(jìn)行。還考慮了在注入SD后縮小SW的 方法，但是擔(dān)心使注入層受損。
此外，作為與變形Si技術(shù)無(wú)關(guān)的晶體管的非對(duì)稱SW構(gòu)成的例子，已知 如下方法與所希望的柵極電極相鄰地配置虛擬柵極電極，并控制與虛擬柵 極電極之間的距離，由此制造SW寬度不對(duì)稱的晶體管(例如參照專利文獻(xiàn) 1)。該方法通過(guò)減小源極側(cè)的SW寬度，減小源極側(cè)的低濃度雜質(zhì)擴(kuò)散區(qū) 域的寬度，從而防止電流因寄生電阻而降低，另外，減小漏極側(cè)的低濃度雜 質(zhì)擴(kuò)散區(qū)域的電場(chǎng)，從而提高熱載流子耐性。另外，還公知如下結(jié)構(gòu)，即，僅將柵極電極的漏極側(cè)的sw做成二層結(jié)
構(gòu)的偏斜隔離層結(jié)構(gòu)(例如參照專利文獻(xiàn)2)，以及通過(guò)將柵極電極的溝道 方向上的剖面形狀做成如船帆那樣的不對(duì)稱的形狀，從而較厚地形成漏極側(cè)
的SW的非對(duì)稱SW結(jié)構(gòu)(例如參照專利文獻(xiàn)3)。通過(guò)這些結(jié)構(gòu)，抑制短
溝道效應(yīng)。
專利文獻(xiàn)1: JP特開2002-190589號(hào)公報(bào)。
專利文獻(xiàn)2: JP特開2005-268620號(hào)公報(bào)。
專利文獻(xiàn)3: JP特開平8-153877號(hào)公報(bào)。

發(fā)明內(nèi)容
發(fā)明要解決的問(wèn)題
上述文獻(xiàn)均與變形Si技術(shù)無(wú)關(guān)，沒(méi)有根據(jù)與對(duì)溝道施加的應(yīng)力的關(guān)系說(shuō) 明非對(duì)稱性。
因此，本發(fā)明要解決的問(wèn)題是提供一種器件結(jié)構(gòu)及其制造工藝，在45nm 節(jié)點(diǎn)以后的時(shí)代的變形Si技術(shù)中，特別在有效地對(duì)溝道施加來(lái)自接觸蝕刻阻 止層(CESL)的變形以進(jìn)行定標(biāo)的微細(xì)CMOS器件中，也改善晶體管特性。
用于解決問(wèn)題的手段
在進(jìn)行CMOS器件的定標(biāo)方面上，應(yīng)力技術(shù)的引入是必須的，但是在柵 極長(zhǎng)度截止于30nm的區(qū)域，沖擊輸送處于主導(dǎo)地位，其中，上述沖擊輸送 是指，在溝道移動(dòng)的載流子在從源極到達(dá)漏極的期間一次也不散射的輸送。 在沖擊傳輸中，基于溝道變形來(lái)提高移動(dòng)性的技術(shù)對(duì)于在溝道中移動(dòng)的載流 子來(lái)說(shuō)不具有意義，而由源極邊緣的載流子的熱注入速度決定。
發(fā)明人發(fā)現(xiàn)了為了提高微細(xì)化的半導(dǎo)體器件的特性，特別是為了提高 柵極長(zhǎng)度為30nm以下的沖擊傳輸區(qū)域的器件特性，重要的是在源極端集中 施加溝道變形。
具體地說(shuō)，在本發(fā)明的第一技術(shù)方案中，半導(dǎo)體器件具有半導(dǎo)體基板 上的柵極電極；溝道區(qū)域，其設(shè)置在上述柵極電極的下方的半導(dǎo)體基板區(qū)域； 變形生成層，其用于對(duì)上述溝道區(qū)域賦予應(yīng)力；對(duì)上述溝道區(qū)域的源極端施 加的變形的絕對(duì)值大于對(duì)漏極端施加的變形的絕對(duì)值。在優(yōu)選的構(gòu)成例中，還具有側(cè)壁隔離層，該側(cè)壁隔離層形成在上述柵極 電極的側(cè)壁；在上述側(cè)壁隔離層中，形成在上述柵極電極的源極側(cè)的側(cè)壁寬 度小于形成在上述柵極電極的漏極側(cè)的側(cè)壁寬度。
例如，上述變形生成層是位于上述柵極電極的上方的接觸蝕刻阻止層。 或者，上述變形生成層也可以是嵌入在上述半導(dǎo)體基板的源級(jí)/漏極區(qū)域的化 合物半導(dǎo)體層。
本發(fā)明的第二技術(shù)方案是一種半導(dǎo)體器件的制造方法。該方法包括如下 工序(a)在半導(dǎo)體基板上形成柵極電極；(b)在上述柵極電極的兩側(cè)形 成側(cè)壁隔離層；(c)在上述側(cè)壁隔離層中，對(duì)一側(cè)的側(cè)壁注入雜質(zhì)，以使 蝕刻速率與上述另一側(cè)的側(cè)壁不同；(d)對(duì)上述注入雜質(zhì)后的側(cè)壁隔離層 進(jìn)行蝕刻。
在優(yōu)選的制造例中，相對(duì)于所述柵極電極以規(guī)定的(例如30 50度) 傾斜角，從一方向?qū)ι鲜鰝?cè)壁注入雜質(zhì)。
另外，優(yōu)選還包括如下工序在形成側(cè)壁后，形成對(duì)上述柵極電極的正 下方的上述半導(dǎo)體基板區(qū)域賦予應(yīng)力的變形生成層。
發(fā)明的效果
通過(guò)上述結(jié)構(gòu)和方法，在柵極長(zhǎng)度為30nm以下的高性能邏輯器件中通 過(guò)溝道變形能夠高效率地提高特性，并且抑制短溝道效應(yīng)，在30mn以下也 能夠進(jìn)行切換動(dòng)作。


圖1是表示伴隨著柵極長(zhǎng)度定標(biāo)的電路特性的劣化的曲線圖。
圖2是表示因增加?xùn)艠O縱橫比而引起的溝道方向上的應(yīng)力上升的曲線圖。
圖3是表示本發(fā)明一實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)的概略剖視圖。 圖4是表示PMOSFET溝道區(qū)域上的應(yīng)力分布的模擬結(jié)果，其中，上述 PMOSFET溝道區(qū)域具有賦予壓縮應(yīng)力的CESL。 圖5是用于說(shuō)明對(duì)源極端施加變形的效果的圖。 圖6是本發(fā)明實(shí)施方式的半導(dǎo)體器件的變形例。圖7是本發(fā)明實(shí)施方式的半導(dǎo)體器件的另一變形例。 圖8是本發(fā)明實(shí)施方式的半導(dǎo)體器件的又一變形例。
圖9A是本發(fā)明一實(shí)施方式的半導(dǎo)體器件的制造工序圖。 圖9B是本發(fā)明一實(shí)施方式的半導(dǎo)體器件的制造工序圖。 圖9C是本發(fā)明一實(shí)施方式的半導(dǎo)體器件的制造工序圖。 圖9D是本發(fā)明一實(shí)施方式的半導(dǎo)體器件的制造工序圖。 圖9E是本發(fā)明一實(shí)施方式的半導(dǎo)體器件的制造工序圖。 圖9F是本發(fā)明一實(shí)施方式的半導(dǎo)體器件的制造工序圖。 圖9G是本發(fā)明一實(shí)施方式的半導(dǎo)體器件的制造工序圖。 圖9H是本發(fā)明一實(shí)施方式的半導(dǎo)體器件的制造工序圖。 圖10A是本發(fā)明的另一實(shí)施方式的半導(dǎo)體器件的制造工序圖。 圖10B是本發(fā)明的另一實(shí)施方式的半導(dǎo)體器件的制造工序圖。 圖10C是本發(fā)明的另一實(shí)施方式的半導(dǎo)體器件的制造工序圖。 圖10D是本發(fā)明的另一實(shí)施方式的半導(dǎo)體器件的制造工序圖。 圖10E是本發(fā)明的另一實(shí)施方式的半導(dǎo)體器件的制造工序圖。 圖10F是本發(fā)明的另一實(shí)施方式的半導(dǎo)體器件的制造工序圖。 圖10G是本發(fā)明的另一實(shí)施方式的半導(dǎo)體器件的制造工序圖。 圖10H是本發(fā)明的另一實(shí)施方式的半導(dǎo)體器件的制造工序圖。
附圖標(biāo)記的說(shuō)明
10、 IOA、 IOB、 10C 半導(dǎo)體器件
11半導(dǎo)體基板
12柵極絕緣膜
13柵極電極
14源級(jí)/漏極
17、 27側(cè)壁隔離層
17S、 27S源極側(cè)側(cè)壁
17D、 27D 漏極側(cè)側(cè)壁
21接觸蝕刻阻止層(變形生成層)
24變形SiGe源極/漏極(變形生成層)34變形SiC源級(jí)/漏極(變形生成層)
CH溝道區(qū)域
A溝道區(qū)域源極端
具體實(shí)施例方式
下面參照附圖對(duì)本發(fā)明的優(yōu)選實(shí)施方式進(jìn)行說(shuō)明。圖3是表示本發(fā)明一 實(shí)施方式的半導(dǎo)體器件的構(gòu)成例的概略剖視圖。在圖3的例子中，在半導(dǎo)體 基板11上配置有由NMOSFET和PMOSFET構(gòu)成的CMOS器件。
各MOSFET在半導(dǎo)體基板11上具有隔著柵極絕緣膜12而形成的柵 極電極13、在半導(dǎo)體基板ll的柵極的正下方的區(qū)域延伸的溝道區(qū)域(CH) 以及向溝道區(qū)域的兩側(cè)擴(kuò)展的源級(jí)/漏極區(qū)域14。在柵極電極13的兩側(cè)設(shè)置 有側(cè)壁隔離層17，源極側(cè)的側(cè)壁(SW)17S的寬度W1比漏極側(cè)的側(cè)壁(SW) 17D的寬度W2窄。
PMOSFET和NMOSFET隔著保護(hù)膜29被接觸蝕刻阻止層(CESL) 21 覆蓋。CESL21發(fā)揮蝕刻阻止膜的功能，同時(shí)還發(fā)揮變形生成層的功能。 NMOSFET上的CESL21t對(duì)NMOSFET的溝道區(qū)域(CH)施加溝道長(zhǎng)度方 向上的拉伸變形和深度方向上的壓縮變形。在這個(gè)意義上，稱之為"拉伸 CESL"。另一方面，PMOSFET上的CESL21c對(duì)PMOSFET的溝道區(qū)域施 加溝道長(zhǎng)度方向上的壓縮變形和深度方向上的拉伸變形。在這個(gè)意義上，稱 之為"壓縮CESL"。
如上所述，在圖3的CMOSFET中，位于柵極側(cè)壁的側(cè)壁17的寬度在 源極側(cè)小于漏極側(cè)。 一般，隨著柵極長(zhǎng)度減小，由于從漏極區(qū)域14d起的耗 盡層的延伸，尤其是由于來(lái)自deep-drain的電場(chǎng)的影響，對(duì)柵極的溝道電場(chǎng) 的貢獻(xiàn)變小、閾值電壓下降的短溝道效應(yīng)成為問(wèn)題。為了盡量地抑制該短溝 道效應(yīng)，有效的是，使漏極14d側(cè)的深的拡散區(qū)域盡可能地離開溝道端，艮口， 使SW寬度W增大。
但是，另一方面，如圖3所示，在使用程序感應(yīng)的單軸性變形技術(shù)的情 況下，特別在SW端能夠得到大的變形(或者應(yīng)力)，因此為了通過(guò)基于變 形的移動(dòng)性改善來(lái)提高特性，優(yōu)選地，使SW寬度盡量小。
圖4是表示通過(guò)二維模擬對(duì)PMOSFET的溝道區(qū)域的應(yīng)力分布進(jìn)行計(jì)算的結(jié)果的曲線圖，其中，上述PMOSFET的溝道區(qū)域被生成壓縮應(yīng)力的 CESL21覆蓋。如箭頭所示，知道如下情形，即，溝道方向(X方向)的應(yīng) 力在SW端增大，隨著朝向溝道中央而衰減。
另一方面，在由于微細(xì)化使柵極長(zhǎng)度變短，并且進(jìn)入到從源極注入的載 流子在溝道中一次也未散射而到達(dá)漏極的沖擊(ballistic)載流子輸送區(qū)域的 情況下，超過(guò)源極電勢(shì)的具有全擴(kuò)散性(diffusive)的載流子注入速度成為 載流子輸送中的瓶頸，對(duì)于器件特性的改善來(lái)說(shuō)，重要的是進(jìn)一步提高載流 子注入速度。
圖5是示意性地表示該情形的圖。若增大載流子從源極區(qū)域越過(guò)電勢(shì)阻 擋層而注入到溝道區(qū)域的注入速度V，則可以改善器件特性。這意味著，艮口， 無(wú)需對(duì)溝道整體均勻地施加變形，而在源極端(在圖3中，周緣A的區(qū)域) 高效率地施加變形即可。
由此，如圖3的橢圓所示，為了抑制從漏極側(cè)的深的擴(kuò)散層區(qū)域14d起 的耗盡層的延伸(DIBL)，使漏極側(cè)的側(cè)壁17D的寬度W2增大，另一方 面，為了加強(qiáng)源極端A的變形程度，減小源極側(cè)的側(cè)壁17S的寬度W1。這 樣的變形Si下的非對(duì)稱SW結(jié)構(gòu)可以說(shuō)是45nm節(jié)點(diǎn)(node)以后的理想的 CMOSFET結(jié)構(gòu)。
圖6是表示圖3的半導(dǎo)體器件10的變形例的圖。半導(dǎo)體器件10A為了 進(jìn)一步改善PMOSFET的特性，采用在源級(jí)/漏極(SD)區(qū)域嵌入了作為變 形生成層的SiGe的embedded-SiGe結(jié)構(gòu)(嵌入SiGe結(jié)構(gòu))。SiGe-SD層24 對(duì)P溝道區(qū)域施加單軸性的壓縮應(yīng)力，以賦予變形。通過(guò)并用SiGe-SD層24 和壓縮SESL層21c，進(jìn)一步提高PMOSFET中的載流子的移動(dòng)性。在這樣 的情況下，也在NMOSFET和PMOSFET雙方中使源極側(cè)側(cè)壁17S的寬度 Wl小于漏極側(cè)側(cè)壁17D的寬度W2，由此在溝道區(qū)域的源極端A更有效地 施加變形。
圖7是表示圖3的半導(dǎo)體器件10的另一變形例的圖。半導(dǎo)體器件10B 為了進(jìn)一步改善NMOSFET的特性，采用在NMOSFET的源級(jí)/漏極(SD) 區(qū)域嵌入了作為變形生成層的SiC的embedded-SiC結(jié)構(gòu)(嵌入SiC結(jié)構(gòu))。 SiC-SD層34對(duì)N溝道區(qū)域施加拉伸應(yīng)力。通過(guò)并用SiC-SD層34和拉伸 CESL21t，能夠進(jìn)一步改善NMOSFET的特性。而且，在NMOSFET和PMOSFET雙方中使源極側(cè)側(cè)壁17S的寬度Wl小于漏極側(cè)側(cè)壁17D的寬度 W2，由此在溝道區(qū)域的源極端A更有效地施加變形。
圖8是表示圖3的半導(dǎo)體器件10的另一變形例的圖。半導(dǎo)體器件IOC 為了進(jìn)一步改善NMOSFET和PMOSFET雙方的特性，在NMOSFET的源級(jí) /漏極(SD)區(qū)域嵌入用于賦予拉伸應(yīng)力的SiC以作為SiC-SD層34，另一 方面，在PMOSFET的源級(jí)/漏極(SD)區(qū)域嵌入用于賦予壓縮應(yīng)力的SiGe 以作為SiGe-SD層24。在NMOSFET和PMOSFET雙方中使源極側(cè)側(cè)壁17S 的寬度Wl小于漏極側(cè)側(cè)壁17D的寬度W2，由此在溝道區(qū)域的源極端A有 效地施加變形。
在圖9A 9H示出圖6的半導(dǎo)體器件10A的制造工序的一例。首先，如 圖9A所示，在硅基板11的規(guī)定位置形成STI等的元件分離區(qū)域15，在硅 基板11的規(guī)定區(qū)域形成規(guī)定的導(dǎo)電型的阱(未圖示)，并導(dǎo)入溝道雜質(zhì)(未 圖示)，然后，對(duì)表面進(jìn)行凈化處理，并堆積柵極絕緣材料膜和多晶硅膜。 例如，通過(guò)利用超高解像技術(shù)的準(zhǔn)分子激光器光刻法和RIE，在柵極絕緣膜 12上形成線寬度為18nm 30nm的柵極電極13。將柵極電極13作為掩模， 形成各MOSFET的源級(jí)/漏極延伸區(qū)域(SD extension) 16。
例如'通過(guò)As+、 2keV、 1E15cm—2的離子注入和B+、 10keV、 1E13cm-2、 傾斜角30度、4方向的微小(pocket)雜質(zhì)注入，形成NMOS的源級(jí)/漏極 延伸區(qū)域16n。例如，通過(guò)B+、 0.5kev、 lE15cm—2的離子注入和As+、 40keV、 5E12cm_2、傾斜角30度、4方向的微小雜質(zhì)注入，形成PMOS的源級(jí)/漏極 延伸區(qū)域16p。
接著，如圖9B所示，通過(guò)成膜溫度為60CTC以下的CVD法，堆積10nm 左右的SiOj莫17a，接著堆積50nm左右的SiN膜17b，然后，通過(guò)RIE， 對(duì)整個(gè)面進(jìn)行蝕刻，在柵極電極13的兩側(cè)留下側(cè)壁17。由于深的SD注入， 假設(shè)該階段的側(cè)壁的寬度不影響短溝道效應(yīng)。
接著，如圖9C所示，對(duì)于在電路內(nèi)統(tǒng)一于一方向的柵極，從源極側(cè)， 從一方向注入用于加快氮化硅膜側(cè)壁(SiN SW) 17b的濕式蝕刻速率的離子。 在該例子中，在3keV、 5E14cm'2的條件下，以30 60度的傾斜角注入P+。
而且，如圖9D所示，從漏極側(cè)，從一方向注入用于減慢氮化硅膜側(cè)壁 18b的濕式蝕刻速率的離子。在該例子中，在lkeV、 5E14cm—2的條件下，以30 60度的傾斜角注入B+。
針對(duì)圖9C和圖9D的離子注入而言，相對(duì)于柵極傾斜30度以上的高角 度從一方向進(jìn)行注入，因此有選擇地對(duì)一側(cè)的側(cè)壁17注入雜質(zhì)。另外，將 注入能量和注入劑量的條件設(shè)定為不影響MOSFET的短溝道效應(yīng)，并且 使側(cè)壁氮化膜17b的濕式蝕刻速率充分地變化。另外，若有必要，則在注入 后例如通過(guò)IOO(TC以下、Osec的尖峰式RTA (spikeRTA)進(jìn)行退火。通過(guò) 該退火也能夠使有選擇地注入離子的側(cè)壁的濕式蝕刻速率的差增大。
接著，如圖9E所示，若通過(guò)基于磷酸(H3P04)的濕式蝕刻來(lái)應(yīng)用于 晶片的整個(gè)面，則源極側(cè)/漏極側(cè)的側(cè)壁17相對(duì)于磷酸的蝕刻速率不同，使 得源極側(cè)進(jìn)一步被蝕刻，能夠?qū)崿F(xiàn)左右不對(duì)稱的側(cè)壁寬度。在此，若將源極 側(cè)SW寬度設(shè)為W1，將漏極側(cè)SW寬度設(shè)為W2，則WKW2。
此外，也可以只進(jìn)行圖9C的離子注入和圖9D的離子注入中的任意一種 離子注入，其中，上述圖9C的離子注入是指，向源極側(cè)注入濕式蝕刻促進(jìn) 用的離子，上述圖9D的離子注入是指，向漏極側(cè)注入濕式蝕刻延遲用的離 子。這是因?yàn)?，不管向哪一?cè)注入離子，都在源極側(cè)和漏極側(cè)出現(xiàn)濕式蝕刻 速率差，因此在圖9E的濕式工序中能夠?qū)崿F(xiàn)非對(duì)稱的SW形狀。
接著，如圖9F所示，在整個(gè)面堆積覆蓋氧化膜22，并通過(guò)光刻法僅在 PMOS區(qū)域形成具有開口圖形的抗蝕劑掩模23，通過(guò)RIE等使PMOS區(qū)域 的基板表面露出。
接著，如圖9G所示，通過(guò)干式蝕刻，在PMOS的源級(jí)/漏極區(qū)域形成槽 25，并去除抗蝕劑掩模23。
接著，如圖9H所示，在PMOS區(qū)域的槽25中，例如有選擇地外延生 長(zhǎng)摻雜有B的SiGe，從而形成變形源級(jí)/漏極24。然后，去除NMOS區(qū)域的 覆蓋氧化膜(SiO掩模)22，僅覆蓋PMOS區(qū)域來(lái)注入深的SD雜質(zhì)，然后， 進(jìn)行基于RTA的雜質(zhì)活性化處理以形成深的源級(jí)/漏極區(qū)域14s、 14d，并去 除PMOS區(qū)域的掩模(未圖示)。然后，雖然未圖示，但是對(duì)柵極電極13 的表面和源級(jí)/漏極14以及變形源級(jí)/漏極24的表面進(jìn)行硅化處理，并形成 保護(hù)膜、CESL，從而得到如圖6所示的半導(dǎo)體器件IOA。
圖10A 圖IOH是表示半導(dǎo)體器件的制造工序的變形例的工序圖。在變 形例中，用單層側(cè)壁代替雙層側(cè)壁，而且，在源極側(cè)和漏極側(cè)改變用于使側(cè)壁的蝕刻速率發(fā)生變化的離子種類和腐蝕劑。
在圖10A中，與圖9同樣地在形成有STI15、阱(未圖示)以及溝道(未 圖示)的硅基板11上的所定位置形成柵極絕緣膜12和柵極電極13，并交互 覆蓋PMOS區(qū)域和NMOS區(qū)域而形成源級(jí)/漏極延伸區(qū)16n、 16p。
在圖IOB中，例如在60(TC以下的成膜溫度下，通過(guò)CVD法在整個(gè)面 上堆積形成厚度為60nm左右的氧化硅膜(Si02)，并進(jìn)行各向異性蝕刻， 從而形成Si02單層的側(cè)壁27。
在圖10C中，在10keV、 5E14cm-2的條件下，以30 60度的傾斜角， 從一方向?qū)υ礃O側(cè)的側(cè)壁27注入Ge+。
接著，如圖10D所示，在lkeV、 5E14cm—2的條件下，以30 60度的傾 斜角，從漏極側(cè)從一方向注入B+。由此，相對(duì)于源極側(cè)側(cè)壁27，能夠加快 相對(duì)于氟酸(HF)的蝕刻速率。
此外，僅進(jìn)行圖IOC和圖IOD的工序中的某一工序，也能夠使相對(duì)于氟 酸(HF)的蝕刻速率不同，這與圖9的工序相同。另外，在進(jìn)行蝕刻速率促 進(jìn)和/或延遲用的離子注入后進(jìn)行退火處理，由此能夠使蝕刻速率的差異增 大，這也與圖9的工序相同。將上述注入能量、注入劑量的條件也設(shè)定為有 效地使相對(duì)于HF的蝕刻速率不同的條件。
接著，如圖10E所示，使用氟酸對(duì)整個(gè)面進(jìn)行濕式蝕刻，由此使源極側(cè) 側(cè)壁27S的寬度Wl小于漏極側(cè)側(cè)壁27D的寬度W2。
圖IOF、圖IOG、圖10H的工序與圖9F、圖9G、圖9H同樣地在PMOS 區(qū)域形成變形SiGe源級(jí)/漏極區(qū)域24s、 24d，并在NMOS區(qū)域形成深的源級(jí) /漏極區(qū)域14s、 14d，然后，隔著保護(hù)膜在PMOS區(qū)域形成壓縮CESL，在 NMOS區(qū)域形成拉伸CESL。
這樣，適宜地選擇離子種類和腐蝕劑，并在源極側(cè)和漏極側(cè)進(jìn)行高角度 的一方向的離子注入，由此能夠形成非對(duì)稱的側(cè)壁隔離層。
這樣，通過(guò)使用變形Si技術(shù)和非對(duì)稱側(cè)壁結(jié)構(gòu)，在柵極長(zhǎng)度為30nm以 下的高性能邏輯裝置中也能夠通過(guò)溝道變形有效地提高特性，并且，能夠抑 制短溝道效應(yīng)以實(shí)現(xiàn)恰當(dāng)?shù)毓ぷ鞯钠骷?br> 權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于，具有半導(dǎo)體基板上的柵極電極；溝道區(qū)域，其設(shè)置在上述柵極電極的下方的半導(dǎo)體基板區(qū)域；變形生成層，其用于對(duì)上述溝道區(qū)域賦予應(yīng)力；對(duì)上述溝道區(qū)域的源極端施加的變形的絕對(duì)值大于對(duì)漏極端施加的變形的絕對(duì)值。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 還具有側(cè)壁隔離層，該側(cè)壁隔離層形成在上述柵極電極的側(cè)壁； 上述側(cè)壁隔離層中，形成在上述柵極電極的源極側(cè)的側(cè)壁寬度小于形成在上述柵極電極的漏極側(cè)的側(cè)壁寬度。
3. 根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于，上述變形生 成層是位于上述柵極電極的上方的接觸蝕刻阻止層。
4. 根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于，上述變形生 成層是嵌入在上述半導(dǎo)體基板的源級(jí)/漏極區(qū)域中的化合物半導(dǎo)體層。
5. 根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于， 上述半導(dǎo)體器件具有NMOS區(qū)域和PMOS區(qū)域，上述變形生成層對(duì)上述NMOS區(qū)域賦予拉伸應(yīng)力，對(duì)上述PMOS區(qū)域 賦予壓縮應(yīng)力。
6. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，對(duì)上述源極側(cè)側(cè) 壁和漏極側(cè)側(cè)壁中的至少一個(gè)側(cè)壁中注入有離子，該離子用于改變相對(duì)于規(guī) 定腐蝕劑的濕式蝕刻速率。
7. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，在上述源極側(cè)的 側(cè)壁中離子注入有P或Ge。
8. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，在上述漏極側(cè)的 側(cè)壁中離子注入有B。
9. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，上述側(cè)壁具有氧 化硅膜和氮化硅膜的二層結(jié)構(gòu)，在源極側(cè)的上述氮化硅膜中注入有用于促進(jìn) 相對(duì)于規(guī)定腐蝕劑的蝕刻速率的離子，和/或在漏極側(cè)的上述氮化硅膜中注入 有用于減慢相對(duì)于上述規(guī)定腐蝕劑的蝕刻速率的離子。
10. —種半導(dǎo)體器件的制造方法，其特征在于，包括如下工序 在半導(dǎo)體基板上形成柵極電極；在上述柵極電極的兩側(cè)形成側(cè)壁隔離層；在上述側(cè)壁隔離層中，對(duì)一側(cè)的側(cè)壁注入雜質(zhì)，以使?jié)袷轿g刻速率與上 述另一側(cè)的側(cè)壁不同，對(duì)上述注入雜質(zhì)后的側(cè)壁隔離層進(jìn)行蝕刻。
11. 根據(jù)權(quán)利要求io所述的半導(dǎo)體器件的制造方法，其特征在于，以規(guī)定的傾斜角，從一方向注入上述雜質(zhì)。
12. 根據(jù)權(quán)利要求10或11所述的半導(dǎo)體器件的制造方法，其特征在于，上述蝕刻是濕式蝕刻。
13. 根據(jù)權(quán)利要求10 12中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其 特征在于，將上述側(cè)壁隔離層做成氧化硅膜和氮化硅膜的二層結(jié)構(gòu)， 對(duì)上述一側(cè)的側(cè)壁，從上述一方向注入磷(P)， 使用磷酸對(duì)注入上述磷(P)后的側(cè)壁隔離層進(jìn)行濕式蝕刻。
14. 根據(jù)權(quán)利要求10 13中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其 特征在于，由氧化硅膜形成上述側(cè)壁隔離層，對(duì)上述一側(cè)的側(cè)壁，從上述一方向注入鍺(Ge)，使用氟酸對(duì)注入上述 鍺(Ge)后的側(cè)壁隔離層進(jìn)行濕式蝕刻。
15. 根據(jù)權(quán)利要求10 14中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其 特征在于，對(duì)上述一側(cè)的側(cè)壁，從上述一方向注入硼(B)，以減慢相對(duì)于 磷酸或氟酸的濕式蝕刻速率。
16. 根據(jù)權(quán)利要求10 15中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其 特征在于，相對(duì)于上述柵極電極以30 60度的傾斜角從一方向?qū)ι鲜鰝?cè)壁 進(jìn)行雜質(zhì)注入。
17. 根據(jù)權(quán)利要求10 16中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其 特征在于，還包括如下工序在形成上述側(cè)壁后，形成對(duì)上述柵極電極的下 方的上述半導(dǎo)體基板區(qū)域賦予應(yīng)力的變形生成層。
18. 根據(jù)權(quán)利要求17所述的半導(dǎo)體器件的制造方法，其特征在于，還包括如下工序在上述柵極電極的上方形成接觸蝕刻阻止層來(lái)作為上述變形 生成層。
19.根據(jù)權(quán)利要求17所述的半導(dǎo)體器件的制造方法，其特征在于，還 包括如下工序在上述柵極電極的兩側(cè)的源級(jí)/漏極區(qū)域形成變形源級(jí)/漏極 層來(lái)作為上述變形生成層。
全文摘要
一種半導(dǎo)體器件，具有半導(dǎo)體基板上的柵極電極(13)；溝道區(qū)域(CH)，其設(shè)置在上述柵極電極的下方的半導(dǎo)體基板區(qū)域；變形生成層(21)，其用于對(duì)上述溝道區(qū)域賦予應(yīng)力；對(duì)上述溝道區(qū)域的源極端(A)施加的變形的絕對(duì)值大于對(duì)漏極端施加的變形的絕對(duì)值。在優(yōu)選的構(gòu)成例中，還具有側(cè)壁隔離層(17)，該側(cè)壁隔離層形成在柵極電極的側(cè)壁上，形成在上述柵極電極的源極側(cè)的側(cè)壁寬度(W1)小于形成在上述柵極電極的漏極側(cè)的側(cè)壁寬度(W2)。
文檔編號(hào)H01L21/336GK101641770SQ20078005240
公開日2010年2月3日 申請(qǐng)日期2007年3月28日 優(yōu)先權(quán)日2007年3月28日
發(fā)明者宮下俊彥, 池田圭司 申請(qǐng)人:富士通微電子株式會(huì)社