專利名稱：非易失性存儲裝置及其操作方法
技術領域：
示例性實施例涉及一種存儲裝置及其操作方法。其他實施例涉及一種能 夠使用電荷存儲層來存儲數(shù)據(jù)的非易失性存儲裝置及其操作方法。
背景技術：
近年來，由于半導體產品趨向微型化，因此半導體產品中用到的非易失 性存儲裝置已被更高度地集成。因此，已經(jīng)對具有三維結構的非易失性存儲 裝置進行了研究，與常規(guī)的的一維結構相比，該三維結構能夠提高集成度。 然而，為了實現(xiàn)具有三維結構的非易失性存儲裝置，可能需要能夠被堆疊的 半導體基底，而不是常規(guī)的塊狀硅片。然而，最近的可堆疊半導體基底，例 如納米線和/或復合半導體，可能難以通過摻雜雜質形成源區(qū)和漏區(qū)。
此外，隨著非易失性存儲裝置的集成度的提高，控制柵電極的寬度和間 隔可被減小。相應地，電荷存儲層的寬度和間隔也減小，從而發(fā)生電荷存儲 層之間的千擾現(xiàn)象。例如，在非易失性存儲裝置的寫^t喿作中，存儲在相鄰電
荷存儲層中的電荷可能相互影響，這改變了單元(unit cell)的閾值電壓。其 結果是，由于這樣的讀取干擾，編程狀態(tài)和擦除狀態(tài)之間的區(qū)分可變得困難， 因此，非易失性存儲裝置的操作可靠性可被降低。

發(fā)明內容
示例性實施例提供了 一種具有增強的操作可靠性和集成的非易失性存儲 裝置。示例性實施例還提供了 一種用于操作非易失性存儲裝置的方法。
根據(jù)示例性實施例，提供了一種非易失性存儲裝置。所述非易失性存儲 裝置可包括半導體基底。至少一個電荷存儲層可被設置在所述半導體基底上。 至少一個控制柵電極可被設置在所述至少一個電荷存儲層上。至少一個第一 輔助柵電極可被設置在所述至少一個電荷存儲層的一側且與所述電荷存儲層 分離，并且可被與所述半導體基底隔離。
所述非易失性存儲裝置還可包括至少一個第二輔助柵電極，可位于所
述至少 一個電荷存儲層的另 一側且與所述電荷存儲層分離，并且可與所述半 導體基底隔離。所述至少 一個控制柵電極可以是橫跨所述半導體基底的多個 控制柵電極，所述至少一個電荷存儲層可以是被置于所述半導體基底和所述 多個控制柵電極之間的多個電荷存儲層，和所述至少 一個第 一輔助柵電極可 以是被交替地設置在所述多個電荷存儲層之間且與所述半導體基底隔離的多 個第一輔助柵電極。
所述至少一個第二輔助柵電極與所述多個第一輔助柵電極可以被交替地 布置在所述多個電荷存儲層之間的，并且所述多個第二輔助柵電極與所述半
導體基底隔離。所述的非易失性存儲裝置還可包括溝道區(qū)域，限定在所述 至少一個電荷存儲層、所述至少一個第一輔助柵電極以及所述至少一個第二 輔助柵電極的下方的半導體基底中。所述半導體基底可包括塊狀半導體晶片、 位于體絕緣層上半導體納米線或位于體絕緣層上半導體層。
根據(jù)示例性實施例，提供一種操作該非易失性存儲裝置的方法。操作該 非易失性存儲裝置的方法，可包括將第一編程電壓施加到控制柵電極并將 第二編程電壓施加到第一輔助柵電極，以將電荷從半導體基底注入到電荷存 儲層。位于所述控制柵電極和所述第一輔助柵電極下方的半導體基底的溝道 區(qū)域可被導通。
所述非易失性存儲裝置還可包括與所述半導體基底隔離且位于所述電 荷存儲層另一側的第二輔助柵電極，和可將第二編程電壓施加到第二輔助柵 電極。所述方法還可包括將第一讀取電壓施加到所述控制柵電極并將第二 讀取電壓施加到所述第一輔助柵電極，以從所述電荷存儲層讀取數(shù)據(jù)。位于 所述第一輔助柵電極下方的所述半導體基底的溝道區(qū)可被導通，和位于所述
的數(shù)據(jù)狀態(tài)被導通或截止。
所述非易失性存儲裝置還可包括與所述半導體基底隔離且位于所述電荷 存儲層另一側的第二輔助柵電極，可將第二讀取電壓施加到第二輔助柵電極。 所述的方法還可包括將擦除電壓施加到所述第一輔助柵電極，以擦除所述 電荷存儲層上的數(shù)據(jù)。所述控制柵電極和所述半導體基底可被接地。


通過以下結合附圖進行的詳細描述，示例性實施例將會變得更容易理解。
圖1至圖18表示了這里描述的非限制性的示例性實施例。
圖1是根據(jù)示例性實施例的非易失性存儲裝置的示意性布置圖2是沿圖1的非易失性存儲裝置中的線n-n，截取的剖面圖； 圖3是沿圖i的非易失性存儲裝置中的線ni-in，截取的剖面圖4至圖7是根據(jù)示例性實施例的非易失性存儲裝置的剖面圖； 圖8是根據(jù)示例性實施例的非易失性存儲裝置的示意性布置圖； 圖9是示出根據(jù)示例性實施例的非易失性存儲裝置的編程操作的示意性 布置圖10是示出根據(jù)示例性實施例的非易失性存儲裝置的編程操作的剖面
圖11是通過仿真獲得的電場分布圖，其示出根據(jù)示例性實施例的非易失 性存儲裝置的編程操作；
圖12是示出根據(jù)示例性實施例的非易失性存儲裝置的讀取操作的示意 性布置圖13和圖14是示出根據(jù)示例性實施例的非易失性存儲裝置的讀取操作 的剖面圖15是通過仿真所得的電壓-電流特性曲線圖，其示出根據(jù)示例性實施 例的非易失性存儲裝置的讀取操作；
圖16是示出根據(jù)示例性實施例的非易失性存儲裝置的擦除操作的示意 性布置圖17是示出根據(jù)示例性實施例的非易失性存儲裝置的擦除操作的剖面 圖；和
圖18是通過仿真獲得的電場分布圖，其示出根據(jù)示例性實施例的非易失 性存儲裝置的擦除操作。
應該注意的是，這些附圖是為了說明在特定示例性實施例中用到的方法、 結構和/或材料的一般特性，并對下面的描寫進行補充。然而，這些附圖不用 于限定此例，也不能精確地反映任何給定實施例的精確結構或性能特性，并 且不應該被解釋為限定或限制示例性實施例所包含的取值范圍或屬性。具體 地，為了清晰起見，可縮小或放大分子、層、區(qū)域和/或結構元件的相對厚度
相同的元件或特征。
具體實施例方式
現(xiàn)在將參照以下附圖更全面地描述示例性實施例，附圖中示出了示例性 實施例。然而，示例性實施例可以以多種不同的形式來實施，而不應理解為 限于這里闡述的實施例，相反，提供這些示例性實施例以使本公開是徹底的 和完全的，并將示例性實施例的范圍充分地傳達給本領域技術人員。在附圖 中，為了清晰起見，放大了層和區(qū)域的厚度。在整個說明書中，相同的標號 始終表示相同的元件。
應該理解的是，當元件或層被稱作在另一元件或層"上"、"連接到"或"結 合到"另一元件或層時，該元件或層可以直接在另一元件或層上、直接連接或 結合到另一元件或層，或者可以存在中間元件或中間層。相反，當元件被稱 作"直接"在另一元件"上"、"直接連接到"或"直接結合到"另一元件或層時，不 存在中間元件或中間層。相同的標號始終表示相同的元件。如在這里使用的， 術語"和/或"包括一個或多個相關所列項的任意組合和所有組合。
應該理解的是，盡管在這里可使用術語第一、第二、第三等來描述不同 的元件、組件、區(qū)域、層和/或部分，但是這些元件、組件、區(qū)域、層和/或部 分不應該受這些術語的限制。這些術語僅是用來將一個元件、組件、區(qū)域、 層或部分與另一個元件、組件、區(qū)域、層或部分區(qū)分開來。因此，在不脫離 本發(fā)明的教導的情況下，下面討論的第一元件、組件、區(qū)域、層或部分可被 稱作第二元件、組件、區(qū)域、層或部分。
為了便于描述，在這里可使用空間相對術語，如"在…之下"、"在...下方"、 "下面的"、"在...上方"、"上面的"等，用來描述如在圖中所示的一個元件或特 征與其它元件或特征的關系。應該理解的是，空間相對術語意在包含除了在 附圖中描述的方位之外的裝置在使用或操作中的不同方位。例如，如果附圖 中的裝置被翻轉，則描述為"在"其它元件或特征"下方"或"之下"的元件隨后將 被定位為"在"其它元件或特征"上方"。因而，術語"在...下方"可包括"在...上 方"和"在...下方"兩種方位。所述裝置可被另外定位(旋轉90度或者在其它 方位)，并對在這里使用的空間相對描述符做出相應的解釋。
這里所使用的術語僅為了描述特定的實施例，并不意圖限制示例性實施 例。如這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括 復數(shù)形式。還應理解的是，當在本說明書中使用術語"包含"和/或"包括"時，
說明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附 加一個或多個其它特征、整體、步驟、操作、元件、組件和/或它們的組。
在此參照作為本發(fā)明的理想實施例(和中間結構)的示意圖的剖面圖來 描述本發(fā)明的示例性實施例。這樣，預計會出現(xiàn)例如由制造技術和/或公差引 起的圖示的形狀的變化。因此，示例性實施例不應該被理解為限于在此示出 的區(qū)域的具體形狀，而將包括例如由制造導致的形狀偏差。例如，示出為矩 形的注入?yún)^(qū)域通常在其邊緣具有圓形或彎曲的特征和/或具有注入濃度的梯 度，而不是從注入?yún)^(qū)域到非注入?yún)^(qū)域的二元變化。同樣，通過注入形成的埋 區(qū)會導致在埋區(qū)和通過其發(fā)生注入的表面之間的區(qū)域中的一些注入。因此， 附圖中示出的區(qū)域本質上是示意性的，它們的形狀并不意圖示出裝置的區(qū)域 的實際形狀，也不意圖限制示例性實施例的范圍。
除非另有定義，否則這里使用的所有術語(包括技術術語和科學術語) 具有與示例性實施例所屬領域的普通技術人員所通常理解的意思相同的意 思。還應理解的是，除非這里明確定義，否則術語(諸如在通用字典中定義 的術語)應該被解釋為具有與相關領域的語境中它們的意思一致的意思，而 不以理想的或者過于正式的含義來解釋它們。
圖1是根據(jù)示例性實施例的非易失性存儲裝置的示意性布置圖；圖2是 沿圖1的非易失性存儲裝置中的線II-n，截取的剖面圖；圖3是沿圖1的非易 失性存儲裝置中的線III-m'截取的剖面圖。圖1示出了具有NAND結構的非 易失性存儲裝置，圖2示出位線方向的剖面，圖3示出字線方向的剖面。
參照圖1,可將多條位線BL1和BL2按行排列?？蓪⒍鄺l字線WLO、
WL1、 WL2.......和WL31與位線BL1和BL2相交叉地按列排列。行選擇
線SSL和源選擇線GSL可以被設置在多條字線WL0、 WL1、 WL2.......、
和WL31的外部。位線BL1和BL2可連接到位于源選4奪線GSL外部的公共
源線CSL。多條輔助線SG0、 SG1、 SG2.......和SG32可以分別設置在源選
擇線GSL、字線WL0、 WL1 、 WL2........和WL31和行選擇線SSL之間。
多條字線WL0、 WL1、 WL2.......和WL31可以控制存儲晶體管，行選
擇線SSL和源選4奪線GSL可以控制MOS晶體管。輔助線SG0、 SG1 、 SG2.......
和SG32,而不是源區(qū)和漏區(qū)，可以從存儲晶體管接收電荷和向存儲晶體管發(fā) 送電荷，并且使得存儲晶體管的溝道相互連接。
可根據(jù)存儲容量適當?shù)剡x4奪位線BL1 、 BL2、字線WL0、 WL1 、 WL2.......
和WL31的數(shù)量，但這并不限制示例性實施例的范圍。參照圖1至圖3，半 導體基底110a可包括位線BL1和BL2中的任意一條?？刂茤烹姌O140可對 應于字線WLO和WLl,或者可構成字線WL0和WL1的一部分。第一輔助 柵電極130a和第二輔助柵電極130b可對應于輔助線SG0、 SG1和SG2,或 者可構成輔助線SG0、 SG1和SG2的一部分。
圖2和圖3分別示出圖1中存儲晶體管的位線和字線方向的剖面。然而， 由于包括有源選4奪線GSL和行選擇線的SSL結構為本領域技術人員所公知， 因此省略對其的詳細描述。
舉例來說，半導體基底110a可以是塊狀半導體晶片，如硅片。在半導體 基底110a的存儲晶體管區(qū)域中，可以不分別對通過參雜形成的源區(qū)和漏區(qū)進 行限定。然而，可以在MOS晶體管的一部分中形成源區(qū)和漏區(qū)，所述MOS 晶體管包括行選擇線SSL和源選擇線GSL。沿字線方向觀看，裝置絕緣膜115 (見圖3 )可被置于位線BL1和BL2之間。因此，位線BL1和BL2可被定 義為有源區(qū)，通過半導體基底110a上的裝置隔離膜115來定義有源區(qū)。
可在半導體基板ilOa上設置電荷存儲層120?？刂茤烹姌O140可設置在 電荷存儲層120上，并可沿字線方向擴展。舉例來說，控制柵電極140可沿 字線方向擴展，以包圍電荷存儲層120的側壁。因此，面向控制柵電極140 和電荷存儲層120的區(qū)域可變大，從而增加它們之間電壓耦合比。
電荷存儲層120可包括能夠存儲電荷的材料，如多晶硅、金屬、氮化硅 薄膜、量子點和/或納米晶體。量子點和納米晶體可包括金屬或半導體材料的 微觀結構，并可用來捕獲電荷?？刂茤烹姌O140可包括導體(如金屬)、多 晶硅和/或金屬硅化物。
當將一個存儲晶體管或一個單元看作參考時，第一輔助柵電極130a可被 布置在電荷存儲層120的一側，第二輔助柵電極130b可被布置在電荷存儲層 120的另一側。當從存儲單元陣列來看時，第一輔助柵電極130a和第二輔助 柵電極130b可被交替布置在電荷存儲層120之間。因此，第一輔助柵電極 130a和第二輔助柵電極130b可以在相鄰的存儲晶體管被共享。第一輔助柵電 極130a和第二輔助柵電極130b可包括導電層(如金屬)和/或多晶硅。為方 便起見，才將第一輔助柵電極130a和第二輔助柵電極130b區(qū)分開，然而， 它們可以被彼此相反地指示或者使用相同的標號來指示。
可選擇地，可將層間絕緣膜150置于控制柵電極140、電荷存儲層120、以及第一輔助柵電極130a和第二輔助柵電極130b之間。這里，層間絕緣膜 150可以以通常意義來使用，因此它也可包括由不同材料組成的絕緣膜。例 如，位于電荷存儲層120和半導體基底110a之間的層間絕緣膜150可被稱為 隧穿絕緣膜(未示出)，位于控制柵電極140和電荷存儲層120之間的層間絕 緣膜150可被稱為阻斷絕緣膜。隧穿絕緣膜和阻斷絕緣膜可以由相同材料形 成，也可以由不同的材料形成。例如，層間絕緣膜150可包括氧化膜、氮化 膜、以及高電介質膜中的任意一種，也可包括這些膜的堆疊和/或組合。
溝道區(qū)域112 (見圖10)可被限定在電荷存儲層120和第一輔助柵電極 130a和第二輔助柵電極130b的下方的半導體基底110a中。在導通存儲晶體 管或MOS晶體管時，溝道區(qū)域112可形成為電荷的導通5^徑的溝道。然而， A —^i(fe必i* 治；箭R"^ 11 uri產雖'5筮一.在taU肼由,切130n《口繁二l甫ji力柵電極130b的下方，這與傳統(tǒng)的非易失性存儲裝置不同。換句話說，作為傳 統(tǒng)的源區(qū)和漏區(qū)的替代，溝道區(qū)域112可被擴展。可通過控制柵電極140以 及第一輔助4冊電極130a和第二輔助柵電極130b來控制導通溝道區(qū)域112的 能力，稍后在操作方法中會對此進行描述。
根據(jù)示例性實施例的非易失性存儲裝置，可省略存儲晶體管內部的源區(qū) 和漏區(qū)，而使用第一輔助柵電極130a和第二輔助柵電極130b作為替代。與 通過摻雜形成的源區(qū)和漏區(qū)的線寬相比，第一輔助柵電極130a和第二輔助柵 電極130b的線寬更細，從而提高非易失性存儲裝置的集成度。
另外，由于第一輔助4冊電極130a和第二輔助片冊電極130b遮蔽了電荷存 儲層120,因而鄰近的存儲晶體管的電荷存儲層120的電荷效應被最小化或 被減小。因此，可抑制電荷存儲層120之間的干擾，例如讀取操作時的干擾。 其結果是，與現(xiàn)有技術相比，可更接近地設置電荷存儲層120,并提高非易 失性存儲裝置的集成度。
盡管非易失性存儲裝置以NAND結構被布置，但本發(fā)明的示例性實施例 并不僅限于此結構。因此，顯而易見地，根據(jù)示例性實施例的非易失性存儲 裝置也可應用于其它結構，所述其它結構將一個存儲晶體管的結構用作圖2 和圖3中的單元。
圖4和圖5是示出根據(jù)示例性實施例的非易失性存儲裝置的剖面圖。圖 4和5所示的非易失性存儲裝置是圖2和3的非易失性存儲裝置的修改。因 此，圖4和5所示的非易失性存儲裝置可被并入圖1所示的非易失性存儲裝
置。以下，將省略兩個實施例間重復的描述，并且將僅描述二者間的區(qū)別。
參照圖4和5,半導體基底110b可包括位于體絕緣層102上的條個納米 線104。例如，納米線104可具有圓柱結構，并可沿位線方向擴展。納米線 104的形狀只是一個說明性示例，納米線可以是圓柱形狀或其它形狀。納米 線104 —般是指由納米級材料所形成的物體，但最近，"納米級，，更多地被解 釋為尺寸較小的物體。舉例來說，納米線104可包括半導體材料，如硅(Si)、 硅鍺(SiGe ) 、 GaAs和./ ZnO ?？刹贾秒姾纱鎯?20使之能夠沿字線方向將 納米線104的側表面包圍。然而，示例性實施例的范圍可不限于這種電荷存 儲層120的形狀。
圖6和圖7是示出根據(jù)示例性實施例的非易失性存儲裝置的剖面圖。圖 6和7所示的非易失性存儲裝置是圖2和3的非易失性存儲裝置的修改。因 此，圖6和7所示的非易失性存儲裝置可被并入圖1所示的非易失性存儲裝 置。以下，將省略兩個實施例間重復的描述，并且將僅描述二者間的區(qū)別。
參照圖6和圖7，半導體基底110c可包括體絕緣層102上的半導體層106。 裝置隔離膜117可被置于半導體層106之間。例如，半導體層106可包括半 導體材料薄膜層，如硅(Si)、硅鍺(SiGe)和/或GaAs薄膜層。例如，半導 體基底110c可以是絕緣體硅(SOI)基底。
圖8是根據(jù)示例性實施例的非易失性存儲裝置的示意性布置圖。圖8所 示的非易失性存儲裝置是圖1中的非易失性存儲裝置的修改。因此，圖8所 示的非易失性存儲裝置不僅涉及圖1中的布置，而且涉及圖3的截面結構。 因此，將省略圖1和圖8中所示兩個實施例之間重復的描述。
參照圖8，輔助線SG1、 SG3可被交替地布置在每條字線WLO、 WL1、
WL2.......和WL31之間。與圖1相比，第 一輔助線SG1 、 SG3可被交替地
布置在每條字線WLO、 WL1、 WL2.......和WL31之間，省略第二輔助線
SG2.......和SG32。
當省略第二輔助線SG2.......和SG32時，源區(qū)和漏區(qū)(未示出)可以
被限定在第二輔助線SG2.......和SG32的下方的位線BL1和BL2中。因此，
第一輔助線SG1和SG3以及源區(qū)和漏區(qū)可以交替地布置在字線WLO、 WL1、 WL2.......和WL31之間。
與圖2和圖3的剖面相比，第一輔助柵電極130a可4皮交替地布置在電荷 存儲層120之間，并可省略第二輔助柵電極130b。源區(qū)和漏區(qū)可被限定在省
略的第二輔助柵電極130b的下方的半導體基底110a中。因此，第一輔助柵 電極130a以及源區(qū)和漏區(qū)可被交替地布置在電荷存儲層120間的不同層上。
在示例性實施例中，可以保留第二輔助線SG2.......和SG32,并可以省略第
一輔助線SG1和SG3。此外，示例性實施例的結構也可被應用于圖3至圖6 中的結構。
以下將參照圖8至圖18對根據(jù)示例性實施例的非易失性存儲裝置的操作 方法進行描述。將參照圖l至圖3的非易失性存儲裝置對圖8至圖18進行描述。
圖9是示出根據(jù)示例性實施例的非易失性存儲裝置的編程操作的示意性 布置圖；圖IO是示出根據(jù)示例性實施例的非易失性存儲裝置的編程操作的剖 面圖；圖11是通過仿真獲得的電場分布圖，其示出根據(jù)示例性實施例的非易 失性存儲裝置的編程操作。
參照圖9，可以選擇包括一個存儲體晶體管的單元，如第一字線WLO和 第一位線BL1。第一編程電壓VpR可被施加到選定的第一字線WLO，通道電
壓(pass voltage) VpA可被應用于其它字線WL1、 WL2、......和WL31。第
二編程電壓V引可被施加到輔助線SG0、 SG1、 SG2.......和SG32。公共源
線CSL和第一位線BL1可被接地，升高電壓(boosting voltage ) Vcc可被施 加到第二位線BL2 。截止電壓VOFF可^皮施加到源選l奪線GSL,導通電壓V0N 可被施加到行選擇線SSL。
舉例來說，第一編程電壓VpR可以是高于約15V的電壓，第二編程電壓 VS1可以是高于約5V的電壓。溝道升高電壓Vcc和導通電壓V，可以是約為 2-4V的電壓，通道電壓VpA可以是高于約7V的電壓。截止電壓VoFF可以是 約為0V的電壓。然而，這些電壓范圍只作為說明性的目的，并且隨非易失 性存儲裝置尺寸而改變。
參照圖10，第一編程電壓VpR可被施加到控制柵電極140，第二編程電 壓VS1可被施加到第一輔助柵電極130a和第二輔助柵電極130b?？蓪系?區(qū)域112以形成溝道170。此外，通過電荷存儲層120和半導體基底110a間 的電場可以將電荷(如電子e)從溝道區(qū)域112注入到電荷存儲層120。因此， 包括其中被注入電子e的電荷存儲層120的存儲晶體管可維持在編程狀態(tài)。
共同參照圖10和圖11，在電荷存儲層120和半導體基底110a之間形成 大于約13MV/cm的電場HA。在圖11中，有色部分指示電場的強度。增強
的電場強度可足以引起電子e的隧穿。
如上所述的針對一個單元的編程方法也可類似地應用于其它單元。此外，
與省略第二輔助線的圖8的示例性實施例相類似，在這種情況下，源區(qū)和漏
區(qū)以及溝道區(qū)域可共同存在。
圖12是示出根據(jù)示例性實施例的非易失性存儲裝置的讀取操作的示意 性布置圖；圖13和圖14是示出根據(jù)示例性實施例的非易失性存儲裝置的讀 取操作的剖面圖；圖15是通過仿真所得的電流-電壓特性曲線圖，其示出根 據(jù)示例性實施例的非易失性存儲裝置的讀取操作。圖13示出讀取編程單元的 情況，圖14示出讀取擦除單元的情況。
參照圖12,可選定一個存儲晶體管，如包括第一字線WLO和第一位線 BL1的單元?？蓪⒌谝蛔x取電壓vre施加到選定的第一字線WLO，可將通道
電壓VpA施加到其它字線WL1、 WL2.......和WL31。可將第二讀取電壓Vs2
施加到輔助線SGO、 SG1、 SG2.......和SG32?？蓪⒐苍淳€CSL和第二位
線BL2接地，可將第三讀取電壓Vrb施加到第一位殘BL1。可將導通電壓 VoN施加到源選擇線GSL和行選擇線SSL。
舉例來說，第一讀取電壓VRE可以是約為OV的電壓，第二讀取電壓Vs2
可以是約為0.5-1V的電壓。導通電壓VoN可以是約為2-4V的電壓，通道電 壓Vpa可以是高于約7V的電壓。第三讀取電壓VRB可以是大于約IV的電壓。 然而，這些電壓范圍只作為說明性目的，并且隨非易失性存儲裝置尺寸而改
變
參照圖13,由于電荷存儲層120中存在電子e,因此不會導通位于電荷 存儲層120下方的溝道區(qū)域112,只會導通位于第一輔助柵電極130a和第二 輔助柵電極130b下方的溝道區(qū)域112。因此，溝道165不會連通。因此，由 于選定的存儲晶體管被截止，因此可通過漏電流測量通過第一位線BL1的電
、、六
參照圖14,由于空穴，而非電子位于電荷存儲層120中，因此位于電荷 存儲層120以及第一輔助柵電極130a和第二輔助柵電極130b下方的所有溝 道區(qū)域112都被導通。其結果是，溝道170可連通。因此，由于選定的存儲 晶體管被導通，因此可通過導通電流來測量通過第一位線BL1的電流。
參照圖15,因為示出了根據(jù)施加到控制柵電極140上的電壓Vg的操作 電流Id，所以從中可以找出閾值電壓。在編程單元(曲線C)的情況下，相
比初始階段(曲線A),閾值電壓可增大，而在擦除單元B中，閾值電壓降低。
與圖13相應的編程單元(曲線C)的情況對應于電荷存儲層120中存儲有約 180個電子的情況，而與圖14相應的擦除單元(曲線B)的情況顯示了大約 60個空穴被存儲的情況。如上所述的針對一個單元的讀取方法也類似地適用 于其它單元。此外，與省略第二輔助線的圖8的示例性實施例相類似，在這 種情況下，源區(qū)和漏區(qū)以及溝道區(qū)域可共同存在。
圖16是示出才艮據(jù)示例性實施例的非易失性存儲裝置的擦除操作的示意 性布置圖；圖17是示出根據(jù)示例性實施例的非易失性存儲裝置的擦除操作的 剖面圖；和圖18是通過仿真所得的電場分布圖，其示出根據(jù)示例性實施例的 非易失性存儲裝置的擦除操作。
參照圖16，擦除電壓V服可被施加到第一輔助線SG1，第二輔助線SGO、
SG2.......SG32以及字線WL1、 WL2.......WL31都可被接地。公共源線
CSL和第一位線BL1和第二位線BL2可被接地，截止電壓V。ff可被施加到 源選擇線GSL和行選擇線SSL。例如，擦除電壓Ver可以是高于約IOV的 電壓。然而，這些電壓范圍只作為說明性目的，并且隨非易失性存儲裝置尺 寸而改變。
參照圖17,溝道175可只形成于第一輔助4冊電才及130a下方的溝道區(qū)域 112中。通過電場電荷存儲層120中的電子e可被移動到第 一輔助柵電極130a， 從而可去除電荷存儲層120中的電子e。由于第一輔助柵電極130a被電荷存 儲層120共享，其中，所述電荷存儲層120位于第一輔助柵電極130a的兩側， 因此所有電荷存儲層120的數(shù)據(jù)可同時被擦除。參照圖17和圖18，電荷存 儲層120和第一輔助片冊電極130a之間可形成高于約10MeV/cm的電場HB。
另一方面，在示例性實施例的修改中，也可以將擦除電壓施加到第二輔 助柵電極130b，并且可以將第一輔助柵電極130a接地。雖然可以將擦除電壓 施加到所有的第一輔助柵電極130a和第二輔助柵電極130b，但擦寫電壓可以 大于示例性實施例中的電壓。
上示例性實施例的描述只用于說明性和描述性目的。示例性實施例可不限于 上述實施例。本領域的技術人員應該理解的是，在不脫離示例性實施例的范 圍的情況下，通過組合各示例性實施例，可以做出各種修改和改變。
在根據(jù)示例性實施例的非易失性存儲裝置中，與通過摻雜形成的源區(qū)和
漏區(qū)相比，輔助柵電極可形成為較窄的寬度，這有助于提高非易失性存儲裝 置的集成度。
此外，由于輔助柵電極遮蔽了電荷存儲層，因而電荷存儲層中的電荷對 鄰近存儲晶體管的影響被最小化或被減小。因此，可抑制電荷存儲層之間的 千擾，例如讀取操作時的干擾，從而與現(xiàn)有技術相比，電荷存儲層可以更加 緊密地被布置，并進一步提高非易失性存儲裝置的集成度。
權利要求
1、一種非易失性存儲裝置，包括半導體基底；至少一個電荷存儲層，位于所述半導體基底之上；至少一個控制柵電極，位于所述至少一個電荷存儲層之上；以及至少一個第一輔助柵電極，位于所述至少一個電荷存儲層的一側且與所述至少一個電荷存儲層分離，并且與所述半導體基底隔離。
2、 如權利要求1所述的非易失性存儲裝置，還包括 至少一個第二輔助柵電極，位于所述至少一個電荷存儲層的另一側且與所述至少一個電荷存儲層分離，并且與所述半導體基底隔離。
3、 如權利要求1所述的非易失性存儲裝置，其中，所述至少一個控制柵 電極是橫跨所述半導體基底的多個控制柵電極，所述至少一個電荷存儲層為 置于所述半導體基底和所述多個控制柵電極之間的多個電荷存儲層，所述至 少一個第一輔助柵電極是被交替地設置在所述多個電荷存儲層之間且與所述 半導體基底隔離的多個第 一輔助柵電極。
4、 如權利要求3所述的非易失性存儲裝置，還包括至少一個第二輔助 柵電極，位于至少 一個電荷存儲層的另 一側且與所述至少 一個電荷存儲層分 離，并且與所述半導體基底隔離，其中，所述至少一個第二輔助柵電極與所 述多個第一輔助柵電極被交替地布置在所述多個電荷存儲層之間的，并且所 述多個第二輔助柵電極與所述半導體基底隔離。
5、 如權利要求2所述的非易失性存儲裝置，其中，所述至少一個控制柵 電極沿一個方向擴展以將所述至少一個電荷存儲層的側面包圍，所述方向不 同于布置所述至少一個第一輔助柵電極和所述至少一個第二輔助柵電極的方 向。
6、 如權利要求2所述的非易失性存儲裝置，還包括溝道區(qū)域，限定在所述至少一個電荷存儲層、所述至少一個第一輔助柵 電極以及所述至少一個第二輔助柵電極的下方的半導體基底中。
7、 如權利要求1所述的非易失性存儲裝置，其中，所述半導體基底包括 體絕緣層上的半導體納米線。
8、 如權利要求1所述的非易失性存儲裝置，還包括層間絕緣層，形成在所述半導體基底、所述至少一個電荷存儲層、所述 至少一個控制柵電極以及所述至少一個第一輔助柵電極之間。
9、 如權利要求1所述的非易失性存儲裝置，其中，所述至少一個電荷存儲層包括多晶硅、金屬、氮化硅薄膜、量子點或納米晶體。
10、 如權利要求1所述的非易失性存儲裝置，其中，所述半導體基底包 括塊狀半導體晶片。
11、 如權利要求1所述的非易失性存儲裝置，其中，所述半導體基底包 括體絕緣層上的半導體層。
12、 如權利要求1所述的非易失性存儲裝置，其中，所述至少一個第一 輔助柵電極包括多晶硅或金屬。
13、 如權利要求1所述的非易失性存儲裝置，還包括 源區(qū)或漏區(qū)，形成于所述至少 一個電荷存儲層的另 一側。
14、 如權利要求3所述的非易失性存儲裝置，還包括 源區(qū)或漏區(qū)，限定在所述半導體基底中，以與所述多個電荷存儲層之間的所述多個第一輔助柵電極交替地設置。
15、 一種操作非易失性存儲裝置的方法，包括將第一編程電壓施加到控制柵電極并將第二編程電壓施加到第一輔助柵 電極，以將電荷從半導體基底注入到電荷存儲層。
16、 如權利要求15所述的方法，其中，位于所述控制柵電極和所述第 一輔助柵電極下方的半導體基底的溝道區(qū)域被導通。
17、 如權利要求15所述的方法，其中，所述非易失性存儲裝置還包括 與所述半導體基底隔離且位于所述電荷存儲層另一側的第二輔助柵電極，并 且將第二編程電壓施加到第二輔助柵電極。
18、 如權利要求15所述的方法還包括將第一讀取電壓施加到所述控制柵電極并將第二讀取電壓施加到所述第 一輔助柵電極，以從所述電荷存儲層讀取數(shù)據(jù)。
19、 如權利要求18所述的方法，其中，位于所述第一輔助柵電極下方 的所述半導體基底的溝道區(qū)被導通，而位于所述電荷存儲層下方的所述半導 體基底的所述溝道區(qū)域根據(jù)所述電荷存儲層中的數(shù)據(jù)狀態(tài)被導通或截止。
20、 如權利要求18所述的方法，其中，所述非易失性存儲裝置還包括 與所述半導體基底隔離且位于所述電荷存儲層另一側的第二輔助柵電極，將第二讀取電壓施加到第二輔助柵電極。
21、 如權利要求15所述的方法，還包括將擦除電壓施加到所述第一輔助柵電極，以擦除所述電荷存儲層上的數(shù)據(jù)。
22、 如權利要求21所述的方法，其中，所述控制柵電極和所述半導體基底被接地。
全文摘要
提供了一種非易失性存儲裝置及其操作方法，增加了操作可靠性并便于增強集成。該非易失性存儲裝置可包括半導體基底和可被設置在所述半導體基底上的至少一個電荷存儲層。至少一個控制柵電極可被設置在所述至少一個電荷存儲層上。至少一個第一輔助柵電極可被設置于所述至少一個電荷存儲層的一側且與所述電荷存儲層分離，并且與所述半導體基底隔離。
文檔編號H01L29/78GK101207153SQ20071019707
公開日2008年6月25日 申請日期2007年12月6日 優(yōu)先權日2006年12月20日
發(fā)明者洪起夏, 陳暎究 申請人:三星電子株式會社