專利名稱：制造金屬氧化物半導(dǎo)體場效應(yīng)晶體管的方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施方式涉及金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFETS)，更為具體的，涉及在不損壞下方的晶體管并不犧牲 其性能的前提下形成應(yīng)力層(stressing layer )的改進(jìn)方法。
背景技術(shù)：
現(xiàn)有的邏輯晶體管在加工的很多階段中受到等離子損傷。這種等 離子損傷由于更多的等離子加工工藝的使用而加重，例如，隨著通過 增強(qiáng)的空穴載流子遷移率來提高邏輯性能的等離子生成的應(yīng)力襯墊(stress liner)的導(dǎo)入?；诖蠊β矢呙芏鹊牡入x子的膜(HDP)優(yōu) 于常規(guī)的等離子增強(qiáng)化學(xué)氣相淀積(PECVD)膜，原因是減少了被 隔離的和內(nèi)嵌的器件之間的性能偏差。但是，晶體管暴露于高能等離 子工藝有時(shí)會影響晶體管的整體可靠性。事實(shí)上，有時(shí)在可靠性以及 性能上會有明顯降低，如厚柵氧化物擊穿、增強(qiáng)的偏置溫度不穩(wěn)定性(NBTI)，以及因這樣的基于大功率等離子的膜造成的其他問題。發(fā)明內(nèi)容鑒于前述問題，本發(fā)明的實(shí)施方式提供了 一種制造金屬氧化物半 導(dǎo)體場效應(yīng)晶體管(MOSFET)的方法。該方法通過以下步驟形成晶 體管在村底上方對柵結(jié)構(gòu)進(jìn)行圖案化；在柵結(jié)構(gòu)的側(cè)面形成隔離件； 在柵疊層的交替的側(cè)面，在襯底內(nèi)形成導(dǎo)體區(qū)域。柵結(jié)構(gòu)和導(dǎo)體區(qū)域 構(gòu)成晶體管。為了減少大功率等離子引入的損傷，本方法最初對晶體 管施加具有第一功率水平的等離子以在晶體管上方形成第一應(yīng)力層。 在施加第一較低功率等離子之后，本方法對晶體管施加具有第二功率 水平的第二等離子以在第一應(yīng)力層上方形成第二應(yīng)力層。第二功率水平比第一功率水平高(例如，至少高5倍)。本發(fā)明的特征之一為，第一等離子和第二等離子具有相同的化學(xué) 結(jié)構(gòu)(但以不同的功率水平施加)。這樣，第一應(yīng)力層和第二應(yīng)力層 包含相似的材料。等離子工藝都包含高密度等離子(HDP)工藝。本發(fā)明實(shí)施方式的這些以及其他方面，在結(jié)合下述說明以及附圖 的基礎(chǔ)上，將得到更好的理解。但是應(yīng)該明白，以下說明盡管指出了 本發(fā)明的優(yōu)選實(shí)施方式以及其許多細(xì)節(jié)，但僅是說明性的，而本發(fā)明 并不限于此。在本發(fā)明的實(shí)施方式范疇內(nèi)在不偏離本發(fā)明主旨的前提 下，可以對本發(fā)明做出各種改動和修正，本發(fā)明的實(shí)施方式包括所有 類似修正。


本發(fā)明的實(shí)施方式根據(jù)以下詳細(xì)說明參照附圖將得到更好的理 解，其中圖1為說明本發(fā)明實(shí)施方法的流程圖。圖2給出了根據(jù)本發(fā)明的具有兩個(gè)應(yīng)力層的晶體管的示意圖。
具體實(shí)施方式
本發(fā)明的實(shí)施方式和各種特征及其優(yōu)點(diǎn)詳細(xì)在參考附圖所示和 后述詳細(xì)說明的非限制性實(shí)施方式的基礎(chǔ)上得到充分解釋。應(yīng)注意附 圖中給出的本特征并非按比例畫出。為了避免不必要地妨礙本發(fā)明的 實(shí)施方式，省略了對公知的部件和加工工藝的說明。此處所用的例子 僅用于幫助理解，其中本發(fā)明的實(shí)施方式可實(shí)現(xiàn)，并進(jìn)而允許本領(lǐng)域 ^t支術(shù)人員實(shí)施本發(fā)明的實(shí)施方式。因此，示例不應(yīng)被解釋為對本發(fā)明 的實(shí)施方式的范圍的限定。如上所述，晶體管在許多工藝階段暴露于潛在的等離子損傷。該 等離子損傷由于更多的等離子加X工藝的使用而加重，例如，伴隨著 等離子生成的應(yīng)力襯墊的導(dǎo)入?；诖蠊β矢呙芏鹊牡入x子的膜 (HDP)優(yōu)于傳統(tǒng)的等離子增強(qiáng)化學(xué)氣相淀積(PECVD)，原因是減少了被隔離的和內(nèi)嵌的器件之間的性能偏差。但是，晶體管暴露于大功率等離子工藝有時(shí)會影響晶體管的整體可靠性。為了克服這樣的問題，本發(fā)明使用了雙層方法，而不采用淀積單層應(yīng)力產(chǎn)生膜。在第一步驟，在低功率工藝下淀積應(yīng)力襯墊薄層。此 后，在大功率工藝下淀積相對較厚的應(yīng)力襯墊。該方法提高了晶體管的整體可靠性而不影響其性能。更為具體的，整體可靠性得到了提高，這是因?yàn)椋?dāng)形成了較低 功率初始應(yīng)力村墊時(shí)，它對于晶體管的脆弱區(qū)域的損傷的可能性較 低。較低的功率水平比較高的功率水平產(chǎn)生更少的損傷。晶體管然后 通過第一較低功率應(yīng)力襯墊的保護(hù)，防止被第二大功率等離子膜所損 傷。這樣，本發(fā)明享有與第二大功率應(yīng)力襯墊相關(guān)的性能提高的所有 好處，而不受等離子導(dǎo)致的損傷。第一低功率應(yīng)力襯墊被制造得足夠 厚以保護(hù)晶體管的脆弱部分，但又被保持得足夠薄以使得來自第二應(yīng) 力襯墊的應(yīng)力可以在晶體管內(nèi)產(chǎn)生應(yīng)力。這樣，低功率膜通過防止暴 露于后續(xù)大功率等離子工藝以保護(hù)晶體管，從而提高晶體管的可靠 性。如圖1中的流程圖所示，本發(fā)明的實(shí)施方式提供了一種制造MOSFET或者其他具有這種有利特征的類似晶體管結(jié)構(gòu)的方法。本 方法通過在襯底100上方來圖案化柵結(jié)構(gòu)而產(chǎn)生晶體管。本領(lǐng)域一般 技術(shù)人員公知，這樣的柵結(jié)構(gòu)可包括柵氧化物、柵導(dǎo)體、柵蓋(gete cap)等。接著，在柵結(jié)構(gòu)的側(cè)面上形成間隔件(例如氧化物或者氮 化物等)(102)，并在柵疊層的交替的側(cè)面(alternate sides)的襯 底內(nèi)形成導(dǎo)體區(qū)域(例如源、漏等)(104)。此外，形成該結(jié)構(gòu)的 必要工藝在本領(lǐng)域是公知的。形成場效應(yīng)晶體管和應(yīng)力產(chǎn)生層的細(xì)節(jié) 是本領(lǐng)域公知的，為了簡潔省略了該結(jié)構(gòu)和相關(guān)加工工藝的細(xì)節(jié)。例 如，參見美國專利申請^^開2006/0160317和2006/0214225 (通過引用 包含于此)，其中討論了詳細(xì)討論了晶體管和應(yīng)力層的細(xì)節(jié)。柵結(jié)構(gòu) 和導(dǎo)體區(qū)域構(gòu)成晶體管。為了減少大功率等離子引入的損傷，本方法最初對晶體管施加了具有第一功率水平的第一等離子以在晶體管上形成第一應(yīng)力層(106)。在施加第一較低功率等離子之后，本方法對晶體管施加具 有第二功率水平的第二等離子以在第一應(yīng)力層上方形成第二應(yīng)力層(108)。第一低功率應(yīng)力襯墊被制造得足夠厚以保護(hù)晶體管的脆弱部分， 但又被保持得足夠薄以使得來自第二應(yīng)力襯墊的應(yīng)力可以在晶體管 內(nèi)產(chǎn)生應(yīng)力。本發(fā)明不限于第一或者第二層的任何具體厚度尺寸。而 是，每個(gè)不同類型的晶體管會受益于可通過例行實(shí)驗(yàn)發(fā)現(xiàn)的第一和第 二層的具體厚度，并可根據(jù)設(shè)計(jì)者對應(yīng)力和損傷最小化的要求而改 變。類似地，所用具體功率水平將視晶體管尺寸及其設(shè)計(jì)、所需特性 以及其他事項(xiàng)變化，且本發(fā)明不限于任何特定的功率水平。但是，第 一和第二功率水平之間的差異不是微小的差異，而是本質(zhì)上的。例如第二功率水平至少為第一功率水平的5倍。因此，例如，如果第一功 率水平為5W，第二功率水平至少為25W并可以實(shí)質(zhì)地更高。然后在 步驟110中，可以形成各種接觸、隔離區(qū)域等以完成晶體管結(jié)構(gòu)。本發(fā)明的特征之一為，第一等離子和第二等離子具有相同的化學(xué) 結(jié)構(gòu)(但以不同的功率水平實(shí)施)。這樣，第一應(yīng)力層和第二應(yīng)力層 包含類似的材料(例如二者均提供壓縮力或者二者均提供伸張力)。 等離子工藝均包含高密度工藝(HDP)。形成的結(jié)構(gòu)示于圖2。更具體地，200表示襯底，202、 204代表 柵結(jié)構(gòu)。204包含柵導(dǎo)體而202包含柵氧化物。如上所述，柵結(jié)構(gòu)的 形成對應(yīng)于流程圖中地步驟100。 206代表在流程圖的步驟102中形 成的間隔件。導(dǎo)體區(qū)域表示為280并對應(yīng)于流程圖的步驟104。 210 代表第一低功率應(yīng)力引入層并形成于步驟106。 212代表形成于步驟 108的第二大功率應(yīng)力引入層。這樣，如上所示，此類晶體管的整體可靠性得到提高，這是因?yàn)椋?當(dāng)形成了較低功率初始應(yīng)力襯墊時(shí)，它對于晶體管的脆弱區(qū)域的損傷 的可能性較低。較低的功率水平比較高的功率水平產(chǎn)生更少的損傷。晶體管然后通過第一低功率應(yīng)力襯墊的保護(hù)，防止被第二大功率離子 膜損傷。這樣，本發(fā)明享有與第二大功率應(yīng)力襯墊相關(guān)的性能提高的 所有好處，而不受等離子導(dǎo)致的損傷。以上所述具體實(shí)施方式
將充分展示本發(fā)明的一般性質(zhì)，在不偏離 一般概念的前提下，其他人可以通過運(yùn)用當(dāng)前技術(shù)很容易地修正和/ 或?qū)⒃?b>具體實(shí)施方式
適用于不同的應(yīng)用，因此這些適應(yīng)性改動和修正 應(yīng)該被理解為在公開的實(shí)施方式的等價(jià)的含義和范疇之內(nèi)。要理解， 此處所釆用的措辭或術(shù)語為用于說明之目的而非限定性的。因此，盡 管本發(fā)明的實(shí)施方式就優(yōu)選實(shí)施方式而言已經(jīng)得到說明，本領(lǐng)域技術(shù) 容易認(rèn)識到，在不偏離本發(fā)明的主旨和所附的權(quán)利要求的范圍的前提 下，本發(fā)明的實(shí)施方式可以通過修正得到實(shí)現(xiàn)。
權(quán)利要求
1.一種制造金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的方法，所述方法包括以下步驟在襯底上方將柵結(jié)構(gòu)圖案化；在所述柵結(jié)構(gòu)的側(cè)面上形成間隔件；在所述柵疊層的交替的側(cè)面，在所述襯底內(nèi)形成導(dǎo)體區(qū)域，其中所述柵結(jié)構(gòu)和所述導(dǎo)體區(qū)域包含晶體管；對所述晶體管施加具有第一功率水平的第一等離子以在所述晶體管上方形成第一應(yīng)力層；對所述晶體管施加具有第二功率水平的第二等離子以在所述第一應(yīng)力層上方形成第二應(yīng)力層，其中所述第二功率水平比所述第一功率水平高。
2. 權(quán)利要求l中記載的方法，其中，所述第一等離子和所述第二等離子具有相同的化學(xué)結(jié)構(gòu)和不同 的功率水平，以使所述第一應(yīng)力層和所述第二應(yīng)力層包含相似的材 料。
3. 權(quán)利要求l中記載的方法，其中，所述施加所述笫一等離子的步驟和所述施加第二等離子的步驟 包括高密度等離子(HDP)工藝。
4. 一種制造金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的方 法，所述方法包括以下步驟在襯底上方將柵結(jié)構(gòu)圖案化；在所述柵結(jié)構(gòu)的側(cè)面上形成間隔件；在所述柵疊層的交替的側(cè)面，在所述襯底內(nèi)形成導(dǎo)體區(qū)域，其中 所述柵結(jié)構(gòu)和所述導(dǎo)體區(qū)域包含晶體管；對所述晶體管施加具有第一功率水平的第一等離子以在所述晶 體管上方形成第一應(yīng)力層；對所述晶體管施加具有第二功率水平的第二等離子以在所述第一應(yīng)力層上方形成第二應(yīng)力層，其中所述第二功率水平至少為所述第一功率水平的5倍。
5. 權(quán)利要求4中記載的方法，其中，所述第一等離子和所述第二等離子具有相同的化學(xué)結(jié)構(gòu)和不同 的功率水平，以使所述第一應(yīng)力層和所述第二應(yīng)力層包含相似的材料。
6. 權(quán)利要求4中記載的方法，其中，所述施加第一等離子的步驟和所述施加第二等離子的步驟包括 高密度等離子(HDP)工藝。
全文摘要
一種制造金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的方法，通過以下步驟形成晶體管在襯底上方將柵結(jié)構(gòu)圖案化；在柵結(jié)構(gòu)的側(cè)面上形成間隔件；在柵疊層的交替的側(cè)面，在襯底內(nèi)形成導(dǎo)體區(qū)域。柵結(jié)構(gòu)和導(dǎo)體區(qū)域形成晶體管。為了減少大功率等離子引入的損傷，本方法最初對晶體管施加第一功率水平的等離子以在晶體管上方形成第一應(yīng)力層。在施加第一低功率等離子之后，本方法對晶體管施加具有第二功率水平的第二等離子以在第一應(yīng)力層上方形成第二應(yīng)力層。第二功率水平比第一功率水平高(例如，至少高5倍)。
文檔編號H01L21/336GK101241860SQ20071017005
公開日2008年8月13日 申請日期2007年11月9日 優(yōu)先權(quán)日2006年12月26日
發(fā)明者克里斯托弗·V.·拜奧考, 德利普·R.·納爾, 樸哉彥, 梁大源, 金田中, 陳向東 申請人:國際商業(yè)機(jī)器公司;三星電子株式會社