專利名稱：互補金屬氧化物半導體結構及其制作方法
技術領域：
本發(fā)明總體涉及互補金屬氧化物半導體(CMOS)結構。更具體地，本 發(fā)明涉及具有增強的性能的CMOS結構。
背景技術：
CMOS設計與制作的最新進展集中于在CMOS結構內制作n型場效應 晶體管(n-FET)和p型場效應晶體管(p-FET)時使用不同的半導體基板晶 體學取向。在本領域中已知特別的晶體學取向對于n-FET器件中的電子或 P-FET器件中的空穴提供增強的電荷載流子遷移率。作為具體的實例，已知 使用(100)硅半導體基板作為溝道區(qū)制作的n-FET具有增強的電子遷移率， 而已知使用(111 )或(110)硅半導體基板作為溝道的p-FET具有增強的空 穴遷移率。
雖然使用不同晶體學取向的半導體基板區(qū)作為n-FET器件和p-FET器件 的溝道區(qū)確實在CMOS結構中提供了性能優(yōu)勢，但使用不同晶體學取向的 半導體基板區(qū)作為n-FET器件和p-FET器件的溝道在CMOS結構中也不是 完全沒有問題。特別是，在CMOS結構中經(jīng)常難于容易地制作不同晶體學 取向的半導體區(qū)。提供不同晶體學取向的半導體基板區(qū)的常規(guī)方法通常需要 使用外延方法以制作至少 一個不同晶體學取向的半導體基板區(qū)。使用外延方 法形成的特別晶體學取向通常包含缺陷。同樣，外延方法通常是昂貴的。
在半導體制作領域中已知具有增強的性能的CMOS結構及其制作方法。 例如，Weber在"A Novel Locally Engineered (111) V-channel pMOSFET Architecture with Improved Drivability Characteristics for Low-Standby power (LSTP) CMOS Applications," 2005 VLSI Tech. Symp. Dig" pp. 156-57中教導 了 一種具體的v形溝道p-FET結構，其可以在CMOS結構內與常規(guī)(100 ) n-FET或(100 ) p-FET結構整合到一起以提供具有增強性能的CMOS結構。 V形溝道p-FET結構可以使用自對準犧牲柵極方法來制作。
如本領域的技術人員所理解的，前述方法對于較低性能(即，相對增加
的柵極線寬尺度)MOSFET是令人滿意的，但對于制造較高性能(即，相對 低的柵極線寬尺度)的MOSFET依然是困難的，因為這種方法難于縮小 MOSFET的柵極長度并重建其柵極。
由于CMOS器件和CMOS結構容易制作，容易縮放和固有的性能優(yōu)勢， 它們在半導體制作領域必然引起相當?shù)某掷m(xù)的興趣。這樣，期望具有多晶體 學取向半導體基板區(qū)的CMOS器件和CMOS結構及制造這種CMOS器件和 CMOS結構的方法。
發(fā)明內容
本發(fā)明包括CMOS結構及制作該CMOS結構的方法。CMOS結構使用 第一有源區(qū)和第二有源區(qū)。第一有源區(qū)是平的并具有第一晶體學取向；第二 有源區(qū)是非平的(topographic)并具有不同于第一晶體學取向的第二晶體學 取向。第 一有源區(qū)和第二有源區(qū)的不同晶體學取向各自增強了制作于第 一有 源區(qū)內的第一CMOS器件內和制作于第二有源區(qū)內的第二CMOS器件(與 第一 CMOS器件的極性不同)內的電荷載流子遷移率。本發(fā)明也包括包含 使用至少含有一個V形槽的有源區(qū)制作的半導體器件的半導體結構。
根據(jù)本發(fā)明的半導體結構包括包含至少含有一個V形槽的有源區(qū)的半 導體基板。該半導體結構也包括非平行地橫貫至少一個V形槽的柵電極。
根據(jù)本發(fā)明的CMOS結構包括第一器件，第一器件具有第一極性并位 于半導體基板的第一有源區(qū)內。在這個具體的CMOS結構內，第一有源區(qū) 具有平表面，該平表面具有第一晶體學取向。根據(jù)本發(fā)明的這個具體的 CMOS結構還包括第二器件，第二器件具有不同于第一極性的第二極性，并 位于半導體基板的第二有源區(qū)內。在這個具體的CMOS結構中，第二有源 區(qū)具有非平的表面，其具有不同于第一晶體學取向的第二晶體學取向且不存 在第一晶體學取向。 .
根據(jù)本發(fā)明的另一個CMOS結構包括第一器件，第一器件具有第一極 性和位于半導體基板的第一有源區(qū)之上的第一柵電極。在這個另外的結構 中，第一有源區(qū)具有平表面，該平表面具有第一晶體學取向。這個另外的 CMOS結構還包括第二器件和第二柵電極，第二器件具有不同于第一極性的 第二極性且第二柵電極位于半導體基板的第二有源區(qū)之上。在這個另外的
CMOS結構內，第二有源區(qū)具有非平的表面，其具有至少一個不同于且不存 在第一晶體學取向的第二晶體學取向的V形槽。在這個另外的CMOS結構 中，第二柵;^及不平行于該至少一個V形槽。
根據(jù)本發(fā)明的制作CMOS結構的方法包括在半導體基板內形成(1) 第一有源區(qū)，其具有第一極性且具有平表面，該平表面具有第一晶體學取向； 以及(2)第二有源區(qū)，其具有不同于第一極性的第二極性，并具有不同于 且不存在第一晶體學取向的第二晶體學取向的非平的表面。制作CMOS結 構的方法也包括在第 一有源區(qū)內形成第 一器件和在第二有源區(qū)內形成第二 器件。
本發(fā)明的目標，特征和優(yōu)點在下面闡述的對優(yōu)選實施例的描述的上下文 中被理解。對優(yōu)選實施例的描述在附圖的背景中被理解，附圖形成了該公開
的實質部分，其中
圖1到圖14C示出根據(jù)本發(fā)明的實施例制作的CMOS結構的一系列的 示意性平面圖，示意性截面圖和示意性透視圖；以及 '
圖15示出圖14的半導體結構的示意性透視圖。
具體實施例方式
本發(fā)明包括CMOS結構和制作該CMOS結構的方法，且其在下面的描 述的上下文內被理解。下面的描述在上述附圖的背景內被理解。因為附圖是 為說明性的目的，所以附圖不一定按比例畫出。
圖l到圖14示出4艮據(jù)本發(fā)明的實施例制作的CMOS結構的一系列的示 意性平面圖，示意性截面圖和示意性透視圖。本發(fā)明的這個具體的實施例包 括本發(fā)明的優(yōu)選實施例。圖l和圖1A示出根據(jù)優(yōu)選實施例在制作CM0S結 構的早期階段的CMOS結構的示意性平面圖和示意性截面圖。
圖1A具體示出底半導體基板10。掩埋的介電層12位于底半導體基板 ]0上且表面半導體層14位于掩埋的介電層]2上。合起來，底半導體基板 10、掩埋的介電層12和表面半導體層14被稱為絕緣體上硅(SOI)。
底半導體基板10可以包括任何幾種半導體材料。非限制的實例包括硅、
鍺、硅鍺合金、碳化硅、碳化硅鍺合金和化合物(即，m-v和n-vi)半導
體材料?；衔锇雽w材料的非限制的實例包括砷化鎵、砷化銦和磷化銦
半導體材料。典型地，底半導體基板10包括具有從0.5到約1.5微米的厚度 的硅或硅鍺合金半導體材料。
掩埋的介電層12可以包括任何幾種介電材料。非限制的實例包括特別 是硅的氧化物、氮化物和氮氧化物，但也不排除其它元素的氧化物、氮化物 和氮氧化物。掩埋的介電層12可以包括晶體或非晶體介電材料，晶體介電 材料是更優(yōu)選的。掩埋的介電層12可以使用任何幾種方法形成。非限制的 實例包括離子注入方法、熱或等離子體氧化或氮化方法、化學氣相沉積方法 和物理氣相沉積方法。典型地，掩埋的介電層12至少部分包括半導體基板 10包含的半導體材料的氧化物。典型地，掩埋的介電層12具有從約50到約 200埃的厚度。
表面半導體層14可以包括任何幾種半導體材料。相對于化學組成、摻 雜劑極性、摻雜劑濃度和晶體學取向，表面半導體層14和半導體基板10既 可包含相同的又可包含不同的半導體材料。典型地，表面半導體層14包括 具有從約200到約2000埃的厚度的(100)或(110)硅或硅鍺合金材料。 如圖l和圖1A所示，表面半導體層14，以及底半導體基板IO,具有分離的 但鄰接左手右手的區(qū)，它們意在包含不同的極性以制作不同極性的場效應晶 體管。典型地，表面半導體層14的左手區(qū)意在制作n-FET而表面半導體層 14的鄰接的右手區(qū)意在制作p-FET。
圖1所示的絕緣體上硅可以使用任何幾種方法制作。非限制的實例包括 層疊(layer lamination)方法、層轉移(layer transfer)方法和氧注入致分離 (separation by implantation of oxygen, SIMOX )方〉'i:。
雖然當前實施例在上述的包括底半導體基板10、掩埋的介電層12和表 面半導體層14的絕緣體上半導體基板的上下文中說明了本發(fā)明，但當前實 施例和本發(fā)明都不意在被這樣限制。而是，該實施例和本發(fā)明可以被替換地 使用體半導體基板實施(其由在底半導體基板10和表面半導體層14具有相 同的化學成分和晶體學取向的情況下不存在掩埋的介電層12而產(chǎn)生)。
圖1和圖1A也示出位于表面半導體層14上的犧牲層16和位于犧牲層 16的部分上的蝕刻停止層18。 .
犧牲層16可以包含任何幾種犧牲材料。非限制的實例包括犧牲導體材 料、犧牲半導體材料和犧牲介電材料。犧牲介電材料最普通。犧牲介電材料
的非限制的實例包括硅的氧化物、氮化物和氮氧化物，雖然也不排除其它元 素的氧化物、氮化物和氮氧化物。犧牲介電材料可以使用任何幾種方法形成。 非限制的實例包括熱或等離子體氧化或氮化方法、化學氣相沉積方法和物理
氣相沉積方法。典型地，犧牲層16包括具有從約50到約200埃的厚度的氧 化硅犧牲介電材料。
燭刻停止層18可以類似地包括任何幾種蝕刻停止材料。非限制的實例 類似地包括導體蝕刻停止材料、半導體蝕刻停止材料和電介質蝕刻停止材 料。蝕刻停止層18也可以使用下列方法形成，所述方法包括但不限制于熱 或等離子體氧化或氮化方法、化學氣相沉積方法和物理氣相沉積方法。典型 地，蝕刻停止層18包含具有約50到約150埃的厚度的非晶硅或多晶硅蝕刻 停止材料。
圖2和圖2A示出對圖l和圖1A所示的CMOS結構的進一步加工的結果。
圖2和圖2A示出位于圖1和圖1A的CMOS結構上的硬掩模層20。硬 掩模層20可以包含任何幾種硬掩模材料，只要硬掩模材料具有不同于犧牲 層16和蝕刻停止層18的成分。這樣，在這種情況下，例如，犧牲層16包 含氧化硅材料而蝕刻停止層18包含非晶硅材料或多晶硅材料，則硬掩模層 20包含氧化硅材料、非晶硅材料或多晶硅材料以外的材料。在前述犧牲層 16和蝕刻停止層18的優(yōu)選的材料限制的上下文內，硬掩模層20典型地包含 具有約400到約800埃的氮化硅材料或氮氧化硅材料。
圖3、圖3A、圖3B和圖3C示出對圖2和圖2A的CMOS結構進一步 加工的結果。
圖3、圖3A、圖3B和圖3C示出在圖2和圖2A的CMOS結構內位于 硬掩模層20上的第二掩模層22。
第二掩模層22 —般包含除了硬掩模層20含有的硬質掩模材料以外的掩 模材料。這樣，雖然不必是當前實施例或本發(fā)明的限制，但第二掩模層22 典型地包含光致抗蝕劑掩模材料。第二掩模層22所包含的候選光致抗蝕劑 材料包括但不限制于此正光致抗蝕劑材料、負光致抗蝕劑材料和混合光致抗 蝕劑材料。任何前述光致抗蝕劑材料可以使用一般常規(guī)的旋涂、曝光和顯影 方法來沉積。典型地，第二掩模層22包含具有約1000到約3000埃的正光 致抗蝕劑材料或負光致抗蝕劑材料。
圖4、圖4A、圖4B和圖4C示出蝕刻硬掩模層20和犧牲層16以形成 硬掩模層20，和犧牲層16，的結果。前述的蝕刻硬掩模層20和犧牲層16以形 成硬掩模20，和犧牲層16，使用第二掩模層22作為掩模。前述硬掩模層20和 犧牲層16的蝕刻使用在半導體制作領域中的常規(guī)蝕刻方法和材料進行。非 限制的實例包括濕法化學蝕刻方法和材料，以及干法等離子體蝕刻方法和材 料。干法等離子體蝕刻方法通常是優(yōu)選的，因為干法等離子體蝕刻方法和材 料通常為硬掩模層20，和犧牲層16，提供垂直的(或接近垂直的)側壁。典型 地，濕法化學蝕刻方法在升高的溫度使用磷酸水溶液以蝕刻氮化硅材料，以 及使用氫氟酸水溶液來蝕刻氧化硅材料。典型地，干法等離子體蝕刻方法使 用含氟蝕刻劑氣體組成以蝕刻(有或沒有選擇性)氮化硅材料和氧化硅材料。
圖5、圖5A、圖5B和圖5C首先示出從圖4、圖4A、圖4B和圖4C的 CMOS結構剝離第二掩模層22的結果。
第二掩模層22可以使用在半導體制作領域常規(guī)的方法和材料來剝離。 非限制的實例包括濕法化學剝離方法和材料，以及干法等離子體剝離方法和 材料。前述方法和材料的結合也是可以考慮的。
圖5、圖5A、圖5B和圖5C也示出當使用硬掩模層20，和犧牲層16，作 為掩模對表面半導體層14進行晶體學選擇獨刻以形成表面半導體層14，的結 果。晶體學選擇蝕刻使用晶體學選擇蝕刻劑。根據(jù)當前實施例，當蝕刻(IOO) 晶體學取向的硅半導體表面層14時使用的優(yōu)選的具體的晶體學選擇蝕刻劑
是稀氫氧化銨的水溶液(即，NH4OH)或氬氧化四曱基銨(即，(CH3)4NOH) 蝕刻劑的水溶液。前述蝕刻劑溶液的任一可以在一般常規(guī)濃度和曝光條件的 背景內使用以在表面半導體層14，中提供V形槽，其在圖5C內具體示出。 當使用前述晶體學選擇蝕刻劑結合包含(100)表面晶體學取向的硅表面半 導體層14,在硅表面半導體層M，內的V形槽的面包含(111 )晶體學取向。
然而，本發(fā)明不限制于僅包含(111 )晶體學取向的V形槽，而且包括 包含但不限于(100)、 (110)和(111)晶體學耳又向的V形槽。任何前述晶 體學取向可以如合適用于n-FET和p-FET，且如下面更加詳細地說明。
圖6、圖6A、圖6B和圖6C示出位于并形成于圖5、圖5A、圖5B和 圖5C的CMOS結構上的填充層24。填充層24可以包含任何幾種填充材料。 非限制的實例包括導體填充材料、半導體填充材料和電介質填充材料。填充 材料又使用任何幾種方法形成。非限制的實例包括化學氣相沉積方法和物理 氣相沉積方法。典型地，填充層24包括比如具有從約500到約1000埃的厚 度的氧化硅電介質填充材料的電介質填充材料，且可以使用化學氣相沉積方 法形成。在當前實施例和本發(fā)明的上下文內，填充層24包含不同于硬掩模 層20，含有的硬質掩模材料的填充材料。
圖7、圖7A、圖7B和圖7C示出來自回蝕填充層24到暴露硬掩模層20， 的厚度的多個填充層24，。形成留下暴露的硬掩模層20，的填充層24的蝕刻 可以使用在半導體制作領域常規(guī)的方法和材料進行。非限制的實例包括濕法 化學蝕刻方法和材料，以及干法等離子體蝕刻方法和材料。前述蝕刻方法和 材料的任一都可以使用。典型地，填充層24被蝕刻形成具有從硬掩模層20， 的表面以下約100到約300埃的凹進的填充層24，，如圖7A更具體地所示。
圖8、圖8A、圖8B和圖8C示出從圖7、圖7A、圖7B和圖7C的半導 體結構徹底剝離硬掩模層20，的結果。
可以使用在半導體制作領域中常規(guī)的方法和材料剝離硬掩模層20，。非 限制的實例包括濕法化學剝離方法和材料，以及干法等離子體剝離方法和材 料。典型地，當包含氮化硅材料時，硬掩模層20，可以在升高的溫度使用磷 酸的水溶液來剝離。也可以替換地-使用其它的方法和材泮十。
圖9、圖9A、圖9B和圖9C示出由當^f吏用蝕刻停止層18作為掩^^莫時蝕 刻犧牲層16，所產(chǎn)生的犧牲層16"。這樣，犧牲層16，，在蝕刻停止層18下對 準。這種蝕刻犧牲層16，以提供犧牲層16"也留下夾置在填充層24，之間的表 面半導體層14，的暴露的部分。當犧牲層16，包含熱氧化硅材料而填充層24' 包含比如沉積的氧化硅材料的不同的氧化硅材料時，犧牲層16，可以在特定 環(huán)境下相對于填充層24，被選擇性地蝕刻。蝕刻犧牲層16，以形成犧牲層16" 的蝕刻劑包括含氟蝕刻劑氣體化合物，以及特定的其它氣體蝕刻劑和包括含 氫氟酸的材料的水溶液濕法化學蝕刻劑。 '
圖10、圖IOA、圖IOB和圖10C示出當再次使用晶體學選擇蝕刻劑及 使用填充層24，和犧牲層16"作為掩模層對表面半導體層14，進一步蝕刻所得 的表面半導體層14"。當蝕刻停止層18優(yōu)選地包含非晶硅材料或多晶硅材 料時，這種晶體學選擇蝕刻劑也從犧牲層16，剝離蝕刻停止層18。這樣前述 晶體學選擇蝕刻為表面半導體層14"提供鋸齒狀的或皺紋狀的多V形表面， 因為額外的V形槽在除了在填充層24，下面的位置以外的位置形成于表面半 導體層14"內。表面半導體層14"的完全鋸齒狀的或皺紋狀的多V形表面在
圖10C中最具體地示出。
用于蝕刻圖9、圖9A、圖9B和圖9C所示的表面半導體屋14，以提供圖 10、圖IOA、圖IOB和圖IOC所示的表面半導體層14"的晶體學選擇蝕刻劑 類似于、等價于或等同于用于蝕刻圖4、圖4A、圖4B和圖4C所示的表面 半導體層以形成圖5、圖5A、圖5B和圖5C所示的表面半導體層14，的晶體 學選擇蝕刻劑。再次，更具體地，這種晶體學選擇蝕刻劑包含稀釋的氫氧化 銨的水溶液蝕刻劑或氫氧化四曱基銨水溶液蝕刻劑。
圖11、圖IIA、圖IIB和圖IIC示出乂人圖10、圖IOA、圖IOB和圖10C 的半導體結構剝離填充層24，和犧牲層16"結果。填充層24，和犧牲層16"可 以使用在半導體制作領域中常規(guī)的方法和材料剝離。方法和材料的非限制的 實例包括濕法化學蝕刻劑方法和材料，以及干法等離子體蝕刻劑方法和材 料。典型地，采用使用氫氟酸蝕刻劑的水溶液蝕刻劑材料的濕法化學蝕刻劑 方法和材津+。
圖12、圖12A、圖12B和圖12C首先示出用第三掩模層26掩蓋圖11、 圖IIA、圖11B和圖11C的CMOS結構的左手側的結果。相對于圖4、圖 4A、圖4B和圖4C所示的掩模層22的材料、厚度尺度和形成方法，第三掩 模層26可以包含類似的、等價的或等同的掩模材料，具有類似的、等價的 或等同的厚度尺度并使用類似的、等價的或等同的方法形成。典型地，掩模 層26包含具有從約1000到約3000埃的厚度的光致抗蝕劑掩模材料并使 CMOS結構的右手側暴露。
圖12、圖12A、圖12B和圖12C也示出離子注入表面半導體層""所 得的表面半導體層14"，。離子注入使用意欲在表面半導體層M，，，下面的鋸齒 狀的或皺紋狀的部分提供化學改性和成分差異的注入離子27的劑量。通過 選擇等于表面半導體層14"的最小厚度的注入離子27的投射范圍，而區(qū)域 選擇地提供這種下面的鋸齒狀的或皺紋狀的部分的成分差異。
從實際的觀點，當表面半導體層14"包含硅半導體材料時，注入離子27 可以包含鍺注入離子，因為在本領域中已知蝕刻劑相對于硅材料選擇性地蝕 刻硅鍺合金材料。也可以^f吏用另外的注入離子。典型地，注入離子27以從 約3 x 10|4到約3 x 10'5每平方厘米離子的劑量并以從約25到約150 keV的 能量提供，以在表面半導體14，，，的下面的鋸齒狀的和皺紋狀的部分提供注入 原子濃度。
圖13、圖13A、圖13B和圖13C首先示出圖形化表面半導體層14，，，以 形成第一表面半導體層14a"，和第二表面半導體層14b"，。第一表面半導體層 14a，，，包括在當前實施例的上下文內優(yōu)選地含有(100)晶體學取向的平坦的 表面。第二表面半導體層14b"，包含優(yōu)選地含有(111 )晶體學取向并不存在 含有(100)晶體學取向的任何部分的鋸齒狀的和皺紋狀的多V形表面。前
例包括濕法化學方法和材料，以及干法等離子體蝕刻方法和材料。干法等離 子體蝕刻方法和材料一般更普通。干法等離子體蝕刻方法和材料也典型地使 用含氯蝕刻劑氣體化合物以蝕刻硅或硅鍺合金材料。
圖13C也具體示出蝕刻圖12C所示的(優(yōu)選地)下面設置的表面半導 體層14，，，的硅鍺合金部分以形成具有多個位于其下的空洞15的第二表面半 導體層14b，"的輔助結果?？斩?5也被掩埋的介電層12限制。如上面所提
成-空洞1-5時-廠濕法化學蝕刻劑方法和材料可能提供更實際的蝕刻劑方法和 材料，因為它們是固有地各向同性蝕刻劑方法和材料。然而，也可以使用一 些更高壓強的等離子體蝕刻方法和材料，因為在特定環(huán)境下，它們也是各向 同性的。具體地，將圖12C所示的表面半導體層14，，，的硅鍺合金部分蝕刻以 形成圖13C所示的表面半導體層14b，"的優(yōu)選地蝕刻劑包括含氟蝕刻劑氣體 作為蝕刻劑材料，比如四氟化碳(即，CF4)或三氟曱烷(即，CHF3)。如 本領域的技術人員所理解的，圖12C的離子注入工藝程序和圖13C的各向 同性蝕刻工藝程序提供了具有鋸齒狀的和皺紋狀的結構又具有從約200到約 1000埃的單一厚度的表面半導體層14b"，。
如本領域的4支術人員所理解的，在圖13C的CMOS結構內的空洞15是 有價值的，因為空洞15包含比固體電介質材料有更低的介電常數(shù)的材料， 固體電介質材料典型地被用于介電隔離的目的以替代空洞15。這種出色的介 電隔離在圖13、圖13A、圖13B和圖13C的CMOS結構內是期望的，因為 這種出色的介電隔離在場效應晶體管內的源/漏區(qū)和溝道區(qū)之間提供降低的 電相互作用，該場效應晶體管是使用圖13、圖13A、圖13B和圖13C所示 的表面半導體層14b，"部分地作為場效應晶體管內的溝道區(qū)來制作的。這種
效應發(fā)生的降低。任意地和在特定環(huán)境下優(yōu)選地，空洞15可以用相對低的
介電常數(shù)(即，約小于4)的材料來重新填充。
圖13、圖13A、圖13B和圖13C最后示出位于圍繞新形成的第一和第 二表面半導體層14a，，，和14b，，，的隔離區(qū)28。隔離區(qū)28可以包含一般常規(guī)的 介電隔離材料。這種介電隔離材料的非限制的實例包括硅的氧化物、氮化物 和氮氧化物。再次，也不排除其它元素的氧化物、氮化物和氮氧化物。介電 隔離材料可以使用在半導體領域中常規(guī)的方法形成。方法的非限制的實例包 括化學氣相沉積方法和物理氣相沉積方法。典型地，隔離區(qū)28至少部分地 包括氧化硅介電隔離材料。
圖14、圖14A、圖14B和圖14C示出使用第一表面半導體層14a，"作為 有源區(qū)(即，包括溝道區(qū)和源/漏區(qū)).的第一晶體管Tl和使用第二表面半導 體層14b"，作為有源區(qū)(即，也包括溝道區(qū)和源/漏區(qū))的第二晶體管T2。
第一場效應晶體管Tl和第二場效應晶體管T2都包含(1 )位于第一表 面半導體層14a，"或第二表面半導體層14b"，上的柵極電介質30; (2)位于 柵極電介質30之上的柵電極32;以及(3 )位于柵極電介質30和柵電極32 側壁周圍的間隙壁層34;以及(4 ) 一對位于第一表面半導體吝14a"，或第二 表面半導體層14b"，內并由4冊電才及32隔離的源/漏區(qū)36。每個前述層或結構 可以
的尺度。每個前述層和結^ 成。
柵極電介質30可以包含比如硅的氧化物、氮化物和氮氧化物的具有真 空中測試的從約4到約20的介電常數(shù)的常規(guī)電介質材料?；蛘?，柵極電介 質30也可以包含具有從約20到至少約100的介電常數(shù)的一般更高介電常數(shù) 的電介質材料。這種更高的介電常數(shù)的電介質材料可以包括但不限于氧化 鉿、珪酸鉿、氧化鈥、氧化鑭、鈥酸鋇鍶(barium-strontium-titanates, BSTs ) 和鈥鋯酸鉛(lead-zirconate-titanates, PZTs )。柵極電介質30可以使用任何 幾種適合于它們的成分的材料的方法形成，包括但不限于熱或等離子體氧化 或氮化方法、化學氣相沉積方法(包括原子層化學氣相沉積方法)和物理氣 相沉積方法(包括賊射方法)。典型地，柵極電介質30包含具有從約8到約 70埃的厚度的熱氧化硅電介質材料。
柵電極32可以包含的材料包括但不限于特定的金屬、金屬合金、金屬 氮化物和金屬硅化物，以及它們的疊層和其化合物。柵電極32也可以包含
摻雜多晶硅和多晶硅-鍺合金材料(即，具有從約1 x 1018到約1 x 1022的每立
方厘米摻雜劑原子的摻雜劑濃度)和多晶硅硅化物(polycide)材料(摻雜 的多晶硅/金屬硅化物的堆疊材料，其也可以是可選地被鍺摻雜)。類似地， 前述材料也可以使用任何幾種方法形成。非限制的實例包括自對準多晶硅硅 化物(salicide)方法、化學氣相沉積方法(包括原子層化學氣相沉積方法) 和物理氣相沉積方法，比如，但不限于蒸發(fā)方法和賊射方法。典型地，柵電 極32包含具有從約600到約2000埃的厚度的摻雜多晶硅材料。
間隙壁層34可以包含的材料包括但不限于導體材料和電介質材料。導 體間隙壁層材料不常用，然而卻是已知的。電介質間隙壁層材料更常用。間 隙壁層材料可以使用類似于、等價于或等同于用于形成隔離區(qū)28的方法的 方法形成，盡管在特定環(huán)境下材料可以不同。間隙壁層'34也通過使用毯層 沉積(blanket layer depostion)和各向異性回蝕方法形成為突出的向內指向 的間隙壁形狀，各向異性回蝕需要成對的間隙壁層34典型地包含不同于隔 離取28包含的隔離材料的間隙壁材料。典型地，當隔離區(qū)28包含氧化硅隔 離材料時，間隙壁層34包含氮化硅間隙壁材料。
最后，第一晶體管Tl內的源/漏區(qū)36包含一般常規(guī)的n導電類型摻雜 劑(用于n-FET第一晶體管Tl)，其典型地包括磷摻雜劑或砷摻雜劑。類似 地，第二晶體管T2內的源/漏區(qū)36包含一般常規(guī)的p導電類型摻雜劑(用 于p-FET第二晶體管T2),其典型地包括硼摻雜劑或銦摻雜劑。如被本領域 的技術人員所理解的，源/漏區(qū)36使用兩步離子注入方法形成。該方法內的 第一離子注入工藝步驟使用柵電極32而沒有間隙壁層34作為掩模，以形成 延伸到間隙壁層34之下的延伸區(qū)。第二離子注入工藝步驟使用柵電極32和 間隙壁層34作為掩模以形成源/漏區(qū)36的更大接觸區(qū)部分，而同時合并延伸 區(qū)。每個源/漏區(qū)36內的摻雜水平為從約1 x 1019到約1 x 1021的每立方厘米 摻雜劑原子。源/漏區(qū)36內的延伸區(qū)可以在特定環(huán)境下比與源/漏區(qū)36的接 觸區(qū)更輕微地摻雜，雖然這種不同的摻雜濃度不是本發(fā)明必要的。
作為當前實施例的相關特征，且如圖14和圖14C內更具體地示出的， 第二表面半導體層14b，"內的源/漏區(qū)36的暴露的表面是具有多個V形溝或 槽的鋸齒狀的或皺紋狀的。類似地，柵電極32以非平行布置跨過多個V形 溝槽，且更具體地以通常垂直的布置。
這種鋸齒和皺紋在接下來的形成與第二表面半導體層14b，"內的源/漏區(qū)
36接觸的接觸柱時為第二表面半導體層14b，，，內的源/漏區(qū)36提供了增加的 表面接觸面積。這種增加的接觸面積又提供了與第二表面半導體層14b，"內 的源/漏區(qū)36接觸的接觸柱的更低的接觸電阻。
另外，柵極32相對于V形溝槽的非平行和優(yōu)選地垂直的跨過是期望的， 因為相對于V形溝槽平行的布置為給定的特別的柵極32臨界尺度提供了增 加的有效柵極長度。 .
圖15示出圖14、圖14A、圖14B和圖14C的半導體結構的示意性的透 視圖。
圖15示出包括第一晶體管Tl和第二晶體管T2的CMOS結構。第一晶 體管Tl優(yōu)選地為使用第一表面半導體層14a"，的n-FET(其包含優(yōu)選地具有 (100)晶體學取向的平坦的表面)作為第一有源區(qū)。第二晶體管T2是使用 第二表面半導體層14b，，，(其包含非平的鋸齒狀的和皺紋狀的多V溝槽表面， 該表面優(yōu)選地具有(111 )晶體學取向但不存在任何(100)晶體學取向)作 為第二有源區(qū)的優(yōu)選的p-FET。如被本領域的技術人員所理解的，為第一晶 體管Tl和第二晶體管T2的有源區(qū)使用不同晶體學取向提供了第一晶體管 Tl和第二晶體管T2內增強的電荷載流子遷移率。
該優(yōu)選的具體實施例也設想第二有源區(qū)14b"，具有單一厚度(與選擇的 離子注入和選擇的蝕刻工藝相關)，這樣提供將部分的第二表面半導體層 14b，"與掩埋的介電層12分離的多個空洞15。這種空洞15在第二晶體管T2 內提供增強的源/漏溝道隔離。類似地，第二晶體管T2內的源/漏區(qū)36包含 鋸齒狀的和皺紋狀的表面，該表面在形成與第二表面半導體層14b，"內的源/ 漏區(qū)36接觸的接觸柱時允許增加的接觸面積。
前述優(yōu)選的實施例是說明本發(fā)明的而不是限制本發(fā)明?？梢愿鶕?jù)前述優(yōu) 選的實施例作出對CMOS結構的方法、材料結構和尺度的修改和更改，其 依然提供了根據(jù)本發(fā)明且根據(jù)所附權利要求的CMOS結構。
權利要求
1.一種半導體結構，包括半導體基板，包括含有至少一個V形溝槽的有源區(qū)；以及柵電極，非平行地橫跨至少一個V形溝槽。
2. 如權利要求1所述的半導體結構，其中所述半導體結構包含絕緣體上 半導體基板。
3. 如權利要求1所述的半導體結構，其中所述至少一個V形溝槽包括 場效應晶體管的有源區(qū)的溝道區(qū)和源/漏區(qū)。
4. 如權利要求1所述的半導體結構，其中所述V形溝槽包含100、 110和111晶體學取向之一；以及 所述柵電極包含p型場效應晶體管和n型場效應晶體管之一。
5. —種互補金屬氧化物半導體結構，包括第一器件，具有第一極性并位于半導體基板的第一有源區(qū)內，第一有源 區(qū)具有平表面，該平表面具有第一晶體學取向；以及第二器件，具有不同于所述第 一極性的第二極性并位于所述半導體基板 的第二有源區(qū)內，第二有源區(qū)具有不同于且不存在第一晶體學取向的第二晶 體學取向的非平的表面。
6. 如權利要求5所述的互補金屬氧化物半導體結構，其中第一有源區(qū)和 第二有源區(qū)包括溝道區(qū)和源/漏區(qū)。 '
7. 如權利要求5所述的互補金屬氧化物半導體結構，其中所述非平的表 面包含多個V形溝槽。
8. 如權利要求5所述的互補金屬氧化物半導體結構，其中第二有源區(qū)具 有單一厚度。
9. 如權利要求8所述的互補金屬氧化物半導體結構，還包含至少一個插 入第二有源區(qū)和所述半導體基板包含的掩埋的介電層之間的一個空洞。
10. 如權利要求5所述的互補金屬氧化物半導體結構，其中 第一器件是n型場效應晶體管且第一晶體學取向是100晶體學取向； 第二器件是p型場效應晶體管且第二晶體學取向是111晶體學取向。
11. 一種互補金屬氧化物半導體結構，包括第 一器件，具有第 一極性和位于半導體基板的第 一有源區(qū)上的第 一柵電極，第一有源區(qū)具有平表面，該平表面具有第一晶體學取向；以及第二器件，具有不同于所述第 一極性的第二極性和位于所述半導體基板 的第二有源區(qū)上的第二柵極，第二有源區(qū)具有至少 一個具有不同于且不存在 第 一 晶體學取向的第二晶體學取向的V形溝槽的非平的表面，其中第二柵極不平行于所述至少一個v形溝槽。
12. 如權利要求11所述的互補金屬氧化物半導體結構，其中第一有源區(qū)和第二有源區(qū)包括溝道區(qū)和源/漏區(qū)。
13. 如權利要求11所述的互補金屬氧化物半導體結構，其中 所述非平的表面包含多個平行的V形溝槽；以及 第二有源區(qū)具有單一厚度。
14. 如權利要求11所述的互補金屬氧化物半導體結構，還包含至少一個 插入第二有源區(qū)和所述半導體基板包含的掩埋的介電層之間的 一個空洞。
15. 如權利要求11所述的互補金屬氧化物半導體結構，其中第 一器件是n型場效應晶體管且第 一晶體學取向是100晶體學取向；以及第二器件是p型場效應晶體管且第二晶體學取向是111晶體學取向。
16. —種制作互補金屬氧化物半導體結構的方法，包含 在半導體基板內形成第一有源區(qū)，具有第一極性并具有第一晶體學取向的平坦的表面；以及第二有源區(qū)，具有不同于第 一極性的第二極性并具有不同于且不存在第一晶體學取向的第二晶體學取向的非平的表面；以及 .在第一有源區(qū)內形成第一器件并在第二有源區(qū)內形成第二器件。
17. 如權利要求16所述的方法，其中在所述半導體基板內形成第一有源區(qū)和第二有源區(qū)使用絕緣體上半導體基板和體半導體基板之一。
18. 如權利要求16所述的方法，其中具有第二晶體學取向的非平的表面 的第二有源區(qū)使用晶體學選擇蝕刻劑以提供第二晶體學取向。
19. 如權利要求16所述的方法，還包含在第二有源區(qū)下形成至少一個空洞。
20. 如權利要求16所述的方法，其中形成第二器件包括形成不平行于所 述非平的表面內的構形的第二柵電極。
全文摘要
本發(fā)明公開了一種CMOS結構及其制造方法。該CMOS結構包括位于使用半導體基板內的第一有源區(qū)的第一器件，其中第一有源區(qū)是平坦的并具有第一晶體學取向。該CMOS結構還包括位于使用半導體基板內的第二有源區(qū)的第二器件，其中第二有源區(qū)是非平的且具有不存在第一晶體學取向的第二晶體學取向。第一晶體學取向和第二晶體學取向典型地對于電荷載流子遷移率，為第一器件和第二器件提供了性能優(yōu)化。非平的第二有源區(qū)也具有單一厚度。該CMOS結構可以使用晶體學選擇蝕刻劑形成非平的第二有源區(qū)來制作。
文檔編號H01L29/423GK101188248SQ20071016720
公開日2008年5月28日 申請日期2007年11月1日 優(yōu)先權日2006年11月21日
發(fā)明者朱慧瓏 申請人:國際商業(yè)機器公司