專利名稱：基于finFET的非易失性存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種基于FinFET的非易失性存儲(chǔ)器。 同時(shí)，本發(fā)明涉及一種制造該存儲(chǔ)器的方法。
背景技術(shù)：
出于尺寸的原因，在65nin及以下設(shè)計(jì)規(guī)則器件中使用平面M0SFET 結(jié)構(gòu)由于所謂的短溝道效應(yīng)而變得越來(lái)越復(fù)雜。應(yīng)用finFET結(jié)構(gòu)可以獲得器件的性能的提高。在finFET中，絕緣層(相對(duì)較窄)頂部上，在源和漏區(qū)之間產(chǎn)生 硅線(鰭)作為溝道。然后，產(chǎn)生穿過鰭的線形控制柵極。通過一個(gè)薄 柵氧化膜與鰭隔離的所述控制柵極圍繞(在截面上)在所述鰭的側(cè)壁和 頂部外面，以從鰭溝道上的柵極獲得相對(duì)較大的場(chǎng)效應(yīng)。對(duì)于閃速存儲(chǔ)器，US2005/013983A1中已經(jīng)公開了上述finFET結(jié)構(gòu) 的應(yīng)用。將電荷俘獲層定位于控制柵極和鰭材料(finmaterial)之間。 這里，將電荷俘獲疊層定位于鰭的頂部上?？刂茤艠O層與電荷俘獲疊層 輪廓鄰接，同時(shí)覆蓋在上述鰭的側(cè)壁以便形成側(cè)壁晶體管。不利的是，在現(xiàn)有技術(shù)的finFET閃速存儲(chǔ)器制造期間，鰭結(jié)構(gòu)及 其頂部上的電荷俘獲疊層的形成要求相對(duì)高精度的光刻技術(shù)，以保證鰭 和電荷俘獲疊層的尺寸分別具有最小的變動(dòng)，因?yàn)檫@種尺寸變動(dòng)將強(qiáng)烈 地影響finFET存儲(chǔ)器的電性能。此外，鰭溝道和電荷俘獲疊層間相對(duì)較小的接觸區(qū)域?qū)⒃诖鎯?chǔ)器感 測(cè)(讀取)操作中期間導(dǎo)致相對(duì)較小的電流，可能要求對(duì)信號(hào)的額外放 大。不利地是，用于放大的電路要求在半導(dǎo)體襯底上額外的封裝。尤其 是對(duì)于現(xiàn)有技術(shù)的器件，特別是相對(duì)較小的鰭尺寸，單位單元的較低電 流電平不利地限制了器件的速度。發(fā)明內(nèi)容本發(fā)明的目的是提供一種基于finFET的非易失性存儲(chǔ)器，該存儲(chǔ) 器需要的光刻技術(shù)不甚嚴(yán)格，同時(shí)可以減小鰭和/或電荷俘獲疊層的尺寸 影響。本發(fā)明涉及如權(quán)利要求所限定的基于finFET的存儲(chǔ)器。本發(fā)明涉 及襯底層上的非易失性存儲(chǔ)器，包括源區(qū)、漏區(qū)和溝道區(qū)； 上述源區(qū)、漏區(qū)和溝道區(qū)排列在襯底層上的半導(dǎo)體層中； 溝道區(qū)呈鰭狀，在源和漏區(qū)之間縱向地延伸；其中，所述溝道區(qū)包括縱向延伸并且彼此間隔幵的兩個(gè)鰭部分以及 位于所述鰭部分之間的鰭內(nèi)間隔。電荷存儲(chǔ)區(qū)位于所述鰭部分之間的鰭 內(nèi)間隔。有利地，在根據(jù)本發(fā)明的非易失性存儲(chǔ)器中，對(duì)鰭部分的位置和它 們的及尺寸提供了更好的控制減小了由誤差造成的尺寸變動(dòng)，因?yàn)榇?儲(chǔ)器內(nèi)的鰭部分之間的距離由溝道或鰭內(nèi)間隔的寬度限定。同時(shí)，本發(fā)明還涉及這種在襯底層上基于finFET存儲(chǔ)器的制造方 法，所述方法包括在襯底層上設(shè)置半導(dǎo)體層；在半導(dǎo)體層中形成源和漏區(qū)以及溝道區(qū)，所述溝道區(qū)呈鰭狀，并且 在源和漏區(qū)之間縱向延伸；在鰭狀溝道區(qū)內(nèi)形成兩個(gè)鰭部分，所述鰭部分沿縱向延伸并且彼此 間隔開，其中鰭內(nèi)間隔位于所述鰭部分之間；以及將電荷存儲(chǔ)區(qū)設(shè)置在所述鰭部分之間的鰭內(nèi)間隔中。此外，本發(fā)明涉及包含至少一個(gè)上述非易失性存儲(chǔ)器的存儲(chǔ)器陣列。同時(shí)，本發(fā)明涉及包括至少一個(gè)上述非易失性存儲(chǔ)器的半導(dǎo)體器件。


下面將結(jié)合附圖對(duì)本發(fā)明進(jìn)行詳細(xì)描述，圖中所示的是本發(fā)明的示例實(shí)施例。本領(lǐng)域的普通技術(shù)人員應(yīng)該理解本發(fā)明其他可選或等效實(shí)施 例可以在不背離本發(fā)明真實(shí)精神的前提下設(shè)計(jì)實(shí)施，發(fā)明范圍僅由所附 權(quán)利要求限制。圖1示出了根據(jù)本發(fā)明中的基于finFET的存儲(chǔ)器的布局透視圖；圖2示出了圖1的基于finFET的存儲(chǔ)器的截面圖；圖3示出了圖1所示基于finFET的存儲(chǔ)器在經(jīng)歷制造步驟后的截面圖；圖4示出了圖1所示基于finFET的存儲(chǔ)器在隨后的制造步驟之后 的截面圖；圖5示出了圖1所示基于finFET的存儲(chǔ)器在另外的制造步驟之后 的截面圖；圖6示出了第一實(shí)施例中基于finFET的存儲(chǔ)器的截面圖； 圖7示出了第二實(shí)施例中基于finFET的存儲(chǔ)器的截面圖； 圖8示出了根據(jù)第三實(shí)施例的基于finFET的存儲(chǔ)器的截面圖；以及圖9示出了根據(jù)第四個(gè)實(shí)施例的基于finFET的存儲(chǔ)器的截面圖。
具體實(shí)施方式
圖1示出了根據(jù)本發(fā)明中的基于finFET的存儲(chǔ)器的實(shí)施例的布局 透視圖。finFET結(jié)構(gòu)1位于在絕緣層2上，例如二氧化硅層或S0工(絕緣體 .匕的硅)晶片的B0X層(掩埋氧化物層)。finFET結(jié)構(gòu)l包括源和漏區(qū)3，以及位于源和漏區(qū)之間、并且將其 互連的(相對(duì)較窄)的線或鰭4。源區(qū)、漏區(qū)和鰭區(qū)3、 4均由硅半導(dǎo)體 材料組成。鰭區(qū)4的截面大體上呈矩形，具有側(cè)壁部分和頂部部分。根 據(jù)本發(fā)明，鰭區(qū)4包括兩個(gè)縱向延伸并且彼此間隔開的鰭部分，其中鰭 內(nèi)間隔(未示出)位于這兩個(gè)鰭部分之間。具有兩個(gè)彼此間隔開的鰭部分和鰭內(nèi)間隔的鰭區(qū)4將在下面詳細(xì)描述。典型地，鰭4的長(zhǎng)度在30 — 50nm之間，鰭4的寬度等于或小于長(zhǎng)柵極5位于源和漏區(qū)3之間的絕緣層上，并且在鰭4上方沿Y方向 延伸，所述Y方向與鰭4的長(zhǎng)度方向X大體上垂直。柵極5通過柵氧化 層(未示出)與鰭4分離。柵極5可以由沉積工藝生成，其中通過光刻限定了合適的掩模可由 光刻法限定。在該示例中，柵極5示出為呈薄線形層，但是可選地它也可以是片 狀，這取決于它的高度(Z向)和鰭4高度的比較。柵極材料可以是任何合適的材料，例如摻雜半導(dǎo)體多晶硅或金屬。 下面將結(jié)合圖2—圖7詳細(xì)描述根據(jù)本發(fā)明的存儲(chǔ)器的制造方法。 圖2示出了圖1的基于finFET的存儲(chǔ)器在制造步驟之后的截面圖。 在S0I襯底(S0I:絕緣體2上的硅20)上，使用溝槽掩模(未示 出)在半導(dǎo)體硅層20中刻蝕溝槽10。其次，沉積包括二氧化硅的絕緣 層11，所述絕緣層11覆蓋在硅層20的頂部表而21以及溝槽10的側(cè)壁 22和底面23。然后，按照這樣的方式沉積多晶硅層12，使其填充溝槽 IO并且覆蓋在硅層(20)周圍的頂部表面(21)。在替代步驟中，代替絕緣層ll，沉積由第一電介質(zhì)層、電荷俘獲層 和第二電介質(zhì)層組成的的電荷俘獲疊層15。 一種眾所周知的電荷俘獲疊 層是所謂的0N0疊層，它由二氧化硅層、氮化硅層和第二二氧化硅層組 成。代替二氧化硅，電荷俘獲疊層15中的任一個(gè)電介質(zhì)層都可以由高K 材料組成，例如氧化鉿Hf02、硅酸鉿HfxSi卜A (0《x《l)、氮化硅酸鉿 HfSiON、氧化鋁AlA或者氧化鋯Zr02。圖3示出了圖1所示基于finFET的存儲(chǔ)器在下一個(gè)制造步驟之后 的截面圖。隨后，為了平面化該結(jié)構(gòu)，對(duì)其進(jìn)行化學(xué)機(jī)械拋光工藝(CMP)以 去除多晶硅12，接著利用濕法刻蝕從硅層20的頂部表面21上去除絕緣 層ll (或者電荷俘獲疊層15)。在溝槽區(qū)10中，在內(nèi)側(cè)壁和底部壁上， 絕緣層ll (或者電荷俘獲疊層15)以及多晶硅線12仍然保留。在平面 化(CMP和濕法刻蝕)后，多晶硅線12的頂部表面與硅層20的頂部表 面21大體上水平。然后，在溝槽區(qū)10上方限定掩模Ml:掩模層Ml覆蓋溝槽區(qū)10，并其在其頂部表面上延伸以覆蓋與溝槽10的側(cè)壁22相鄰的硅層20的周邊部分。此外，掩模M]是這樣的形狀，使得還覆蓋源和漏區(qū)3。 圖4示出了圖1所示的基于finFET的存儲(chǔ)器在另外的制造步驟之 后的截面圖。執(zhí)行干法刻蝕工藝以去除未被掩模M1覆蓋的那部分硅層20。通過 刻蝕，獲得了半導(dǎo)體層20的自由表面24，所述自由表面實(shí)際上與溝槽 區(qū)10的底面23在同一平面上。隨后，去除掩模Ml。由于掩模Ml在溝槽區(qū)10外的那部分硅層20 上延伸，在與絕緣層11 (或電荷俘獲疊層15)相鄰的區(qū)域中形成兩個(gè)線 形硅區(qū)域或者鰭部分4a、 4b，并且在溝槽區(qū)10中形成多晶硅線12。在 該干法刻蝕步驟期間，已經(jīng)形成了源和漏區(qū)3。因此，鰭區(qū)4包括與鰭內(nèi)間隔10間隔開兩個(gè)的鰭部分4a、 4b，即 位于這兩個(gè)鰭部分之間的溝槽10。每個(gè)鰭部分4a、 4b都是在源和漏區(qū) 之間沿t々度方向延伸，并且每個(gè)鰭部分4a、仆都具有開口末覆蓋的側(cè)壁 25，從自溝槽或鰭內(nèi)間隔10向外。在根據(jù)本發(fā)明的基于finFET的存儲(chǔ)器中，與電荷存儲(chǔ)區(qū)(即多晶 硅12或電荷俘獲疊層15)接觸的鰭區(qū)4的面積相對(duì)較大，這有利于產(chǎn) 生相對(duì)較大的每單元電流。圖5示出了圖1所示的基于finFET的存儲(chǔ)器在另外的制造步驟之 后的截面圖。在另--步中，頂部表面24、鰭部分4a、 4b的開口側(cè)壁25、鰭內(nèi)間 隔10頂部表面26處的電介質(zhì)層11 (或電荷俘獲疊層15)的末端區(qū)域以 及鰭內(nèi)間隔10中多晶硅線12的頂部表面26均被柵氧化層13覆蓋。在 柵氧化層13形成后，沉積第二多晶硅層14以覆蓋該結(jié)構(gòu)。圖6示出了第一實(shí)施例中的基于finFET的存儲(chǔ)器的截面圖。 在對(duì)第二多晶硅層14構(gòu)圖之后，形成了柵極G，所述柵極圍繞鰭部 分4a、 4b，電介質(zhì)層11的末端區(qū)域以及鰭內(nèi)間隔10中的多晶硅線12， 其中柵氧化層13用于將鰭部分4a、 4b、電介質(zhì)層11的末端區(qū)域以及多晶硅線12與柵極G分離。在第一實(shí)施例中，非易失性存儲(chǔ)器具有電荷存儲(chǔ)區(qū)ll、 12，包括絕 緣層11和鰭內(nèi)間隔10中的多晶硅線12，所述鰭內(nèi)間隔作為用于電荷存 儲(chǔ)的浮置柵極FG。在第一實(shí)施例中，柵極G作為控制柵極。有利地，上述方法提供了一種非易失性存儲(chǔ)器，其中由于對(duì)光刻工 藝沒有那么嚴(yán)格的要求，獲得了對(duì)對(duì)鰭部分4a、 4b的位置將其尺寸更好 的控制。值得注意的是，代替使用鰭4a， 4b的尺寸的直接限定，通過重 疊溝槽掩模和掩模M1，也就是溝槽掩模與掩模M1的尺寸差來(lái)限定鰭部 分4a、 4b，同時(shí)維持這兩個(gè)掩模的適當(dāng)對(duì)齊。這種方法減少了可能由于 鰭部分4a、 4b的直接限定期間的未對(duì)齊導(dǎo)致的變動(dòng)。典型地，鰭部分4a、 4b的高度為30 — 100nm之間。鰭部分4a、 4b 的寬度等于或小于鰭部分4a、 4b的高度。鰭內(nèi)間隔10的寬度為50 — 150nm之間。柵氧化層13的厚度為l一10nm之間。絕緣層11的厚度為4一10nm之間。柵極14的厚度G為50 — 150nm 之間。圖示出了是第二實(shí)施例中的基于finFET的存儲(chǔ)器的截面圖。在對(duì)第二多晶硅層12構(gòu)圖之后，形成柵極G，所述柵極G包圍在鰭 部分4a、4b的外部側(cè)壁25、電荷俘獲疊層15的末端區(qū)域和多晶硅線12， 柵氧化層13用于將鰭部分4a、 4b、電荷俘獲疊層15的末端區(qū)域和多晶 硅線12與柵極G分離。在第二實(shí)施例中，非易失性存儲(chǔ)器具有電荷存儲(chǔ)區(qū)15、 12，它包括 在鰭部分4a、 4b加上鰭內(nèi)間隔10的底面23以及鰭內(nèi)間隔10中的多晶 硅層之間插入的的電荷俘獲疊層15。典型地，鰭部分4a、 4b的高度為30 — 100nm之間。鰭部分4a、 4b 的寬度等于或小于鰭部分4a、 4b的高度。鰭內(nèi)間隔10的寬度約為50 — 150nm之間。柵氧化層13的厚度為l一10nm之間。電荷俘獲疊層15中的第一二氧化硅電介質(zhì)層的厚度為1 —3nm之 間。電荷俘獲疊層15的電荷俘獲氮化硅層的厚度為4一10nm之間。電荷 俘獲疊層15的第二二氧化硅電介質(zhì)層的厚度為4一25nra之間。柵極14 的厚度G為50—150nm之間。在另外的后端處理中，可以形成鈍化層(未示出)，在鈍化層中可 能形成與源和漏區(qū)3、柵極G或如第二實(shí)施例所應(yīng)用的與控制柵極CG相 連的觸點(diǎn)(未示出)，這對(duì)于本領(lǐng)域的普通技術(shù)人員是公知的。圖8示出了根據(jù)第三實(shí)施例的基于finFET的存儲(chǔ)器的截面圖。 在第三實(shí)施例中，按照這樣的方式進(jìn)行頂部表面21的刻蝕，使得 刻蝕之后，自由表面24實(shí)質(zhì)上將低于鰭內(nèi)間隔區(qū)10的底面23。為了表 示底面23和自由表面24之間的差別，圖8中用水平虛線示出了與底面 23相同的位置。按照這種方式，操作中可以獲得自由表面和鰭部分4a、 仆之間的角落區(qū)域中電場(chǎng)的更好控制。這保證了控制柵極對(duì)低于鰭內(nèi)間 隔區(qū)10的鰭的底部區(qū)域具有更好的控制(低于由硅組成的鰭內(nèi)間隔10 的底部區(qū)域)。典型地，刻蝕導(dǎo)致自由表面24與鰭內(nèi)間隔10的底面23之間的高 度差在30—100nm左右。其他大小和尺寸可參考圖6或圖7的描述。注意，在本實(shí)施例中，多晶硅線12或者可以是浮置柵極或者可以 是控制柵極。依賴于多晶硅線12作為浮置柵極FG還是控制柵極CG，將 絕緣層11或電荷俘獲疊層15插入到鰭部分4a、4b和多晶硅線12之間。 如果將多晶硅線12用作浮置柵極FG，柵極14、 G則為控制柵極。如果 多晶硅線12用作控制柵極CG來(lái)控制電荷俘獲疊層15中的電荷存儲(chǔ)，則 柵極14， G則為存取柵極。圖9示出了根據(jù)第四實(shí)施例的基于finFET的存儲(chǔ)器的截面圖。在第四實(shí)施例中，按照這樣的方式進(jìn)行頂部表面21的刻蝕在刻 蝕后，硅層20的自由表面24將低于鰭內(nèi)間隔區(qū)10的底面23，同時(shí)， 獲得了鰭區(qū)域4a、 4b的底切口 (imdercut)。該底切口可以通過在開口 側(cè)壁25上的隔板獲得，如圖4和圖5所示，并且隨后應(yīng)用各向同性(濕 法)刻蝕以刻蝕掉隔板下面的硅。為了表示底面23和自由表面24的之 間差別，圖9中用水平虛線表示與底面相同的位置。典型地，刻蝕工藝導(dǎo)致自由表面24與鰭內(nèi)間隔10的底面23之間 的高度差在30 — 100nm左右。鰭部分4a、 4b的底切口略小于鉆蝕，即小 于每個(gè)鰭部分的寬度。其他大小和尺寸可參考圖6或圖7的描述。同樣，與第三實(shí)施例類似，操作中，在自由表面和鰭部分4a、 4b之間的角落區(qū)域中獲得了的電場(chǎng)的更好控制。注意，在本實(shí)施例中，多晶硅線12可以作為浮置柵極FG或控制柵 極CG。如果多晶硅線用作浮置柵極FG，柵極14、 G則作為控制柵極。如 果多晶硅線12用作控制柵極CG以控制電荷俘獲疊層15中的電荷存儲(chǔ)， 在柵極14、 G則作為存取柵極。最后，需要注意的是，在本實(shí)施例中，控制柵極CG與電荷俘獲疊 層15 (例如0N0疊層)聯(lián)合使用，可以減小存儲(chǔ)器單元的讀取擾動(dòng)，因 為控制柵極CG僅用于電荷俘獲疊層15的充放電。由于每個(gè)單元所提供的相對(duì)較大的電流(讀取期間)，與現(xiàn)有技術(shù) 相比，對(duì)根據(jù)本發(fā)明的存儲(chǔ)器陣列中放大電路的要求有所降低。典型地， 與新型存儲(chǔ)器占用區(qū)域相比，這種電路的封裝比現(xiàn)有技術(shù)小。
權(quán)利要求
1.一種位于襯底層(2)上的非易失性存儲(chǔ)器，包括源和漏區(qū)(3)以及溝道區(qū)(4)；所述源和漏區(qū)(3)以及所述溝道區(qū)(4)設(shè)置在所述襯底層(2)上的半導(dǎo)體層(20)中；溝道區(qū)(4)呈鰭狀，在源和漏區(qū)(3)之間縱向(X)地延伸；其中，溝道區(qū)(4)包括兩個(gè)鰭部分(4a，4b)以及鰭內(nèi)間隔(10)，所述鰭部分(4a、4b)沿縱向(X)延伸并且間隔開，所述鰭內(nèi)間隔(10)位于所述鰭部分(4a、4b)之間；以及電荷存儲(chǔ)區(qū)(11，12；15，12)位于鰭部分(4a，4b)之間的鰭內(nèi)間隔(10)中。
2. 根據(jù)權(quán)利要求1中所述的非易失性存儲(chǔ)器，其中，柵氧化層(13) 覆蓋鰭部分(4a， 4b)以及鰭內(nèi)間隔(10)中的電荷存儲(chǔ)區(qū)(11， 12; 15， 12);柵極層(14， G)圍繞鰭部分(4a， 4b)以及電荷存儲(chǔ)區(qū)(11， 12; 15， 12)，所述柵氧化層(13)將鰭部分(4a， 4b)和電荷存儲(chǔ)區(qū)(11， 12; 15， 12)與柵極(14， G)分離。
3. 根據(jù)權(quán)利要求2中所述的非易失性存儲(chǔ)器，其中，所述電荷存儲(chǔ) 區(qū)(11， 12)包括電介質(zhì)層(11)和多晶硅層(12);所述電介質(zhì)層(11) 插入到鰭部分(4a， 4b)加上鰭內(nèi)間隔(10)的底面(23)和多晶硅層(12)之間，在操作期間多晶硅層(12)配置作為浮置柵極(FG)，所述 柵極(14， G)配置作為控制柵極(CG)。
4. 根據(jù)權(quán)利要求2中所述的非易失性存儲(chǔ)器，其中，電荷存儲(chǔ)區(qū)(15， 12)包括電荷俘獲疊層(15)和多晶硅層(12);電荷俘獲疊層(15)插 入到鰭部分Ua， 4b)加上鰭內(nèi)間隔(10)的底面(23)和多晶硅層(12) 之間；電荷俘獲疊層(15)包括第一電介質(zhì)層、電荷俘獲層和第二電介 質(zhì)層，在操作期間多晶硅層(12)配置作為控制柵極(CG)，所述柵極(14， G)作為存取柵極。
5. 根據(jù)權(quán)利要求4中所述的非易失性存儲(chǔ)器，其中，所述電荷俘獲 層為氮化硅層。
6. 根據(jù)權(quán)利要求4或5中所述的非易失性存儲(chǔ)器，其中，所述第一 和第二電介質(zhì)層包括二氧化硅或高K材料。
7. 根據(jù)任一前述權(quán)利要求中所述的非易失性存儲(chǔ)器，其中，所述 半導(dǎo)體層(20)的自由表面(24)低于所述鰭內(nèi)間隔(10)的底面(23)。
8. 根據(jù)任--前述權(quán)利要求中所述的非易失性存儲(chǔ)器，其中，所述 半導(dǎo)體層(20)的自由表面(24)低于鰭內(nèi)間隔(10)的底面(23)，并 且在所述自由表面(24)附近的鰭部分(4a， 4b)的較低區(qū)域處存在底 切口。
9. 一種位于襯底層(2)上的非易失性存儲(chǔ)器的制造方法，包括 在襯底層(2)上設(shè)置半導(dǎo)體層(20);在半導(dǎo)體層(20)中形成源和漏區(qū)(3)以及溝道區(qū)(4)，所述溝 道區(qū)(4)呈鰭狀，并且在源和漏區(qū)(3)之間縱向(X)延伸；在鰭狀溝道區(qū)(4)內(nèi)形成兩個(gè)鰭部分(4a， 4b)，所述鰭部分(4a， 4b)沿縱向延伸(X)并且彼此間隔開，其中鰭內(nèi)間隔(10)位于所述鰭 部分(4a， 4b)之間；以及將電荷存儲(chǔ)區(qū)(11， 12; 15， 12)設(shè)置在鰭部分(4a， 4b)之間的 鰭內(nèi)間隔(10)中。
10. 根據(jù)權(quán)利要求9中所述的非易失性存儲(chǔ)器的制造方法，其中， 所述方法包括使用溝槽掩模在半導(dǎo)體層(20)中刻蝕出溝槽(10)作為鰭內(nèi)間隔(10);沉積疊層(11， 12; 15， 12)，用于在鰭內(nèi)間隔(10)中形成電荷 存儲(chǔ)區(qū)；按照這樣的方式平面化所述疊層(11， 12; 15， 12)，使得所述疊 層的頂部表面實(shí)質(zhì)上與所述半導(dǎo)體層(20)的頂部表面(21)水平；在已平面化的疊層(11， 12; 15， 12)以及與溝槽(10)相鄰的半 導(dǎo)體層(20)的周邊區(qū)域上設(shè)置掩模(Ml);以及刻蝕未被所述掩模(Ml)覆蓋的半導(dǎo)體層(20)以形成鰭部分(4a，4b)。
11.根據(jù)權(quán)利要求io中所述的非易失性存儲(chǔ)器的制造方法，其中，所述方法還包括刻蝕所述半導(dǎo)體層(20)，用于設(shè)置半導(dǎo)體層(20)的自 由表面(24)，所述自由表面(24)與溝槽(10)的底面(23)實(shí)質(zhì)上在 同一水平面上。
12.根據(jù)權(quán)利要求10中所述的非易失性存儲(chǔ)器的制造方法，其中， 該方法還包括刻蝕半導(dǎo)體層(20)，用于設(shè)置半導(dǎo)體層(20)的自由表面 (24)，所述自由表面(24)實(shí)質(zhì)上位于低于溝槽(10)的底面(23)的 水平面上。
13. 根據(jù)權(quán)利要求12中所述的非易失性存儲(chǔ)器的制造方法，其中， 所述方法還包括刻蝕所述半導(dǎo)體層(20)，用于設(shè)置鰭部分(4a， 4b)的 底切口 (18)。
14. 根據(jù)權(quán)利要求9至13中任一項(xiàng)所述的非易失性存儲(chǔ)器的制造 方法，其中所述方法還包括設(shè)置柵氧化層(13),覆蓋鰭部分(4a， 4b)和鰭內(nèi)間隔(10)中 的電荷存儲(chǔ)區(qū)(11， 12; 15， 12);設(shè)置圍繞鰭(4a， 4b)和電荷存儲(chǔ)區(qū)(11， 12; 15， 12)的柵極層 (M， G)，柵氧化層(13)將鰭部分(4a， 4b)和電荷存儲(chǔ)區(qū)(11， 12; 15， 12)與柵極(14， G)分離。
15. 根據(jù)權(quán)利要求9至14中任一項(xiàng)所述的非易失性存儲(chǔ)器的制造 方法，其中所述方法還包括設(shè)置鈍化層，用于覆蓋所述非易失性存儲(chǔ)器；形成觸點(diǎn)，所述觸點(diǎn)穿過所述鈍化層至少達(dá)到源和漏區(qū)(3)以及 柵極(14， G)。
16. —種存儲(chǔ)器陣列，包括根據(jù)權(quán)利要求1至8中任一項(xiàng)所述的至 少一個(gè)非易失性存儲(chǔ)器。
17. —種半導(dǎo)體器件，包括根據(jù)權(quán)利要求1至8中任一項(xiàng)所述的至 少一個(gè)非易失性存儲(chǔ)器。
全文摘要
一種位于襯底層(2)上的非易失性存儲(chǔ)器，包括源和漏區(qū)(3)以及溝道區(qū)(4)。所述源和漏區(qū)(3)以及所述溝道區(qū)(4)設(shè)置在所述襯底層(2)上的半導(dǎo)體層(20)中。溝道區(qū)(4)呈鰭狀，在源和漏區(qū)(3)之間縱向(X向)地延伸。溝道區(qū)(4)包括兩個(gè)鰭部分(4a，4b)以及鰭內(nèi)間隔(10)，所述鰭部分(4a、4b)沿縱向(X向)延伸并且間隔開，所述鰭內(nèi)間隔(10)位于所述鰭部分(4a、4b)之間；以及電荷存儲(chǔ)區(qū)(11，12；15，12)位于鰭部分(4a，4b)之間的鰭內(nèi)間隔(10)中。
文檔編號(hào)H01L21/28GK101273440SQ200680035421
公開日2008年9月24日 申請(qǐng)日期2006年9月26日 優(yōu)先權(quán)日2005年9月28日
發(fā)明者皮埃爾·戈阿蘭 申請(qǐng)人:Nxp股份有限公司