專利名稱：在介電材料中形成開口的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在介電材料中形成開口的方法。
背景技術(shù)：
集成電路通常在半導體襯底上和在其內(nèi)部進行制造，其持續(xù)趨勢為朝向制造越來越 小的裝置發(fā)展。電容器是一種常用于集成電路(例如在DRAM電路中)的制造的組件類 型。典型的電容器包含由非導電介電區(qū)域隔開的兩個導電電極。由于集成電路密度已增 加，因此盡管通常會減小電容器面積，但對維持足夠高的存儲電容仍存在持續(xù)挑戰(zhàn)。集 成電路密度的增加已通常導致電容器的水平尺寸與垂直尺寸相比有更大的降低。在許多 情況下，電容器的垂直尺寸已增加。
一種形成電容器的方式為最初形成絕緣材料，在其內(nèi)部形成電容器存儲節(jié)點電極。 舉例來說，通常在此形成電容器電極的絕緣材料中制造單獨電容器的電容器電極開口的 陣列，其中典型的形成電極的絕緣材料為摻雜磷和硼之一或兩者的二氧化硅。所述電容 器電極開口通常是通過蝕刻來形成的。然而，在所述絕緣材料內(nèi)蝕刻所述電容器電極開 口可能較為困難，特別在開口為深開口的狀況下尤其如此。
一種在介電材料內(nèi)蝕刻開口 (無論是電容器開口、接觸開口還是其他開口)的方式 包括等離子蝕刻。此處，轟擊核素通常包含電子，其通常穿過掩模開口以物理或化學方
式之一或兩者與介電材料相互作用，以將掩模開口的圖案轉(zhuǎn)印到所述介電材料中。然而， 在一些情況下，尤其在開口深度達到且超過其最窄寬度二十倍的狀況下，連續(xù)等離子蝕 刻的速率可顯著降低，或其引導蝕刻作用偏離與襯底的正交方向。此現(xiàn)象可部分歸因于 來自蝕刻核素的陽離子在正被蝕刻的開口的最低點內(nèi)的聚積。
雖然本發(fā)明的目的在于解決以上指出的問題，但其決不因此受到限制。在未對本說 明書作解釋性或其他限制性參考的情況下且根據(jù)均等原則，本發(fā)明僅受限于如字面上表 述的所附權(quán)利要求書。

發(fā)明內(nèi)容
本發(fā)明包括在介電材料中形成開口的方法。在一個實施例中，開口是穿過介電材料 部分蝕刻的，其中所述開口包含所述介電材料的最低點和相對側(cè)壁。所述開口內(nèi)的所述
相對側(cè)壁的至少個別部分裝襯有導電材料。在所述導電材料在所述開口內(nèi)的所述個別部 分上的情況下，進行等離子蝕刻深入到且穿過所述開口的所述介電材料的最低點，以使 所述開口在所述介電材料內(nèi)延伸得更深。
在 一 個實施例中， 一 種在介電材料中形成開口的方法包括在襯底的介電材料上形成 圖案化遮蘇材料。在第一蝕刻期間，使用所述圖案化遮蔽材料作為掩模在所述介電材料 中部分地蝕刻開口。所述開口包含相對側(cè)壁。在第一蝕刻之后，從至少靠近所述開口的 襯底僅移除一些圖案化遮蔽材料。在移除之后，在所述圖案化遮蔽材料的剩余部分上且 在所述開口內(nèi)所述相對側(cè)壁的至少個別部分上沉積導電材料。在所述導電材料在所述開 口內(nèi)的所述個別部分上的情況下，對所述介電材料執(zhí)行第二蝕刻以使所述開口在所述介 電材料內(nèi)延伸得更深，且其中所述第二蝕刻包含等離子蝕刻。
在一個實施例中， 一種在介電材料中形成開口的方法包括在襯底的介電材料上形成 圖案化遮蔽材料。在第一蝕刻期間，使用所述圖案化遮蔽材料作為掩模在所述介電材料 中部分地蝕刻開口。所述開口包括最低點和相對側(cè)壁。在所述第一蝕刻之后，在所述圖 案化遮蔽材料上且在所述開口內(nèi)所述相對側(cè)壁的至少個別部分上和所述開口最低點上沉 積導電材料。在此沉積之后，有效蝕刻所述導電材料以暴露所述開口最低點。在蝕刻所 述導電材料之后且在所述導電材料在所述開口內(nèi)的所述個別部分上的情況下，對所述介 電材料進行第二蝕刻以使所述開口在所述介電材料內(nèi)延伸得更深，且其中所述第二蝕刻 包含等離子蝕刻。
本發(fā)明涵蓋其他方面和實施例。


以下參看附圖描述本發(fā)明的優(yōu)選實施例。
圖1為在根據(jù)本發(fā)明的一方面的方法中的半導體晶片片段的示意性橫截面圖。
圖2為圖1的晶片片段在通過圖1描述的加工的后續(xù)加工點時的視圖。
圖3為圖2的晶片片段在通過圖2描述的加工的后續(xù)加工點時的視圖。
圖4為圖3的晶片片段在通過圖3描述的加工的后續(xù)加工點時的視圖。
圖5為圖4的晶片片段在通過圖4描述的加工的后續(xù)加工點時的視圖。
圖6為圖5的晶片片段在通過圖5描述的加工的后續(xù)加工點時的視圖。
圖7為圖6的晶片片段在通過圖6描述的加工的后續(xù)加工點時的視圖。
圖8為圖7的晶片片段在通過圖7描述的加工的后續(xù)加工點時的視圖。
圖9為圖8的晶片片段在通過圖8描述的加工的后續(xù)加工點時的視圖。
圖io為在根據(jù)本發(fā)明的一方面的方法中的半導體晶片片段的示意性橫截面圖。
圖11為在根據(jù)本發(fā)明的一方面的方法中的半導體晶片片段的示意性橫截面圖。 圖12為在根據(jù)本發(fā)明的一方面的方法中的半導體晶片片段的示意性橫截面圖。 圖13為圖12的晶片片段在通過圖12描述的加工的后續(xù)加工點時的視圖。 圖14為圖13的晶片片段在通過圖13描述的加工的后續(xù)加工點時的視圖。 圖15為圖14的晶片片段在通過圖14描述的加工的后續(xù)加工點時的視圖。 圖16為在根據(jù)本發(fā)明的一方面的方法中的半導體晶片片段的示意性橫截面圖。 圖17為說明本發(fā)明的示范性應用的計算機的示意圖。
圖18為顯示圖n的計算機的母板的特定特征的框圖。
圖19為根據(jù)本發(fā)明的示范性方面的電子系統(tǒng)的高級框圖。 圖20為根據(jù)本發(fā)明的一方面的示范性電子系統(tǒng)的簡化框圖。
具體實施例方式
本發(fā)明的揭示內(nèi)容服從促進美國專利法"為促進科學和實用技術(shù)的發(fā)展(to promote the progress of science and useful arts)"(條款1 ，章節(jié)8)的憲法目的。
參照圖1到圖15描述在介電材料中形成開口的示范性優(yōu)選方法。參看圖1，以參考 數(shù)字10大體上指示襯底片段。此優(yōu)選包含半導體襯底，例如，塊體單晶硅襯底12，其 具有在其上收納的介電材料14。在本文檔正文中，術(shù)語"半導體襯底"或"半導體性襯
底"定義為表示包含半導體性材料的任何構(gòu)造，所述半導體性材料包括(但不限于)例 如半導體性晶片的塊體半導體性材料(單獨或在上面包含其他材料的組合件中)和半導 體性材料層(單獨或在包含其他材料的組合件中)。術(shù)語"襯底"指任何支撐結(jié)構(gòu)，包括 (但不限于)上述的半導體性襯底。盡管還涵蓋絕緣體上半導體 (semiconductor-on-insulator)襯底以及與半導體性質(zhì)無關(guān)的其他襯底，但示范性材料12 包括輕度摻雜的單晶硅。示范性優(yōu)選材料14包括硼磷硅玻璃(BPSG)，其中示范性優(yōu)選 厚度范圍為15,000埃到40,000埃。僅舉例來說，替代性示范性材料14包括經(jīng)碳摻雜的 二氧化硅、氮化硅、碳化硅、氧氮化硅、氧化鋁、氧化鉿、氧化鍺、磷硅酸鹽玻璃、未 經(jīng)摻雜的二氧化硅(其例如通過正硅酸四乙酯的分解而沉積)以及旋涂玻璃 (spin-on-glass)。
遮蔽材料16收納在襯底10的介電材料14上。此優(yōu)選是在材料14上形成，在本文 檔正文中，以"在……上"表示處于與所述材料有至少一些直接物理接觸狀態(tài)中。遮蔽 材料16在其整個厚度上可能具有大體上均勻的組成，或者可能包含兩個或兩個以上具有
不同組成材料的層。圖1描述基本上僅由兩個具有不同組成材料的層組成的遮蔽材料16， 意即具有內(nèi)層18和外層20。兩層中任一者可能為導電的、電絕緣的或半導體性的。僅 舉例來說，層18的示范性優(yōu)選電絕緣材料包括非晶形碳，且示范性導電材料包括導電性 摻雜的多晶硅、氮化鈦、鋁和/或鎢。層20優(yōu)選包含光電可成像的材料，例如光致抗蝕 劑。層18的示范性優(yōu)選厚度范圍為l，OOO埃到20,000埃，而層20的示范性優(yōu)選厚度為 l，OOO埃到10,000埃。
參看圖2，己在遮蔽材料16內(nèi)形成開口 22，優(yōu)選所述開口 22完全穿過所述遮蔽材 料16到達介電材料14。僅舉例來說，此在根據(jù)本發(fā)明的某些方面的在此介電材料中形 成開口的方法中僅僅為一種在襯底的介電材料上形成圖案化遮蔽材料的方法。當然，還 涵蓋在襯底的介電材料上形成圖案化遮蔽材料的任何其他現(xiàn)有或仍有待發(fā)展的方法，且 其與是否利用光刻法無關(guān)。 一種制造圖2的構(gòu)造的典型方法將是將優(yōu)選的光致抗蝕劑層 20光致圖案化以形成最初延伸到優(yōu)選的硬遮蔽材料18的開口 22，繼而相對于光致抗蝕 劑材料20大體上選擇性地蝕刻材料18。
參看圖3,己使用圖案化遮蔽材料16作為掩模在介電材料14中部分蝕刻開口 24。 然而，本發(fā)明的方面涵蓋在不依賴于掩模的使用的情況下部分穿過介電材料14蝕刻開口 24。不管怎樣，用以形成圖3的開口 24的優(yōu)選蝕刻方式是通過等離子蝕刻。示范性優(yōu)選 技術(shù)(其中材料20包含光致抗蝕劑，材料1S包含非晶形碳且材料14包含BPSG)包括 使用碳氟化合物化學品。C4F8、 C4F6、 CF4、 02、 CF3 (包括這些的組合，且具有或不具 有例如Ar、 Xe的惰性氣體)為示范性化學品。多頻中等或高密度等離子、平行板和R正 是示范性反應器類型。在一個示范性實施例中，可認為在介電材料14中部分蝕刻的開口 24包含最低點26和相對側(cè)壁28。如所示，最低點26可能為大體上水平定向的基底，其 中相對側(cè)壁為大體上平行?；蛘邇H舉例來說，最低點26可能由圓形、波浪形和/或粗糙 基底產(chǎn)生。又或者僅舉例來說， 一些或所有相對側(cè)壁28可能朝向彼此形成角度以使最低 點26形成為更多點定位或刀口線。又或者僅舉例來說， 一些或所有相對側(cè)壁28可能遠 離彼此形成角度。
不管怎樣，在一個實施例中，且根據(jù)克服上述"先前技術(shù)"部分中所指出的問題(本 發(fā)明以此為目的)的原則，開口 24經(jīng)蝕刻成優(yōu)選具有不大于20:1或不大于30:1的縱橫 比，舉例來說為此使得材料14的蝕刻方向和蝕刻速率不受到損害。此外優(yōu)選的是經(jīng)部分 蝕刻的開口 24具有至少10:1且更優(yōu)選為至少15:1的縱橫比。僅舉例來說，在材料14內(nèi) 經(jīng)部分蝕刻的開口 24的典型深度為10,000埃到20,000埃，其中開口 24的示范性最小最
外寬度為500埃到2,000埃。
參看圖4，已從至少靠近開口 24的襯底10移除一些(且僅一些)圖案化遮蔽材料 16。在一個優(yōu)選實施例中，此移除是從至少靠近開口 24的襯底IO移除大部分遮蔽材料 16，且在一個示范性及所描述的實施例中是移除兩個具有不同組成材料的層18和20的 所有外層20。舉例來說，在材料20包含光致抗蝕劑的情況下，示范性優(yōu)選移除技術(shù)包 含02等離子灰化。
參看圖5，己將導電材料30沉積在圖案化遮蔽材料16的剩余部分上及開口 24內(nèi)相 對側(cè)壁28的至少個別部分上。在所描述的優(yōu)選實施例中，使導電材料30收納在所有相 對側(cè)壁28上或?qū)щ姴牧涎b襯所有相對側(cè)壁28，且在一個實施例中，導電材料30也可能 收納在開口最低點26上。這提供僅僅一種在開口 24內(nèi)使相對側(cè)壁28的至少個別部分裝 襯有導電材料的示范性優(yōu)選實施例，且其與是否利用圖案化遮蔽材料無關(guān)，且(如果如 此)與在沉積導電材料30之前是否移除一些或所有此遮蔽材料或未移除此遮蔽材料無 關(guān)。僅舉例來說，示范性優(yōu)選導電材料包括氮化鈦、鋁、鎢和導電性摻雜的多晶硅。
在一個優(yōu)選實施例中，導電材料30在相對側(cè)壁部分28上具有在沉積材料30之前在 材料14內(nèi)的開口 24最外部分的最小開口尺寸的0.1%到40%的橫向厚度"A",且更優(yōu) 選為此最小開口尺寸的3%到10%。另外僅舉例來說，在一個優(yōu)選實施例中，導電材料 30在相對側(cè)壁部分28上具有不大于IOO埃的橫向厚度"A"。
參看圖6，且在僅僅一個示范性優(yōu)選實施例中，導電材料30已被有效蝕刻以暴露介 電材料14的開口最低點26。示范性優(yōu)選的蝕刻化學品(其中材料30包含導電性摻雜的 多晶硅或氮化鈦，遮蔽材料18包含非晶形碳，且介電材料14包含BPSG)包括Ch和 He。
參看圖7，且在導電材料30收納在開口 24內(nèi)的相對側(cè)壁28的個別部分上的情況下， 對介電材料14進行蝕刻以使開口 24在介電材料14內(nèi)延伸得更深，其中所述蝕刻包含等 離子蝕刻，例如上述等離子蝕刻。可將圖4的蝕刻認為是對材料14的第一蝕刻，而可將 圖7的材料14的蝕刻認為是第二蝕刻。然而，在本文件的上下文中，"第一"和"第二" 的此種使用指出個別蝕刻相對于彼此的時間關(guān)系，而不一定是對材料14的開口 (或其他) 的始終第一蝕刻或始終第二蝕刻。不管怎樣且僅舉例來說，導電材料30可通過為蝕刻核 素的陽離子提供導電流徑以使其從開口向外流出而在使開口 24在材料14內(nèi)延伸得更深 的等離子蝕刻技術(shù)中起作用，借此有可能減少或排除蝕刻速率降低或蝕刻方向改變的可 能性。
可在圖7的等離子蝕刻之后從經(jīng)延伸的開口移除導電材料30，或者所述導電材料30 可保留作為完成的集成電路構(gòu)造的一部分。例如且僅舉例來說，圖8描述將導電性更強 的材料34沉積到開口 24內(nèi)裝襯個別側(cè)壁部分28的導電材料30上。此額外導電材料24 可具有與導電材料30的組成相同的組成，或可具有不同組成。此外，材料34可為絕緣 的或半導體性的，且因此為另一 (不同組成)材料。在一個實施方案(其中材料34為導 電的)中，可在集成電路的最終制造中利用材料30和34中的至少若干部分，借此提供 其導電組件。例如且僅舉例來說，可對圖8的襯底進行拋光以將材料34從層18向外移 除(或者，拋光直至到達介電材料14)，借此相對于介電材料14形成容器電容器存儲節(jié) 點，例如DRAM電路的容器電容器存儲節(jié)點。圖9描述電容器介電層31和外部電容器 電極33的此類及后續(xù)制造，其中材料30和34形成至少部分收納在經(jīng)延伸的開口 24內(nèi) 的電容器電極，借此形成電容器?；蛘?，僅舉例來說，也可已將材料34沉積到適合于完 全填充開口 24的剩余體積的厚度。
圖7還描述在一個優(yōu)選示范性實施例中，在所述第二蝕刻之后，至少一些遮蔽材料 16保留在襯底10上。此示范性剩余材料16 (例如層18)可在圖7的第二蝕刻之后從襯 底IO完全移除，或者，可保留作為所制造的最終集成電路的導電、半導體性或介電部分。 或者僅舉例來說，可在使開口 24在介電材料14內(nèi)進一步延伸的蝕刻動作期間將所有剩 余遮蔽材料16完全蝕刻。
僅舉例來說，圖IO描述替代性示范性實施例的襯底片段10a。在適當處已利用來自 最初描述的實施例的相同數(shù)字，以后綴"a"指出其差異。圖IO描述所有遮蔽材料16 (未 圖示)的移除，所述移除與介電材料14內(nèi)的開口 24的延伸相當或為在此蝕刻之后的后 續(xù)移除。借此顯示示范性材料34a收納在介電材料14的最外表面上。
又僅舉例來說，圖11說明另一示范性替代性實施例的襯底片段10b。在適當處已利 用來自最初描述的實施例的相同數(shù)字，以后綴"b"指出其差異。圖11類似于圖10的構(gòu) 造，然而，其中已在第二蝕刻之后且在沉積示范性材料34b之前移除導電材料30 (未圖 示)。
上述示范性優(yōu)選實施例描述當使開口 24完全穿過介電材料14延伸時的圖7的等離 子蝕刻。然而，本發(fā)明的方面并不因此受限，且可能需要僅使所述開口在介電材料14內(nèi) 部分地延伸得更深，例如，作為后續(xù)蝕刻步驟的開端，或在介電材料14內(nèi)無需完全穿過 其延伸的電路組件的制造中。
舉例來說，圖12說明替代性示范性襯底片段10c。在適當處已利用來自最初描述的
實施例的相同數(shù)字，以后綴"c"指出其差異。圖12與圖7的不同之處在于其描述尚未 經(jīng)蝕刻為完全穿過介電材料14的開口 24c。因此，可在開口 24c內(nèi)形成導電性、半導體 性和/或絕緣性結(jié)構(gòu)/組件而不必與襯底12的任何部分形成導電接觸。
此外且不管怎樣，可重復上述加工。舉例來說，圖13描述使經(jīng)延伸的開口 24c的側(cè) 壁的最低部分裝襯有導電材料34c。圖14和圖15描述用以使開口 24c在介電材料14內(nèi) 進一步延伸得更深的對介電材料14進行的后續(xù)等離子蝕刻，其再次可使此開口完全穿過 介電材料14延伸或可不使此開口完全穿過介電材料14延伸。因此，在兩個以上蝕刻步 驟中在介電材料內(nèi)蝕刻開口的過程中，如果需要，則可部分或完全重復上述加工。
本發(fā)明的方面包括制造集成電路，同樣可包含任何電路或子電路。又僅舉例來說， 這可包含存儲器電路，例如DRAM電路。舉例來說，圖16描述并入到DRAM存儲器單 元中的場效晶體管70。具體來說，將晶體管70描述為包含相對的源極/漏極區(qū)域72和 74，其具有可操作地收納于其間的柵極構(gòu)造75。將柵極構(gòu)造75描述為包含導電部分78、 柵極介電體80、絕緣帽82以及絕緣側(cè)壁間隔物84。場效晶體管構(gòu)造70當然僅為示范性 構(gòu)造，且涵蓋任何其他構(gòu)造(無論為現(xiàn)有或尚待開發(fā)的構(gòu)造)，例如垂直和/或凹陷構(gòu)造。 源極/漏極區(qū)域72電連接到存儲裝置150，且源極/漏極區(qū)域74電連接到位線152。柵極 構(gòu)造75的導電部分78電連接到柵極控制觸點153。存儲裝置150可包含任何合適裝置， 包括(例如)電容器以及可包括如上所述的容器電容器存儲節(jié)點的電容器。位線152可 包含任何合適構(gòu)造。可將所述場效晶體管認為是集成電路的一部分，例如，剛才所述的 DRAM集成電路。
圖17大體上說明(以實例的方式，但無限制性)根據(jù)本發(fā)明的一方面的計算機系統(tǒng) 400的實施例。計算機系統(tǒng)400包括監(jiān)視器401或其他通信輸出裝置、鍵盤402或其他 通信輸入裝置以及母板404。母板404可攜帶微處理器406或其他數(shù)據(jù)處理單元和至少 一個存儲器裝置408。存儲器裝置408可包含上述本發(fā)明的各種方面，包括(例如)字 線、位線和DRAM單位單元中的一者或一者以上。存儲器裝置408可包含存儲器單元陣 列，且此陣列可與定址電路耦合在一起以用于存取所述陣列中的個別存儲器單元。此外， 所述存儲器單元陣列可耦合到讀取電路以用于從存儲器單元讀取數(shù)據(jù)。定址和讀取電路 可用于在存儲器裝置408與處理器406之間輸送信息。這在圖18中所示的母板404的框 圖中舉例說明。在此框圖中，將定址電路舉例說明為410且將讀取電路舉例說明為412。
在本發(fā)明的特定方面中，存儲器裝置408可對應于存儲器模塊。舉例來說，單列直 插存儲器模塊(single in-line memory module, SIMM)和雙列直插存儲器模塊(dual in-line
memory module, DIMM)可用于利用本發(fā)明的教示的實施例中?？蓪⑺龃鎯ζ餮b置并 入到多種提供從所述裝置的存儲器單元讀取和寫入到所述裝置的存儲器單元的不同方法 的設(shè)計中的任一設(shè)計中。 一種此方法為頁面模式操作。由存取存儲器單元陣列的一行且 隨機地存取所述陣列的不同列的方法來界定DRAM中的頁面模式操作。在存取列的同時 可讀取和輸出存儲在所述行與列交叉點處的數(shù)據(jù)。
一種替代類型的裝置是延伸數(shù)據(jù)輸出(EDO)存儲器，其允許在己關(guān)閉經(jīng)定址列之 后存儲在存儲器陣列地址處的數(shù)據(jù)可用作輸出。此存儲器可通過允許更短的存取信號來 增加一些通信速度而不減少其中存儲器輸出數(shù)據(jù)在存儲器總線上為可利用的時間。其他 替代類型的裝置(僅舉例來說)包括SDRAM、 DDR SDRAM、 SLDRAM、 VRAM和直 接RDRAM以及例如SRAM或快閃存儲器的其他裝置。
圖19說明本發(fā)明的示范性電子系統(tǒng)700的各種實施例的高級組織的簡化框圖。系統(tǒng) 700可對應于(例如)計算機系統(tǒng)、過程控制系統(tǒng)或采用處理器和相關(guān)存儲器的任何其 他系統(tǒng)。電子系統(tǒng)700具有功能元件，其包括處理器或算術(shù)/邏輯單元(ALU) 702、控 制單元704、存儲器裝置單元706以及輸入/輸出(I/O)裝置708。大體來說，電子系統(tǒng) 700將具有原生指令集，所述原生指令集指定將通過處理器702對數(shù)據(jù)執(zhí)行的操作以及 在處理器702、存儲器裝置單元706與I/O裝置708之間的其他相互作用?？刂茊卧?04 通過連續(xù)地循環(huán)通過使得指令被從存儲器裝置706提取且執(zhí)行的一組操作來協(xié)調(diào)處理器 702、存儲器裝置706和1/0裝置708的所有操作。在各種實施例中，存儲器裝置706包 括(但不限于)隨機存取存儲器(RAM)裝置、只讀存儲器(ROM)裝置和外圍裝置(例 如軟磁盤驅(qū)動器和緊密盤CD-ROM驅(qū)動器)。所屬領(lǐng)域的技術(shù)人員應了解，在閱讀且理 解本發(fā)明后，根據(jù)本發(fā)明的各種方面即能夠?qū)⑺f明的電學組件中的任一者制造成包括 DRAM單元、字線和位線。
圖20為示范性電子系統(tǒng)800的各種實施例的高級組織的簡化框圖。所述系統(tǒng)800包 括存儲器裝置802，所述存儲器裝置802具有存儲器單元陣列804、地址解碼器806、行 存取電路808、列存取電路810、用于控制操作的讀/寫控制電路812以及輸入/輸出電路 814。存儲器裝置802進一步包括電源電路816和傳感器820,例如用于判定存儲器單元 是否處于低閾值傳導狀態(tài)或高閾值非傳導狀態(tài)的電流傳感器。所說明的電源電路816包 括電源供應電路880、用于提供參考電壓的電路882、用于以脈沖提供第一字線的電路 884、用于以脈沖提供第二字線的電路886以及用于以脈沖提供位線的電路888。系統(tǒng)800 還包括處理器822或用于存儲器存取的存儲器控制器。
存儲器裝置802經(jīng)由布線或電鍍金屬線從處理器822接收控制信號824。存儲器裝 置802用于存儲經(jīng)由I/O線存取的數(shù)據(jù)。所屬領(lǐng)域的技術(shù)人員應了解可提供額外電路和 控制信號，且存儲器裝置802已加以簡化以有助于著重于本發(fā)明。處理器822或存儲器 裝置802中的至少一者可包括本發(fā)明中先前所述的類型的DRAM單元。
本發(fā)明的各種經(jīng)舉例說明的系統(tǒng)希望提供對本發(fā)明的電路和結(jié)構(gòu)的各種應用的一般 性了解，而并非希望用作對使用根據(jù)本發(fā)明的方面的存儲器單元的電子系統(tǒng)的所有元件
和特征的完全描述。所屬領(lǐng)域的技術(shù)人員應了解可在單一封裝處理單元中或甚至在單一 半導體芯片上制造各種電子系統(tǒng)，以便減少處理器與存儲器裝置之間的通信時間。
存儲器單元、字線和位線的應用可包括用于存儲器模塊、裝置驅(qū)動器、電源模塊、 通信調(diào)制解調(diào)器、處理器模塊和專用模塊的電子系統(tǒng)，且可包括多層、多芯片模塊。此 電路可另外作為多種電子系統(tǒng)(例如鐘、電視、手機、個人計算機、汽車、工業(yè)控制系 統(tǒng)、航空器及其他)的子組件。
依照法規(guī)，已以或多或少地特定關(guān)于結(jié)構(gòu)和方法特征的語言描述了本發(fā)明。然而， 應了解，本發(fā)明不限于所展示和描述的特定特征，這是因為本文所揭示的方法包含了實 現(xiàn)本發(fā)明的優(yōu)選形式。因此，以根據(jù)均等原則作適當解釋的屬于隨附權(quán)利要求書的恰當 范圍內(nèi)的形式或變體中的任一者來主張本發(fā)明。
權(quán)利要求
1.一種在介電材料中形成開口的方法，其包含部分穿過介電材料蝕刻開口，所述開口包含所述介電材料的最低點和相對側(cè)壁；用導電材料裝襯所述開口內(nèi)的所述相對側(cè)壁的至少個別部分；以及在所述導電材料在所述開口內(nèi)的所述個別部分上的情況下，深入到且穿過所述開口的所述介電材料的所述最低點進行等離子蝕刻，以使所述開口在所述介電材料內(nèi)延伸得更深。
2. 根據(jù)權(quán)利要求1所述的方法，其中所述裝襯用所述導電材料裝襯所有所述相對側(cè)壁。
3. 根據(jù)權(quán)利要求I所述的方法，其中所述開口在所述裝襯之前具有至少10:1的縱橫比。
4. 根據(jù)權(quán)利要求3所述的方法，其中所述開口在所述裝襯之前具有至少15:1的縱橫比。
5. 根據(jù)權(quán)利要求1所述的方法，其中所述導電材料在所述相對側(cè)壁部分上具有所述裝 襯之前所述開口的最外部分的最小開口尺寸的0.1%到40%的橫向厚度。
6. 根據(jù)權(quán)利要求5所述的方法，其中所述橫向厚度為所述最小開口尺寸的3%到10%。
7. 根據(jù)權(quán)利要求1所述的方法，其中所述導電材料在所述相對側(cè)壁部分上具有不大于 100埃的橫向厚度。
8. 根據(jù)權(quán)利要求1所述的方法，其包含在所述等離子蝕刻之后從所述開口移除所述導 電材料。
9. 根據(jù)權(quán)利要求1所述的方法，其包含在所述等離子蝕刻之后在所述開口內(nèi)裝襯所述 個別側(cè)壁部分的所述導電材料上沉積另一材料，且包含形成集成電路，所述另一材 料和裝襯所述個別側(cè)壁部分的所述導電材料構(gòu)成所述集成電路的部分。
10. 根據(jù)權(quán)利要求1所述的方法，其包含在所述等離子蝕刻之后在所述開口內(nèi)裝襯所述 個別側(cè)壁部分的所述導電材料上沉積導電性更強的材料，且包含形成集成電路，所 述導電性更強的材料和裝襯所述個別側(cè)壁部分的所述導電材料構(gòu)成所述集成電路 的部分。
11. 根據(jù)權(quán)利要求10所述的方法，其中所述導電性更強的材料具有與裝襯所述個別側(cè) 壁部分的所述導電材料的組成相同的組成。
12. 根據(jù)權(quán)利要求10所述的方法，其中所述導電性更強的材料具有與裝襯所述個別側(cè) 壁部分的所述導電材料的組成不同的組成。
13. 根據(jù)權(quán)利要求10所述的方法，其包含將所述導電性更強的材料和裝襯所述個別側(cè) 壁部分的所述導電材料形成為電容器電極，所述電容器電極至少部分地收納在所述經(jīng)延伸的開口內(nèi)。
14. 根據(jù)權(quán)利要求1所述的方法，其中所述等離子蝕刻使所述開口完全延伸穿過所述介 電材料。
15. 根據(jù)權(quán)利要求1所述的方法，其中所述等離子蝕刻未使所述開口完全延伸穿過所述 介電材料。
16. 根據(jù)權(quán)利要求15所述的方法，其包含在所述等離子蝕刻之后，用導電材料裝襯所 述經(jīng)延伸的開口的側(cè)壁的最低部分，以及隨后等離子蝕刻所述介電材料以使所述開 口在所述介電材料內(nèi)進一步延伸得更深。
17. —種在介電材料中形成開口的方法，其包含在襯底的介電材料上形成圖案化遮蔽材料；使用所述圖案化遮蔽材料作為掩模來部分地在所述介電材料中第一蝕刻開口，所 述開口包含相對側(cè)壁；在所述第一蝕刻之后，從所述襯底僅移除至少靠近所述開口的一些所述圖案化遮 蔽材料；在所述移除之后，在所述圖案化遮蔽材料的剩余部分上且在所述開口內(nèi)所述相對 側(cè)壁的至少個別部分上沉積導電材料；以及在所述導電材料在所述開口內(nèi)的所述個別部分上的情況下，第二蝕刻所述介電材 料以使所述開口在所述介電材料內(nèi)延伸得更深，所述第二蝕刻包含等離子蝕刻。
18. 根據(jù)權(quán)利要求17所述的方法，其中所述遮蔽材料包含兩個不同組成材料層。
19. 根據(jù)權(quán)利要求18所述的方法，其中所述移除是移除所述兩個不同組成材料層的全 部外部。
20. 根據(jù)權(quán)利要求18所述的方法，其中所述兩個不同組成材料層的內(nèi)部為導電的。
21. 根據(jù)權(quán)利要求18所述的方法，其中所述兩個不同組成材料層的內(nèi)部為電絕緣的。
22. 根據(jù)權(quán)利要求17所述的方法，其中所述遮蔽材料基本上僅由兩個不同組成材料層 組成。
23. 根據(jù)權(quán)利要求17所述的方法，其中所述遮蔽材料在其整個厚度上具有大體上均勻 的組成。
24. 根據(jù)權(quán)利要求17所述的方法，其中所述移除是從所述襯底移除至少靠近所述開口 的大部分所述遮蔽材料。
25. 根據(jù)權(quán)利要求17所述的方法，其中在所述第二蝕刻之后至少一些遮蔽材料保留在所述襯底上；且其包含在所述第二蝕刻之后從所述襯底移除所述遮蔽材料的所有剩 余部分。
26. 根據(jù)權(quán)利要求17所述的方法，其中在所述第二蝕刻之后至少一些遮蔽材料保留在 所述襯底上；且其包含形成集成電路，所述至少一些遮蔽材料構(gòu)成所述集成電路的 一部分。
27. 根據(jù)權(quán)利要求17所述的方法，其中所述沉積用所述導電材料覆蓋所有所述相對側(cè)壁。
28. 根據(jù)權(quán)利要求17所述的方法，其中所述開口在所述沉積之前具有至少10:1的縱橫 比。
29. 根據(jù)權(quán)利要求28所述的方法，其中所述開口在所述沉積之前具有至少15:1的縱橫 比。
30. 根據(jù)權(quán)利要求17所述的方法，其中所述導電材料在所述相對側(cè)壁部分上具有所述 沉積之前所述開口的最外部分的最小開口尺寸的0.1 %到4 0 %的橫向厚度。
31. 根據(jù)權(quán)利要求30所述的方法，其中所述橫向厚度為所述最小開口尺寸的3%到10%。
32. 根據(jù)權(quán)利要求17所述的方法，其包含在所述第二蝕刻之后從所述開口移除所述導 電材料。
33. 根據(jù)權(quán)利要求17所述的方法，其包含在所述等離子蝕刻之后在所述開口內(nèi)裝襯所 述個別側(cè)壁部分的所述導電材料上沉積另一材料，且包含形成集成電路，所述另一 材料和裝襯所述個別側(cè)壁部分的所述導電材料構(gòu)成所述集成電路的部分。
34. 根據(jù)權(quán)利要求17所述的方法，其包含在所述第二蝕刻之后在所述開口內(nèi)收納于所 述個別側(cè)壁部分上的所述導電材料上沉積導電性更強的材料，且包含形成集成電 路，所述導電性更強的材料和收納于所述個別側(cè)壁部分上的所述導電材料構(gòu)成所述 集成電路的部分。
35. 根據(jù)權(quán)利要求34所述的方法，其中所述導電性更強的材料具有與收納于所述個別 側(cè)壁部分上的所述導電材料的組成相同的組成。
36. 根據(jù)權(quán)利要求34所述的方法，其中所述導電性更強的材料具有與收納于所述個別 側(cè)壁部分上的所述導電材料的組成不同的組成。
37. 根據(jù)權(quán)利要求34所述的方法，其包含將所述導電性更強的材料和裝襯所述個別側(cè) 壁部分的所述導電材料形成為電容器電極，所述電容器電極至少部分地收納在所述 經(jīng)延伸的開口內(nèi)。
38. 根據(jù)權(quán)利要求17所述的方法，其中所述第二蝕刻使所述開口完全延伸穿過所述介 電材料。
39. 根據(jù)權(quán)利要求17所述的方法，其中所述第二蝕刻未使所述開口完全延伸穿過所述 介電材料。
40. 根據(jù)權(quán)利要求39所述的方法，其包含在所述第二蝕刻之后，用導電材料裝襯所述 經(jīng)延伸的開口的側(cè)壁的最低部分，以及隨后等離子蝕刻所述介電材料以使所述開口 在所述介電材料內(nèi)進一歩延伸得更深。
41. 一種在介電材料中形成開口的方法，其包含在襯底的介電材料上形成圖案化遮蔽材料；使用所述圖案化遮蔽材料作為掩模來部分地在所述介電材料中第一蝕刻開口，所 述開口包含最低點和相對側(cè)壁；在所述第一蝕刻之后，在所述圖案化遮蔽材料上且在所述開口內(nèi)所述相對側(cè)壁的 至少個別部分上和所述開口最低點上沉積導電材料；在所述沉積之后，有效蝕刻所述導電材料以暴露所述開口最低點；以及在所述導電材料的所述蝕刻之后且在所述導電材料在所述開口內(nèi)的所述個別部 分上的情況下，第二蝕刻所述介電材料以使所述開口在所述介電材料內(nèi)延伸得更 深，所述第二蝕刻包含等離子蝕刻。
42. 根據(jù)權(quán)利要求41所述的方法，其中所述遮蔽材料包含兩個不同組成材料層。
43. 根據(jù)權(quán)利要求41所述的方法，其中所述遮蔽材料基本上僅由兩個不同組成材料層 組成。
44. 根據(jù)權(quán)利要求41所述的方法，其中所述遮蔽材料在其整個厚度上具有大體上均勻 的組成。
45. 根據(jù)權(quán)利要求41所述的方法，其中在所述第二蝕刻之后至少一些遮蔽材料保留在 所述襯底上；且其包含在所述第二蝕刻之后從所述襯底移除所述遮蔽材料的所有剩 余部分。
46. 根據(jù)權(quán)利要求41所述的方法，其中在所述第二蝕刻之后至少一些遮蔽材料保留在 所述襯底上；且其包含形成集成電路，所述至少一些遮蔽材料構(gòu)成所述集成電路的 一部分。
47. 根據(jù)權(quán)利要求41所述的方法，其中所述沉積用所述導電材料覆蓋所有所述相對側(cè)壁。
48. 根據(jù)權(quán)利要求41所述的方法，其中所述開口在所述沉積之前具有至少10:1的縱橫 比。
49. 根據(jù)權(quán)利要求48所述的方法，其中所述開口在所述沉積之前具有至少15:1的縱橫 比。
50. 根據(jù)權(quán)利要求41所述的方法，其中所述導電材料在所述相對側(cè)壁部分上具有所述 沉積之前所述開口的最外部分的最小開口尺寸的0.1 %到4 0 %的橫向厚度。
51. 根據(jù)權(quán)利要求50所述的方法，其中所述橫向厚度為所述最小開口尺寸的3%到10%。
52. 根據(jù)權(quán)利要求41所述的方法，其包含在所述第二蝕刻之后從所述開口移除所述導 電材料。
53. 根據(jù)權(quán)利要求41所述的方法，其包含在所述等離子蝕刻之后在所述開口內(nèi)裝襯所 述個別側(cè)壁部分的所述導電材料上沉積另一材料，且包含形成集成電路，所述另一 材料和裝襯所述個別側(cè)壁部分的所述導電材料構(gòu)成所述集成電路的部分。
54. 根據(jù)權(quán)利要求41所述的方法，其包含在所述第二蝕刻之后在所述開口內(nèi)收納于所 述個別側(cè)壁部分上的所述導電材料上沉積導電性更強的材料，且包含形成集成電 路，所述導電性更強的材料和收納于所述個別側(cè)壁部分上的所述導電材料構(gòu)成所述 集成電路的部分。
55. 根據(jù)權(quán)利要求54所述的方法，其中所述導電性更強的材料具有與收納于所述個別 側(cè)壁部分上的所述導電材料的組成相同的組成。
56. 根據(jù)權(quán)利要求54所述的方法，其中所述導電性更強的材料具有與收納于所述個別 側(cè)壁部分上的所述導電材料的組成不同的組成。
57. 根據(jù)權(quán)利要求54所述的方法，其包含將所述導電性更強的材料和裝襯所述個別側(cè) 壁部分的所述導電材料形成為電容器電極，所述電容器電極至少部分地收納在所述 經(jīng)延伸的開口內(nèi)。
58. 根據(jù)權(quán)利要求41所述的方法，其中所述第二蝕刻使所述開口完全延伸穿過所述介 電材料。
59. 根據(jù)權(quán)利要求41所述的方法，其中所述第二蝕刻未使所述開口完全延伸穿過所述 介電材料。
60. 根據(jù)權(quán)利要求58所述的方法，其包含在所述第二蝕刻之后，用導電材料裝襯所述 經(jīng)延伸的開口的側(cè)壁的最低部分，以及隨后等離子蝕刻所述介電材料以使所述開口 在所述介電材料內(nèi)進一步延伸得更深。
61. 根據(jù)權(quán)利要求41所述的方法，其包含在所述第一蝕刻之后且在所述沉積之前，從 所述襯底僅移除至少靠近所述開口的一些所述圖案化遮蔽材料。
全文摘要
本發(fā)明包括在介電材料中形成開口的方法。在一個實施例中，穿過介電材料來部分蝕刻開口，其中所述開口包含所述介電材料的最低點和相對側(cè)壁。所述開口內(nèi)的所述相對側(cè)壁的至少個別部分裝襯有導電材料。在所述導電材料在所述開口內(nèi)的所述個別部分上的情況下，深入至且穿過所述開口的所述介電材料的所述最低點進行等離子蝕刻，以使所述開口在所述介電材料內(nèi)延伸得更深。本發(fā)明涵蓋其他方面和實施方案。
文檔編號H01L21/8242GK101366102SQ200680031928
公開日2009年2月11日 申請日期2006年8月24日 優(yōu)先權(quán)日2005年9月1日
發(fā)明者托馬斯·M·格雷廷格, 托馬斯·阿瑟·菲古拉, 沙恩·J·特拉普, 約翰·K·扎胡拉克 申請人:美光科技公司