專利名稱：Cmos電路及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)電路，及其制造方法。更具體地說，本發(fā)明涉及包括低接觸電阻的無源元件的CMOS電路。
背景技術(shù)：
在90nm及更小的CMOS技術(shù)中，接觸電阻對小精密無源元件的器件性能有明顯影響，這些元件典型地用于在CMOS電路中形成模擬電路，包括但不限于掩埋電阻器，電容器，二極管，電感器，衰減器，功率分配器和天線。一般地，高接觸電阻引起器件運(yùn)行速度的降低，增加器件的發(fā)熱以及其它不期望的后果。
一種減小接觸電阻的方法是增加將要制造接觸的半導(dǎo)體器件區(qū)域的摻雜劑濃度。優(yōu)選用如砷，磷，硼及其類似的雜質(zhì)摻雜由硅或多晶硅層形成的半導(dǎo)體器件區(qū)域。然而，硅或多晶硅具有有限的雜質(zhì)溶解度，因?yàn)椴荒茉诔^硅或多晶硅的雜質(zhì)濃度溶解度限制下進(jìn)行摻雜，從而通過提高摻雜劑濃度降低接觸電阻的能力受到限制。而且，高雜質(zhì)濃度可能降低其它器件性能。
器件外形持續(xù)縮小，和對進(jìn)一步提高器件性能的期望，使得對允許進(jìn)一步降低接觸電阻的無源元件結(jié)構(gòu)及其制造方法，特別是對用于90nmCMOS電路的無源元件的需求不斷。

發(fā)明內(nèi)容
本發(fā)明的一方面涉及互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)電路，包括至少一個n型場效應(yīng)晶體管(nFET)，位于半導(dǎo)體襯底上；
至少一個p型場效應(yīng)晶體管(pFET)，位于所述半導(dǎo)體襯底上并且與所述至少一個nFET鄰近；以及至少一個無源元件，位于所述半導(dǎo)體襯底上并且與所述nFET和pFET鄰近，其中所述至少一個無源元件具有小于90歐姆微米的最終(end)電阻。
這里使用的術(shù)語“最終電阻”指下面的電阻部分的總和金屬接觸與硅化物界面電阻，寄生硅化物電阻，硅化物與硅/多晶硅界面電阻以及由電流擴(kuò)散引起的電阻。
在本發(fā)明的一個具體實(shí)施例中，所述至少一個無源元件包括一個或多個側(cè)壁隔離物并且具有從約10nm到約30nm的隔離物寬度，其與所述至少一個nFET的隔離物寬度相似，但是明顯窄于所述至少一個pFET的隔離物寬度(優(yōu)選從約40nm到約80nm的范圍)。
在本發(fā)明的另一個具體實(shí)施例中，所述至少一個無源元件基本上沒有預(yù)非晶注入(優(yōu)選包括但不限于鍺，硅和氙)，而所述至少一個nFET和所述至少一個pFET兩者都包括從約1×1013/cm2到約1×1016/cm2的劑量濃度的預(yù)非晶注入。
在本發(fā)明的優(yōu)選但不必須的實(shí)施例中，所述至少一個無源元件具有從約10nm到約30nm的隔離物寬度，并且同樣基本上沒有預(yù)非晶注入。
在本發(fā)明中的所述至少一個無源元件可以是通常用于形成模擬電路的任何合適的無源元件，其包括但不限于掩埋電阻器，電容器，二極管，電感器，衰減器，功率分配器和天線等。優(yōu)選，所述至少一個無源元件是位于半導(dǎo)體襯底中的具有硅電阻元件的掩埋電阻器，其長度由位于其上的多晶硅柵極疊層限定。
另一方面，本發(fā)明涉及用于形成CMOS電路的方法，包括在半導(dǎo)體襯底上鄰近但隔離的器件區(qū)域上形成至少一個n型場效應(yīng)晶體管(nFET)，至少一個p型場效應(yīng)晶體管(pFET)，和至少一個無源元件，其中所述至少一個無源元件具有小于90歐姆微米的最終電阻。
優(yōu)選，所述至少一個無源元件和所述至少一個nFET的每一個都包括一個或多個具有從約10nm到約30nm的隔離物寬度的側(cè)壁隔離物，而所述至少一個pFET具有一個或多個從約40nm到約80nm的隔離物寬度的側(cè)壁隔離物。這些側(cè)壁隔離物可以容易地通過如下工藝步驟形成在所述至少一個nFET，所述至少一個pFET和所述至少一個無源元件上形成第一絕緣層；在所述第一絕緣層上形成第二絕緣層，其中所述第一和第二絕緣層包括不同的絕緣材料；構(gòu)圖所述第二絕緣層以為所述至少一個nFET，所述至少一個pFET和所述至少一個無源元件形成外部側(cè)壁隔離物；形成構(gòu)圖掩膜以選擇保護(hù)所述至少一個pFET并且暴露所述至少一個nFET和所述至少一個無源元件；選擇除去所述至少一個nFET和所述至少一個無源元件的所述外部側(cè)壁隔離物，其中所述至少一個pFET的所述外部側(cè)壁隔離物由構(gòu)圖掩膜保護(hù)；除去構(gòu)圖掩膜；以及構(gòu)圖所述第一絕緣層以為所述至少一個nFET，所述至少一個pFET和所述至少一個無源元件形成內(nèi)部側(cè)壁隔離物，其中由所述外部側(cè)壁隔離物部分保護(hù)的所述至少一個pFET具有從約40nm到約80nm的隔離物寬度的內(nèi)部側(cè)壁隔離物，并且其中沒有由任何外部側(cè)壁隔離物保護(hù)的至少一個nFET和至少一個無源元件的每一個都具有從約10nm到約30nm的隔離物寬度的側(cè)壁隔離物。
優(yōu)選，使用從約1×1013/cm2到約1×1016/cm2的劑量濃度范圍的鍺，硅或氙注入進(jìn)行至少一個預(yù)非晶注入步驟以在所述至少一個nFET和所述至少一個pFET中制造非晶區(qū)域。在預(yù)非晶注入期間，由構(gòu)圖掩膜選擇保護(hù)所述至少一個無源元件以便無源元件基本上沒有預(yù)非晶注入。
本發(fā)明的其它方面，特點(diǎn)和優(yōu)點(diǎn)在隨后的公開和附加權(quán)利要求中將更加明顯。


圖1示出了包括外部氧化物側(cè)壁隔離物和內(nèi)部氮化物側(cè)壁隔離物并且具有從約40nm到約80nm的隔離物寬度(W1)的常規(guī)掩埋電阻器的局部截面圖。
圖2根據(jù)本發(fā)明的一個實(shí)施例，示出了包括內(nèi)部氮化物側(cè)壁隔離物而沒有外部氧化物側(cè)壁隔離物并且具有從約10nm到約30nm的隔離物寬度(W2)的掩埋電阻器的局部截面圖。
圖3-12示出了用于根據(jù)本發(fā)明的一個實(shí)施例形成包括掩埋電阻器的CMOS電路的工藝步驟，與用于形成包括常規(guī)掩埋電阻器的CMOS電路的常規(guī)工藝步驟作比較。
具體實(shí)施例方式
在隨后的描述中，為了提供本發(fā)明的全面了解，列出了許多具體細(xì)節(jié)，例如具體結(jié)構(gòu)，部件，材料，尺寸，工藝步驟和技術(shù)。然而，本領(lǐng)域的技術(shù)人員應(yīng)該明白，實(shí)踐本發(fā)明可以沒有這些具體細(xì)節(jié)。在另一實(shí)例中，為了避免模糊本發(fā)明，從細(xì)節(jié)上描述了公知的結(jié)構(gòu)或工藝步驟。
應(yīng)該明白，當(dāng)說一個元件如層，區(qū)域或襯底在另一個元件“上”或“上面”時，其可以直接在另一元件上或上面或者還可以存在中間元件。相反，當(dāng)說一個元件“直接在另一元件上”或“直接在另一元件上面”時，沒有中間元件存在。還應(yīng)該明白，當(dāng)說一個元件與另一個元件“連接”或“耦合”時，其可以指與另一個元件直接連接或耦合或者還可以存在中間元件。相反，當(dāng)說一個元件與另一個元件“直接連接”或“直接耦合”時，沒有中間元件存在。
本發(fā)明提供低接觸電阻無源元件，其典型地表現(xiàn)為小于90歐姆-微米的最終電阻并且可以用沒有或很少的附加工藝步驟容易地與CMOS電路結(jié)合。
在本發(fā)明中，通過形成明顯窄于常規(guī)無源元件中使用的側(cè)壁隔離物或通過選擇阻止無源元件的預(yù)非晶注入獲得無源元件的低接觸電阻。
圖1示出了常規(guī)掩埋電阻器1的局部截面圖。具體地，多晶硅元件12位于半導(dǎo)體襯底14上，在第一金屬接觸28和第二金屬接觸(未示出)之間。多晶硅元件12通過薄介質(zhì)層20和薄補(bǔ)償隔離物22與周圍電隔離。掩埋電阻器1的電阻元件位于半導(dǎo)體襯底14中并且具有由其上的多晶硅元件12的尺寸決定的長度。薄介質(zhì)層20和薄補(bǔ)償隔離物22可以包括任何合適的介質(zhì)材料，如氧化物，氮化物和氧氮化物。優(yōu)選，兩者都包括二氧化硅并且都具有從約1nm到約20nm的厚度。
沿多晶硅元件12的側(cè)壁提供內(nèi)部側(cè)壁隔離物24和外部側(cè)壁隔離物26。優(yōu)選，內(nèi)部側(cè)壁隔離物24由氮化硅形成，而外部側(cè)壁隔離物26由二氧化硅形成。對常規(guī)掩埋電阻器1，內(nèi)部和外部側(cè)壁隔離物24和26限定的隔離物寬度(W1)范圍從約40nm到約80nm。
另外，在半導(dǎo)體襯底14中提供延伸注入?yún)^(qū)域18和表面金屬硅化物層16以減小常規(guī)掩埋電阻器1的接觸電阻。具體地，延伸注入?yún)^(qū)域18位于第一和第二側(cè)壁隔離物24和26的下面，而表面金屬硅化物層16位于金屬接觸28下面。
如圖1示出的常規(guī)掩埋電阻器1典型地具有從約90歐姆微米或更大的最終電阻范圍。
為了進(jìn)一步減小常規(guī)掩埋電阻器的最終電阻到小于90歐姆微米，本發(fā)明旨在用具有從約10nm到約30nm的隔離物寬度的單個、較窄側(cè)壁隔離物替代寬內(nèi)部和外部側(cè)壁隔離物。
圖2示出了根據(jù)本發(fā)明的一個實(shí)施例包括較窄側(cè)壁隔離物的代表性掩埋電阻器2。具體地，掩埋電阻器2包括與常規(guī)掩埋電阻器1基本相同的部件，除了在常規(guī)掩埋電阻器1中寬內(nèi)部側(cè)壁隔離物24和外部側(cè)壁隔離物26由具有從約10nm到約30nm范圍的隔離物寬度(W2)的單個、較窄側(cè)壁隔離物24’替代。與常規(guī)掩埋電阻器1相比，較窄側(cè)壁隔離物24’明顯減小了掩埋電阻器2的接觸電阻約36歐姆微米。
如上所述，掩埋電阻器的接觸電阻可以通過阻止掩埋電阻器的預(yù)非晶注入進(jìn)一步減小，預(yù)非晶注入通常使用鍺、硅或氙注入以非晶化半導(dǎo)體襯底14，以便在隨后的暈圈和延伸注入期間減小溝道化(channeling)。非晶化的破壞可以導(dǎo)致在掩埋電阻器中接觸電阻的升高。因此，通過阻止掩埋電阻器的預(yù)非晶注入，本發(fā)明可以進(jìn)一步減小在這樣的掩埋電阻器中的接觸電阻(至少約18歐姆微米)。
圖3-12示出了根據(jù)本發(fā)明的一個實(shí)施例用于形成與CMOS電路結(jié)合的示例性掩埋電阻器的示例性工藝步驟。在半導(dǎo)體襯底上與nFET和pFET并排形成示例性掩埋電阻器，并且其具有較窄的側(cè)壁隔離物并且基本上沒有預(yù)非晶注入。為了比較，圖3-12還示出了某些通常用于形成包括寬側(cè)壁隔離物和預(yù)非晶注入的掩埋電阻器的常規(guī)工藝步驟。
注意，在沒有按比例畫出的這些圖中，類似的和/或?qū)?yīng)的元件用類似的標(biāo)號。還應(yīng)該注意，在圖中，在半導(dǎo)體襯底上僅示出了一個nFET，一個pFET和一個掩埋電阻器。雖然示出了這樣的實(shí)施例，但是本發(fā)明沒有限制形成nFET，pFET，掩埋電阻器和其它無源部件的任何具體數(shù)目。
首先參考圖3，其示出了包括互相鄰近并且通過淺溝槽隔離區(qū)域34互相隔離的至少三個器件區(qū)域。至少三個器件區(qū)域包括，但不僅限于用n型摻雜劑核素?fù)诫s的pFET器件區(qū)域32A，用p型摻雜劑核素?fù)诫s的nFET器件區(qū)域32B，以及同樣用N+摻雜劑摻雜的無源元件(PE)器件區(qū)域32C。在PE器件區(qū)域32C中的N+摻雜劑的功能是設(shè)定在其上形成無源元件的表面電阻。
半導(dǎo)體襯底32可以包括任何半導(dǎo)體材料，包括但不僅限于Si，SiC，SiGe，SiGeC，Ge合金，GaAs，InAs，InP，其它III-V或Ⅱ-VI化合物半導(dǎo)體，或有機(jī)半導(dǎo)體結(jié)構(gòu)。在本發(fā)明的一些實(shí)施例中，優(yōu)選半導(dǎo)體襯底32由含硅半導(dǎo)體材料即包括硅的半導(dǎo)體材料構(gòu)成。半導(dǎo)體襯底32可以包括體半導(dǎo)體結(jié)構(gòu)，如Si/SiGe的層狀半導(dǎo)體結(jié)構(gòu)或絕緣體上半導(dǎo)體結(jié)構(gòu)。優(yōu)選，半導(dǎo)體襯底32是包括半導(dǎo)體層32，掩埋絕緣層(未示出)和半導(dǎo)體基層(未示出)的絕緣體上半導(dǎo)體(SOI)襯底，并且掩埋絕緣層(未示出)可以包括結(jié)晶或非晶氧化物或氮化物。
另外，半導(dǎo)體襯底32可以在32A，32B和32C中包括摻雜，未摻雜或者包括摻雜和未摻雜器件區(qū)域。摻雜器件區(qū)域典型地稱為“阱”。通常在半導(dǎo)體襯底32中形成隔離區(qū)域34以提供用于在其上形成nFET，pFET和無源元件(PE)的摻雜器件區(qū)域32A，32B和32C之間的隔離。隔離區(qū)域34可以是溝槽隔離區(qū)域或場氧化物隔離區(qū)域。利用本領(lǐng)域的技術(shù)人員公知的常規(guī)溝槽隔離工藝形成溝槽隔離區(qū)域。例如，光刻，蝕刻并用溝槽介質(zhì)填充溝槽可以用于形成溝槽隔離區(qū)域?？蛇x地，可以在填充溝槽前在溝槽中形成襯里，可以在填充溝槽后執(zhí)行密化步驟并且在填充溝槽后進(jìn)行平面化工藝?？梢岳媒凶鼍植抗柩趸に囆纬蓤鲅趸铩?br> 在半導(dǎo)體襯底32上的pFET器件區(qū)域32A上形成包括用薄介質(zhì)膜44包封的柵極導(dǎo)體42的第一構(gòu)圖柵極疊層。在nFET器件區(qū)域32B上形成包括用薄介質(zhì)膜54包封的柵極導(dǎo)體52的第二構(gòu)圖柵極疊層。在PE器件區(qū)域32C上形成包括用薄介質(zhì)膜64包封的多晶硅層62的第三構(gòu)圖柵極疊層。第一和第二柵極疊層限定nFET和pFET的柵極電極，而第三柵極疊層限定在下面的設(shè)計(jì)區(qū)域中的掩埋電阻器的電阻元件的長度。雖然如金屬，金屬合金，金屬硅化物或金屬氮化物的其它導(dǎo)體材料也可以用于形成這樣的柵極導(dǎo)體42和52，但是nFET和pFET的柵極導(dǎo)體42和52優(yōu)選包括摻雜多晶硅。掩埋電阻器的多晶硅層62不需要摻雜，因?yàn)榇藢觾H用作限定掩埋電阻器的電阻元件的長度和防止在掩埋電阻器的主體上形成接觸硅化物。通常暴露每個構(gòu)圖柵極疊層的上表面，如圖3所示。
包封柵極導(dǎo)體42和52以及多晶硅層62的薄介質(zhì)膜44，54和64優(yōu)選包括任何合適的介質(zhì)材料，包括但不限于氧化物，氮化物和氧氮化物。在一個實(shí)施例中，優(yōu)選薄介質(zhì)膜44，54和64由高介電常數(shù)氧化物材料構(gòu)成，如，SiO2，HfO2，ZrO2，Al2O3，TiO2，La2O3，SrTiO3，LaAlO3及其組合。
薄介質(zhì)膜44，54和64每一個都包括(1)柵極介質(zhì)層，位于各自的柵極導(dǎo)體(或?qū)ρ诼耠娮杵鞯亩嗑Ч鑼?和下面的半導(dǎo)體襯底32之間，以及(2)沿各自的柵極導(dǎo)體(或?qū)ρ诼耠娮杵鞯亩嗑Ч鑼?的側(cè)壁形成的補(bǔ)償隔離物?？梢酝ㄟ^如氧化，氮化或氧氮化的熱生長工藝形成柵極介質(zhì)層?？蛇x地，可以通過如化學(xué)氣相沉積(CVD)，等離子體輔助CVD，原子層沉積(ALD)，蒸發(fā)，反應(yīng)濺射，化學(xué)溶液沉積或其它類似沉積工藝的沉積工藝形成柵極介質(zhì)層?？梢酝ㄟ^一個或多個公知的工藝步驟容易地形成補(bǔ)償隔離物，如柵極側(cè)壁氧化，以及補(bǔ)償隔離物沉積和蝕刻。
薄介質(zhì)膜44，54和64的物理厚度可變，但是優(yōu)選，它們的每一個具有從約0.5到約10nm的厚度，更優(yōu)選具有約0.5到約3nm的厚度。
下一步，在整個結(jié)構(gòu)上進(jìn)行覆蓋預(yù)非晶注入(PAI)步驟(由圖4A和4B中的箭頭指示)。PAI步驟優(yōu)選引入鍺，硅或氙雜質(zhì)(未示出)以非晶化半導(dǎo)體襯底32以減小隨后形成的暈圈和延伸注入(未示出)的溝道化。優(yōu)選，但是不必須，在約15KeV的能量水平和從約1×1013/cm2到約1×1016/cm2的劑量濃度，更優(yōu)選在約3×1014/cm2的劑量濃度下進(jìn)行覆蓋PAI步驟。
在常規(guī)工藝中，pFET器件區(qū)域32A，nFET器件區(qū)域32B，以及PE器件區(qū)域32C都暴露于PAI步驟，如在圖4A中所示。結(jié)果，通過常規(guī)工藝形成pFET器件區(qū)域32A，nFET器件區(qū)域32B，以及PE器件區(qū)域32C，它們都包括如鍺，硅或氙(未示出)的預(yù)非晶雜質(zhì)，典型地在從約1×1013/cm2到約1×1016/cm2，更優(yōu)選在約3×1014/cm2的劑量濃度范圍內(nèi)。然而，在本發(fā)明的工藝步驟中，PE器件區(qū)域32C在覆蓋PAI步驟期間被構(gòu)圖掩膜70保護(hù)，如在圖4B中所示。相對地，通過本發(fā)明形成的PE器件區(qū)域32C基本沒有預(yù)非晶注入。
下一步，從PE器件區(qū)域32C除去構(gòu)圖掩膜70，并且在pFET器件區(qū)域32A上形成新構(gòu)圖掩膜72，如圖5所示。新構(gòu)圖掩膜72用于延伸注入步驟以在nFET器件區(qū)域32B和PE器件區(qū)域32C中形成延伸注入56和66。優(yōu)選，延伸注入56和66包括一個或多個選自砷，磷和銻等的n型摻雜劑核素，并且它們以約2KeV的能量和從約1×1014/cm2到約1×1016/cm2的劑量濃度，更優(yōu)選約3×1015/cm2劑量濃度引入。另外，可以進(jìn)行可選暈圈注入步驟以在nFET器件區(qū)域32B和PE器件區(qū)域32C中形成暈圈注入(未示出)。暈圈注入(未示出)優(yōu)選包括一種或多種選自硼，鋁，鎵和銦的p型摻雜劑核素，并且它們以約10KeV的能量水平和從約1×1012/cm2到約1×1015/cm2的劑量濃度，更優(yōu)選約8×1013/cm2劑量濃度引入。
隨后，從pFET器件區(qū)域32A除去構(gòu)圖掩膜72，并且在nFET器件區(qū)域32B和PE器件區(qū)域32C上形成另一構(gòu)圖掩膜74，如圖6中所示。構(gòu)圖掩膜74用于另一個延伸注入步驟中以在pFET器件區(qū)域32A中形成延伸注入46。另外，可以進(jìn)行可選暈圈注入步驟以在pFET器件區(qū)域32A中形成暈圈注入(未示出)。
注意，圖5和6示出的工藝步驟可以以任何次序進(jìn)行，即或者nFET/PE延伸/暈圈注入56和66在pFET延伸/暈圈注入46之前或者pFET延伸/暈圈注入46在nFET/PE延伸/暈圈注入56和66之前。
在延伸/暈圈注入后，在整個結(jié)構(gòu)上形成第一絕緣層76和具有與第一絕緣層76不同組分的第二絕緣層78，如圖7中所示。第一和第二絕緣層76和78可以包括任何合適的絕緣材料，包括但不限于氧化物，氮化物和氧氮化物。優(yōu)選，但不必須，第一絕緣層76包括氮化物，第二絕緣層78包括氧化物。
隨后構(gòu)圖第二絕緣層78以為pFET，nFET和掩埋電阻器形成外部側(cè)壁隔離物47，57和67。優(yōu)選，通過蝕刻掉部分第二絕緣層78的方向性干蝕刻步驟構(gòu)圖第二絕緣層78。在本發(fā)明中可以使用合適的干蝕刻工藝形成外部側(cè)壁隔離物47，57和67，這些工藝包括但不限于反應(yīng)離子蝕刻(RIE)，離子束蝕刻，等離子體蝕刻或激光燒蝕。
在常規(guī)工藝中，隨后用構(gòu)圖掩膜80覆蓋pFET器件區(qū)域32A和PE器件區(qū)域32C，然后進(jìn)行蝕刻步驟以從nFET選擇除去外部側(cè)壁隔離物57，如圖9A中所示。作為結(jié)果，pFET和掩埋電阻器包括外部側(cè)壁隔離物，而nFET不包括。然而，在本發(fā)明的工藝中，在蝕刻步驟期間，構(gòu)圖掩膜80僅覆蓋pFET器件區(qū)域32A，而從nFET和掩埋電阻器兩者上選擇除去外部側(cè)壁隔離物57和67，如圖9B所示。必然地，pFET包括外部側(cè)壁隔離物而nFET和掩埋電阻器不包括。
在蝕刻步驟之后，從各自的元件除去掩膜80，并且進(jìn)行另外的干蝕刻步驟以構(gòu)圖第一絕緣層76。在本發(fā)明中可以使用任何合適的干蝕刻工藝構(gòu)圖第一絕緣層76，這些工藝包括但不限于反應(yīng)離子蝕刻(RIE)，離子束蝕刻，等離子體蝕刻或激光燒蝕。優(yōu)選，用RIE構(gòu)圖第一絕緣層76。
在常規(guī)工藝中，在另外的干蝕刻步驟期間用外部側(cè)壁隔離物47和67部分地保護(hù)位于pFET器件區(qū)域32A上的第一絕緣層76和PE器件區(qū)域32C，以便為pFET和掩埋電阻器形成較寬內(nèi)部側(cè)壁隔離物48和68，而為nFET形成較窄側(cè)壁隔離物58，如圖10A中所示。然而，在本發(fā)明的工藝中，在另外的干蝕刻步驟期間用pFET器件區(qū)域32A中的外部側(cè)壁隔離物47部分地保護(hù)第一絕緣層76。作為結(jié)果，為pFET形成較寬內(nèi)部側(cè)壁隔離物48，而為nFET和掩埋電阻器形成較窄側(cè)壁隔離物58和68’，如圖10B中所示。
可以在整個結(jié)構(gòu)上進(jìn)行另一個覆蓋PAI步驟以引入另外的預(yù)非晶注入。如以上描述的，在常規(guī)工藝中掩埋電阻器暴露于PAI，如圖11A中所示，但是在本發(fā)明的工藝中，其通過構(gòu)圖掩膜82保護(hù)不受PAI，如圖11B中所示。
隨后，可以進(jìn)行公知的CMOS工藝步驟以形成(1)pFET和nFET的源極和漏極區(qū)域41和51，(2)pFET，nFET和掩埋電阻器的源極/漏極金屬硅化物層43，53和63，以及(3)pFET，nFET和掩埋電阻器的金屬接觸45，55和65，如在圖12A和12B中所示。用于制造這些部件的工藝技術(shù)上已公知，因此這里不再從細(xì)節(jié)上描述。
根據(jù)如上描述的本發(fā)明形成的掩埋電阻器與常規(guī)掩埋電阻器相比顯著降低了接觸電阻。更重要的是，本發(fā)明的掩埋電阻器可以不用或用很少的附加工藝步驟容易地與標(biāo)準(zhǔn)的CMOS制造工藝集成。
雖然主要根據(jù)掩埋電阻器提供了上面的描述，但是僅用于示范和說明目的，本發(fā)明不限于掩埋電阻器，而是廣泛地應(yīng)用于其它無源元件，典型地用于在CMOS器件中形成模擬電路如電容器，二極管，電感器，衰減器，功率分配器和天線，本領(lǐng)域的普通技術(shù)人員可以根據(jù)這里描述的原則容易地決定進(jìn)行或不進(jìn)行修正和改變。本領(lǐng)域的技術(shù)人員已公知，如這里上面提到的各種無源元件可以使用常規(guī)CMOS工藝技術(shù)容易地制備，因此這里不再提供有關(guān)它們的制備的細(xì)節(jié)。
雖然圖1-12根據(jù)本發(fā)明的具體實(shí)施例示意性地說明了示例性無源元件及其制造工藝步驟，但是應(yīng)該明白本領(lǐng)域的普通技術(shù)人員可以容易地修正這里示出的結(jié)構(gòu)和工藝步驟，用于適應(yīng)具體的應(yīng)用要求，這與上面的描述一致。因此應(yīng)該認(rèn)識到本發(fā)明沒有限于以上示出的具體實(shí)施例，而是進(jìn)一步延伸到任何其它修正，改變，應(yīng)用和實(shí)施例的使用中，并且因此所有其它修正，改變，應(yīng)用和實(shí)施例都被認(rèn)為在本發(fā)明的精神和范圍內(nèi)。
權(quán)利要求
1.一種互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)電路，包括至少一個n型場效應(yīng)晶體管(nFET)，位于半導(dǎo)體襯底上；至少一個p型場效應(yīng)晶體管(pFET)，位于所述半導(dǎo)體襯底上并且與所述nFET鄰近；以及至少一個無源元件，位于所述半導(dǎo)體襯底上并且與所述nFET和pFET鄰近，其中所述至少一個無源元件具有小于90歐姆微米的最終電阻。
2.根據(jù)權(quán)利要求1的CMOS電路，其中所述至少一個無源元件包括一個或多個側(cè)壁隔離物并且具有從約10nm到約30nm的隔離物寬度。
3.根據(jù)權(quán)利要求2的CMOS電路，其中所述至少一個nFET和所述至少一個pFET都包括一個或多個側(cè)壁隔離物，其中所述至少一個nFET具有基本上與所述至少一個無源元件相同的隔離物寬度，并且其中所述至少一個pFET具有從約40nm到約80nm的隔離物寬度。
4.根據(jù)權(quán)利要求1的CMOS電路，其中所述至少一個無源元件基本上沒有預(yù)非晶注入。
5.根據(jù)權(quán)利要求4的CMOS電路，其中所述至少一個nFET和所述至少一個pFET都包括從約1×1013/cm2到約1×1016/cm2的劑量濃度的預(yù)非晶注入。
6.根據(jù)權(quán)利要求1的CMOS電路，其中所述至少一個無源元件包括一個或多個側(cè)壁隔離物并且具有從約10nm到約30nm的隔離物寬度，并且其中所述至少一個無源元件基本上沒有預(yù)非晶注入。
7.根據(jù)權(quán)利要求1的CMOS電路，其中所述至少一個無源元件包括從約1×1014/cm2到約1×1016/cm2的劑量濃度的延伸注入，并且其中所述延伸注入選自砷，磷和銻。
8.根據(jù)權(quán)利要求7的CMOS電路，其中所述至少一個無源元件還包括從約1×1012/cm2到約1×1015/cm2的劑量濃度的暈圈注入，并且其中所述暈圈注入選自硼，鋁，鎵和銦。
9.根據(jù)權(quán)利要求1的CMOS電路，其中所述至少一個無源元件選自掩埋電阻器，電容器，二極管，電感器，衰減器，功率分配器和天線。
10.根據(jù)權(quán)利要求1的CMOS電路，其中所述至少一個無源元件是包括在所述半導(dǎo)體襯底中的硅電阻元件的掩埋電阻器。
11.一種用于形成CMOS電路的方法，包括如下步驟在半導(dǎo)體襯底上鄰近但隔離的器件區(qū)域上形成至少一個n型場效應(yīng)晶體管(nFET)，至少一個p型場效應(yīng)晶體管(pFET)，和至少一個無源元件，其中所述至少一個無源元件具有小于90歐姆微米的最終電阻。
12.根據(jù)權(quán)利要求11的方法，其中所述至少一個nFET，所述至少一個pFET和所述至少一個無源元件的每一個都包括一個或多個側(cè)壁隔離物，其中所述至少一個nFET和所述至少一個無源元件都具有從約10nm到約30nm的隔離物寬度，并且其中所述至少一個pFET具有從約40nm到約80nm的隔離物寬度。
13.根據(jù)權(quán)利要求12的方法，其中所述至少一個nFET，所述至少一個pFET和所述至少一個無源元件的所述一個或多個側(cè)壁隔離物通過如下步驟形成在所述至少一個nFET，所述至少一個pFET和所述至少一個無源元件上形成第一絕緣層；在所述第一絕緣層上形成第二絕緣層，其中所述第一和第二絕緣層包括不同的絕緣材料；構(gòu)圖所述第二絕緣層以為所述至少一個nFET，所述至少一個pFET和所述至少一個無源元件形成外部側(cè)壁隔離物；形成構(gòu)圖掩膜以選擇保護(hù)所述至少一個pFET并且暴露所述至少一個nFET和所述至少一個無源元件；選擇除去所述至少一個nFET和所述至少一個無源元件的所述外部側(cè)壁隔離物，其中所述至少一個pFET的所述外部側(cè)壁隔離物由構(gòu)圖掩膜保護(hù)；除去構(gòu)圖掩膜；以及構(gòu)圖所述第一絕緣層以為所述至少一個nFET，所述至少一個pFET和所述至少一個無源元件形成另外的側(cè)壁隔離物，其中由所述外部側(cè)壁隔離物部分地保護(hù)的所述至少一個pFET具有隔離物寬度從約40nm到約80nm的內(nèi)部側(cè)壁隔離物，并且其中沒有由任何外部側(cè)壁隔離物保護(hù)的所述至少一個nFET和所述至少一個無源元件的每一個都具有隔離物寬度從約10nm到約30nm的側(cè)壁隔離物。
14.根據(jù)權(quán)利要求11的方法，其中所述至少一個無源元件基本上沒有預(yù)非晶注入，并且其中所述至少一個nFET和所述至少一個pFET都包括從約1×1013/cm2到約1×1016/cm2的劑量濃度的預(yù)非晶注入。
15.根據(jù)權(quán)利要求14的方法，其中在所述至少一個nFET和所述至少一個pFET中通過至少一個預(yù)非晶注入步驟形成預(yù)非晶注入，在此期間構(gòu)圖掩膜選擇保護(hù)所述至少一個無源元件。
16.根據(jù)權(quán)利要求11的方法，其中所述至少一個無源元件包括一個或多個側(cè)壁隔離物并且具有從約10nm到約30nm的隔離物寬度，并且其中所述至少一個無源元件基本上沒有預(yù)非晶注入。
17.根據(jù)權(quán)利要求11的方法，還包括延伸注入步驟，在此期間在所述至少一個無源元件中形成從約1×1014/cm2到約1×1016/cm2的劑量濃度的延伸注入，其中所述延伸注入選自砷，磷和銻。
18.根據(jù)權(quán)利要求17的方法，還包括暈圈注入步驟，在此期間在所述至少一個無源元件中形成從約1×1012/cm2到約1×1015/cm2的劑量濃度的暈圈摻雜劑注入，其中所述暈圈注入選自硼，鋁，鎵和銦。
19.根據(jù)權(quán)利要求11的方法，其中所述至少一個無源元件選自掩埋電阻器，電容器，二極管，電感器，衰減器，功率分配器和天線。
20.根據(jù)權(quán)利要求11的方法，其中所述至少一個無源元件是包括位于所述半導(dǎo)體襯底中的硅電阻元件的掩埋電阻器。
全文摘要
本發(fā)明涉及互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)電路，以及形成這樣的CMOS電路的方法。更具體地說，本發(fā)明涉及包括如掩埋電阻器，電容器，二極管，電感器，衰減器，功率分配器和天線等的無源元件的CMOS電路，其具有小于90歐姆微米的最終接觸電阻?？梢酝ㄟ^將無源元件的隔離物寬度減小到從約10nm到約30nm的范圍或者通過在預(yù)非晶注入步驟期間掩蔽無源元件以便無源元件基本上沒有預(yù)非晶注入，獲得這樣的低最終電阻。
文檔編號H01L21/8238GK1976034SQ20061013924
公開日2007年6月6日 申請日期2006年9月20日 優(yōu)先權(quán)日2005年11月28日
發(fā)明者C·D·謝勞, A·C·波諾特, K·P·穆勒, W·勞施 申請人:國際商業(yè)機(jī)器公司