專利名稱：具有低k介質(zhì)埋層的SOI結(jié)構(gòu)及其功率器件的制作方法
技術(shù)領(lǐng)域：
具有低介電系數(shù)介質(zhì)埋層的SOI功率器件結(jié)構(gòu)及功率器件，屬于半導(dǎo)體功率器件技術(shù)領(lǐng)域，它特別涉及SOI(Semiconductor On Insulator)功率器件耐壓技術(shù)領(lǐng)域。
背景技術(shù)：
具有SOI(Silicon on Insulator)結(jié)構(gòu)的功率器件(簡(jiǎn)稱SOI功率器件)具有更高的工作速度、更好的絕緣性能、更強(qiáng)的抗輻射能力以及無(wú)可控硅自鎖效應(yīng)，因此SOI功率器件在VLSI領(lǐng)域的應(yīng)用得到廣泛關(guān)注。SOI功率器件的擊穿電壓取決于橫向擊穿電壓和縱向擊穿電壓的較低者。SOI功率器件的橫向耐壓設(shè)計(jì)沿用成熟的Si基器件橫向耐壓設(shè)計(jì)的原理和技術(shù)，但由于結(jié)構(gòu)和工藝的限制，如何提高器件的縱向耐壓，成為SOI橫向功率器件研究中的一個(gè)難點(diǎn)。
典型的常規(guī)n型SOI LDMOSFET的結(jié)構(gòu)如圖1所示，由襯底半導(dǎo)體層1，介質(zhì)埋層2，n型有源半導(dǎo)體層(S層)3，介質(zhì)隔離區(qū)4，柵氧化層5，柵電極6，p型溝道區(qū)7，n+源區(qū)8，n+漏區(qū)9，漏電極10，源電極11組成。漏端下縱向電場(chǎng)分布如圖2所示，常規(guī)SOI結(jié)構(gòu)的縱向擊穿電壓主要由S層和I層承擔(dān)，根據(jù)高斯定理，縱向擊穿時(shí)的絕緣層電場(chǎng)為Ei＝εsEC.s/εi≈3EC.s，其中，EC.s是S層(Semiconductor層)的臨界擊穿電場(chǎng)，εs和εi分別是S層和I層(Insulator層)的介電常數(shù)，從而縱向耐壓為VB0＝EC.s(0.5ts+3ti) (1)其中ti和ts分別是I層和S層的厚度。可見，I層電場(chǎng)受S層擊穿電場(chǎng)的限制，縱向耐壓隨S層厚度和I層厚度的增加而提高，且同樣厚度的I層耐壓為S層的6倍，但受器件結(jié)構(gòu)和工藝的限制，S層和I層都不能太厚。這是因?yàn)镾層太厚，將為介質(zhì)隔離帶來困難；I層太厚，不僅工藝實(shí)施難度大，而且不利于器件散熱。這方面的內(nèi)容可見參考文獻(xiàn)F.Udrea，D.Garner，K.Sheng，A.Popescu，H.T.Lim and W.I.Milne，“SOI power devices”，Electronics &Communication Engineering Journal，pp27-40(2000)；或，Warmerdan I.and Punt，W.，“High-voltage SOI for single-chip power”，Eur.Semicond.，June 1999，pp19-20(1999)。
為了提高SOI器件縱向耐壓，學(xué)者們提出了一系列器件結(jié)構(gòu)。如美國(guó)專利YasuhiroUemoto，Katsushige Yamashlta，Takashi Miura，United states Patent，6,531738，Mar.11，2003，如圖3所示，在氧化層2和頂層硅3之間插入一層p+耐壓層12，使得漂移區(qū)耗盡而p+層不完全耗盡，且源端下的p+層耗盡區(qū)比漏端下的p+層耗盡區(qū)寬，這有利于頂層硅的耗盡層在漂移區(qū)均勻的擴(kuò)展，從而提高器件耐壓。這種器件結(jié)構(gòu)可將擊穿電壓從常規(guī)結(jié)構(gòu)的200V提高到400V。文獻(xiàn)N.Yasuhara，A.Nakagawa and K.Furukawa，“SOI device structures implementing650V high voltage output devices on VLSIs”，IEDM Tech.Dig.，pp141～144，(1991)則是在氧化層2和頂層硅3之間插入一層n+耐壓層13，如圖4所示，n+層在增強(qiáng)埋氧層電場(chǎng)強(qiáng)度的同時(shí)屏蔽了埋氧層高電場(chǎng)對(duì)Si有源層的影響，從而避免器件過早在Si/SiO2界面的Si側(cè)擊穿，在ts＝20μm，ti＝3μm的情況下得到了650V的耐壓。文獻(xiàn)Kim I J，MatSumoto S，Sakai T，et al.Breakdown voltage improvement for thin-film SOI power MOSFET’s by a buried oxide stepstructure.IEEE Electron device letter，1994，15(5)148引入埋氧層階梯結(jié)構(gòu)(Buried Oxide StepStructure，BOSS)，如圖5所示，該結(jié)構(gòu)一方面降低了漏端Si/埋氧層界面Si側(cè)電場(chǎng)，另一方面優(yōu)化了器件的表面電場(chǎng)，從而提高了器件耐壓。雖然文獻(xiàn)“Jeon B C.，Kin D.Y.，Lee Y S，et al.Buried air gap Structure for improving the breakdown voltage of SOI power MOSFET’s.PowerElectronics and Motion Control Conference，2000.Proceedings.PIEMC 2000.15-18 Aug.2000，Vol.31061-1063”提出了埋空隙SOI結(jié)構(gòu)，如圖6所示，但其用意在于改善表面電場(chǎng)，且空氣的臨界擊穿電場(chǎng)僅為2.5～3.5V/um，不能提高縱向耐壓。
迄今為止，SOI功率器件結(jié)構(gòu)無(wú)一例外采用傳統(tǒng)介質(zhì)SiO2作為埋層。根據(jù)高斯定理，通過降低SOI埋層的介電系數(shù)而增強(qiáng)埋層縱向電場(chǎng)是提高器件縱向耐壓的一條新的思路。低k(介電系數(shù))材料具備低泄漏電流、高附著力、高硬度、低吸水性、高穩(wěn)定等性能，可望作為SOI材料的埋層，能在較薄的I層下獲得較高的擊穿電壓。近年來，隨著超大規(guī)模集成電路中集成度的提高和延遲時(shí)間進(jìn)一步減小，低k介質(zhì)受到廣泛關(guān)注，但目前均用于多層金屬布線之間的絕緣以解決高速、低功耗等諸多問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提出具有低k介質(zhì)埋層的SOI結(jié)構(gòu)及功率器件，其低k介質(zhì)的介電系數(shù)k在1-3.9之間，通過低k提高埋層縱向電場(chǎng)，突破慣用SiO2埋層電場(chǎng)為Si的3倍關(guān)系。對(duì)于可變低k介質(zhì)埋層SOI結(jié)構(gòu)，變k介質(zhì)埋層對(duì)橫向電場(chǎng)的調(diào)制作用使器件橫向耐壓提高。同時(shí)，埋層的低介電系數(shù)使漂移區(qū)-襯底間電容降低，因而該結(jié)構(gòu)不僅能提高器件的耐壓，還可提高器件的開關(guān)速度。
本發(fā)明詳細(xì)技術(shù)方案如下
具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)，如圖7所示，包括襯底層1、埋層，即介質(zhì)層2、介質(zhì)隔離區(qū)4、有源層，即S層3，其特征是，所述介質(zhì)層2由介質(zhì)層15和介質(zhì)層16兩部分組成，介質(zhì)層2一側(cè)與襯底1相連，另一側(cè)與有源層3相連；所述介質(zhì)層2兩端與介質(zhì)隔離區(qū)4相連；所述介質(zhì)層15的介電系數(shù)在1-3.9之間。
具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)，如圖7所示，其中，介質(zhì)層2中所述介質(zhì)層15和介質(zhì)層16可采用兩種不同的介質(zhì)材料，其中，介質(zhì)層15為低k介質(zhì)材料，介質(zhì)層16可為低k介質(zhì)材料，也可為SiO2或高k介質(zhì)材料，如Si3N4；這樣的SOI器件結(jié)構(gòu)稱為可變低k介質(zhì)層SOI(Variable Low k dielectric layer，VLk SOI)功率器件結(jié)構(gòu)。若介質(zhì)層16為熱導(dǎo)率高的氮化硅，則此結(jié)構(gòu)不僅可以提高耐壓，而且有利于散熱。
具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)，如圖7所示，其中，介質(zhì)層2中所述介質(zhì)層15和介質(zhì)層16的相對(duì)長(zhǎng)度可以改變。
具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)，如圖8所示，其中，介質(zhì)層2中所述介質(zhì)層15和介質(zhì)層16可以采用同一種低k介質(zhì)；這樣的SOI器件結(jié)構(gòu)稱為低k介質(zhì)層SOI(Low kdielectric layer，Lk SOI)功率器件結(jié)構(gòu)。
具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)，如圖9所示，其中，介質(zhì)層2中所述介質(zhì)層15和介質(zhì)層16可以僅位于電場(chǎng)強(qiáng)度高的漂移區(qū)和電極端下方，形成部分隔離SOI結(jié)構(gòu)；這樣的SOI器件結(jié)構(gòu)可稱為可變低k介質(zhì)層PSOI(Variable Low k dielectric layer Partial SOI，VLk PSOI)功率器件結(jié)構(gòu)。
具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)，如圖10所示，其中，介質(zhì)層2中所述介質(zhì)層15和介質(zhì)層16可以采用同一種低k介質(zhì)，且僅位于電場(chǎng)強(qiáng)度高的電極端和漂移區(qū)下方；這樣的SOI器件結(jié)構(gòu)可稱為低k介質(zhì)層PSOI(Low k dielectric layer Partial SOI，Lk PSOI)功率器件結(jié)構(gòu)。
具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)，其中，組成介質(zhì)層2的低k介質(zhì)材料可以是無(wú)機(jī)低k材料，也可以是摻氟低k材料，還可以是納米低k材料。比如很多材料摻氟后k值顯著降低，且k值隨氟在材料中比例的變化而變化，如常用的低k材料SiOF保留了較多SiO2的性質(zhì)，與已有的SiO2工藝能很好地兼容，k在2.8～3.7之內(nèi)，臨界擊穿電場(chǎng)9.2～10.1MV/cm。氟的加入使抗?jié)裥阅懿睿梢圆捎脤?duì)SiOF薄膜摻碳的方法加以改進(jìn)。制備摻碳的SiOF薄膜有兩種方法，其一是用CF4直接注入已制備好的SiO2薄膜而得到，其二是直接以SiH4/O2/CF4/CH4或CH4/FTES/O2混合氣體產(chǎn)生等離子體淀積形成摻碳的SiOF薄膜，該薄膜的抗?jié)裥燥@著改善，k在2.5～2.8之內(nèi)，同時(shí)也表現(xiàn)出較好的熱穩(wěn)定性。SiCFO薄膜表現(xiàn)出較好的抗?jié)裥?，k值在1.3～2.0之內(nèi)。第二代(超)低k材料SiCOH薄膜k值可由先前的2.4降至2.1，且可進(jìn)一步降低k值至1.95，成為超低k材料。對(duì)于本發(fā)明的VLk PSOI結(jié)構(gòu)，低k介質(zhì)可以采用較為成熟的摻碳的SiOF薄膜，其工藝與SiO2工藝兼容。
具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)，其中，構(gòu)成S層3的材料可以是硅、碳化硅、砷化鎵或鍺硅等，其導(dǎo)電類型可以是n型或p型。
具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)的功率器件，包括通常功率器件的所有結(jié)構(gòu)組成部分，其特征是，它還具有本發(fā)明所述的低k介質(zhì)埋層的SOI結(jié)構(gòu)，即可變低k介質(zhì)層SOI(VLkSOI)、低k介質(zhì)層SOI(Lk SOI)、可變低k介質(zhì)層PSOI(VLk PSOI)以及低k介質(zhì)層PSOI(Low kdielectric layer Partial SOI，Lk PSOI)。這樣的功率器件包括VLk SOI LDMOS器件(如圖7所示)、Lk SOI LDMOS器件(如圖8所示)、VLk PSOI LDMOS器件(如圖9所示)、Lk PSOILDMOS器件(如圖10所示)，VLk SOI IGBT、Lk SOI IGBT、VLk PSOI IGBT、Lk PSOI IGBT，VLk SOI PN結(jié)二極管、Lk SOI PN結(jié)二極管、VLk PSOI PN結(jié)二極管、Lk PSOI PN結(jié)二極管，VLk SOI橫向晶閘管、Lk SOI橫向晶閘管、VLk PSOI橫向晶閘管、Lk PSOI橫向晶閘管。
本發(fā)明的工作原理下面以VLk SOI LDMOS為例，對(duì)上述新型低k介質(zhì)埋層SOI功率器件工作機(jī)理進(jìn)行詳細(xì)說明。
圖7是一種典型的VLk SOI LDMOS器件結(jié)構(gòu)示意圖。它和常規(guī)SOI LDMOS的區(qū)別在于埋層2由低k介質(zhì)和氧化層兩種不同的介質(zhì)層組成。用ts、ti分別代表Si層和介質(zhì)埋層厚度，ks代表Si的介電常數(shù)，k1、k2分別代表漏端和源端介質(zhì)埋層的介電常數(shù)。假定器件的橫向設(shè)計(jì)應(yīng)用了場(chǎng)板和Resurf等技術(shù)，耐壓由縱向決定，則擊穿發(fā)生在電場(chǎng)最強(qiáng)的漏端下方的Si/埋層界面的Si側(cè)。在Si/埋層界面，電位移連續(xù)性為k1Ei＝ksEs(2-a)k1Viti=ksVsts···(2-b)]]>其中Es、Ei分別是Si層和介質(zhì)埋層的電場(chǎng)，Vs、Vi是器件擊穿時(shí)Si層和埋層的耐壓。從(2)式可見，降低漏端下方介質(zhì)埋層的介電常數(shù)k1可以增強(qiáng)埋層電場(chǎng)和提高器件縱向耐壓。換句話說，采用低k介質(zhì)埋層可在相同埋層厚度下提高耐壓或在相同耐壓下降低埋層厚度。
另一方面，該結(jié)構(gòu)可以優(yōu)化表面電場(chǎng)。介電常數(shù)不同的埋層界面處產(chǎn)生的附加電場(chǎng)對(duì)漂移區(qū)電場(chǎng)的調(diào)制作用使器件表面出現(xiàn)新的電場(chǎng)峰，新的電場(chǎng)峰使源結(jié)和漏結(jié)的電場(chǎng)峰值降低，表面電場(chǎng)優(yōu)化，從而提高器件橫向耐壓。
圖8是Lk SOI LDMOS器件示意圖。其特點(diǎn)是介質(zhì)層15和介質(zhì)層16為同種低k介質(zhì)。該結(jié)構(gòu)可利用埋層的低介電系數(shù)提高埋層縱向電場(chǎng)，但因兩種介質(zhì)介電常數(shù)相同而無(wú)新的表面電場(chǎng)峰。
圖9是VLk PSOI LDMOS器件結(jié)構(gòu)示意圖。其特點(diǎn)是介質(zhì)層由介電系數(shù)不同的介質(zhì)15和16構(gòu)成，介質(zhì)15為低k介質(zhì)，且介質(zhì)層2只位于電場(chǎng)較強(qiáng)的的漏區(qū)和漂移區(qū)下方，源區(qū)和溝道區(qū)附件下方無(wú)介質(zhì)層。這種結(jié)構(gòu)在提高埋層縱向電場(chǎng)、調(diào)制器件橫向電場(chǎng)的情況下，還能有效提高器件的散熱能力。
圖10是Lk PSOI LDMOS器件結(jié)構(gòu)示意圖。其特點(diǎn)是介質(zhì)層15和介質(zhì)層16是同一種低k介質(zhì)，且只位于電場(chǎng)較強(qiáng)的的漏區(qū)和漂移區(qū)下方，溝道區(qū)和源區(qū)附件下方無(wú)介質(zhì)層。這種結(jié)構(gòu)在提高器件縱向耐壓的同時(shí)可有效提高器件的散熱能力。
圖11為VLk SOI LDMOS、Lk SOI LDMOS和常規(guī)LDMOS在各自最高擊穿電壓下漏端縱向電場(chǎng)分布圖?？梢姡┒讼侣駥涌v向電場(chǎng)Ei取決于介電系數(shù)k1，k1越小，Ei愈大，但對(duì)同樣的k1，VLk SOI LDMOS的Ei高于Lk SOI LDMOS。這是由于VLk SOI LDMOS對(duì)表面電場(chǎng)的調(diào)制使表面電場(chǎng)出現(xiàn)新的電場(chǎng)峰，因而其擊穿電壓更高。對(duì)k1＝2，k2＝3.9，ti＝1μm，ts＝2μm，Ld＝20μm的VLk SOI LDMOS，其埋層電場(chǎng)和器件耐壓分別為248V/μm和295V，比常規(guī)結(jié)構(gòu)的SOI LDMOS分別提高了93％和64％。
圖12給出了以上幾種結(jié)構(gòu)的LDMOS表面電場(chǎng)分布。圖12表明，VLk SOI LDMOS在兩種介質(zhì)的交界處引入了新的表面電場(chǎng)峰，k1，k2相差越大，新的電場(chǎng)峰愈高，其對(duì)源結(jié)和漏結(jié)電場(chǎng)峰的削弱也越明顯，從而避免表面提前擊穿，提高了器件的耐壓。
綜上所述，本發(fā)明提出的具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)，其埋層低k介質(zhì)的介電系數(shù)在1-3.9之間，通過低介電系數(shù)可提高器件埋層縱向電場(chǎng)，突破習(xí)用SiO2埋層的電場(chǎng)為Si層電場(chǎng)3倍的關(guān)系。對(duì)于可變低k介質(zhì)埋層SOI結(jié)構(gòu)，變k介質(zhì)埋層對(duì)橫向電場(chǎng)的調(diào)制作用使器件橫向耐壓提高。同時(shí)，埋層的低介電系數(shù)使漂移區(qū)-襯底間電容降低，因而該結(jié)構(gòu)不僅能提高器件的耐壓，還可提高器件的開關(guān)速度。本發(fā)明提出的具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)的功率器件具有更高的縱向耐壓性能和更高的開關(guān)速度，其中具有變k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)的功率器件還具有更高的橫向耐壓性能


圖1是常規(guī)SOI LDMOS器件結(jié)構(gòu)示意圖。
其中，1為襯底層，2為介質(zhì)層(埋層)，3為有源半導(dǎo)體層(S層)，4為介質(zhì)隔離區(qū)，5為柵氧化層，6為柵電極，7為p(或n)阱，8為n+(或p+)源區(qū)，9為n+(或p+)漏區(qū)，10為漏電極，11為源電極。
圖2是常規(guī)SOI LDMOS器件的縱向電場(chǎng)分布示意圖。
圖3是具有P+緩沖層的SOI LDMOS器件結(jié)構(gòu)示意圖。
其中，1為襯底層，2為介質(zhì)層(埋層)，3為有源半導(dǎo)體層(S層)，4為介質(zhì)隔離區(qū)，5為柵氧化層，6為柵電極，7為p(或n)阱，8為n+(或p+)源區(qū)，9為n+(或p+)漏區(qū)，10為漏電極，11為源電極，12為p+緩沖層。
圖4是具有n+緩沖層的SOI LDMOS器件結(jié)構(gòu)示意圖。
其中，1為襯底層，2為介質(zhì)層(埋層)，3為有源半導(dǎo)體層(S層)，4為介質(zhì)隔離區(qū)，5為柵氧化層，6為柵電極，7為p(或n)阱，8為n+(或p+)源區(qū)，9為n+(或p+)漏區(qū)，10為漏電極，11為源電極，13為n+緩沖層。
圖5是具有埋氧層階梯結(jié)構(gòu)(BOSS)的SOI LDMOS器件結(jié)構(gòu)示意圖。
其中，1為襯底層，2為階梯埋氧層，3為有源半導(dǎo)體層(S層)，4為介質(zhì)隔離區(qū)，5為柵氧化層，6為柵電極，7為p(或n)阱，8為n+(或p+)源區(qū)，9為n+(或p+)漏區(qū)，10為漏電極，11為源電極。
圖6是埋空隙SOI LDMOS結(jié)構(gòu)器件結(jié)構(gòu)示意圖其中，1為襯底層，2為階梯埋氧層，3為有源半導(dǎo)體層(S層)，4為介質(zhì)隔離區(qū)，5為柵氧化層，6為柵電極，7為p(或n)阱，8為n+(或p+)源區(qū)，9為n+(或p+)漏區(qū)，10為漏電極，11為源電極，14為埋空隙。
圖7是本發(fā)明所述的VLk SOI結(jié)構(gòu)及VLk SOI LDMOS功率器件結(jié)構(gòu)示意圖。
其中，1為襯底層，2為低k介質(zhì)層(埋層)，由介質(zhì)層15和介質(zhì)16組成，15為低k介質(zhì)層，16可為低k介質(zhì)，也可為SiO2或高k介質(zhì)材料，如Si3N4，3為有源半導(dǎo)體層(S層)，4為介質(zhì)隔離區(qū)，5為柵氧化層，6為柵電極，7為p(或n)阱，8為n+(或p+)源區(qū)，9為n+(或p+)漏區(qū)，10為漏電極，11為源電極。
圖8是本發(fā)明所述的Lk SOI結(jié)構(gòu)及Lk SOI LDMOS功率器件結(jié)構(gòu)示意圖。
其中，1為襯底層，介質(zhì)層2由低k介質(zhì)15組成，3為n型有源半導(dǎo)體層(S層)，4為介質(zhì)隔離區(qū)，5為柵氧化層，6為柵電極，7為p(或n)阱，8為n+(或p+)源區(qū)，9為n+(或p+)漏區(qū)，10為漏電極，11為源電極。
圖9是本發(fā)明所述的VLk PSOI結(jié)構(gòu)及VLk PSOI LDMOS功率器件結(jié)構(gòu)示意圖。
其中，1為襯底層，2為低k介質(zhì)層(埋層)，其由介質(zhì)層15和介質(zhì)16組成，15為低k介質(zhì)層，16可為低k介質(zhì)，也可為SiO2或Si3N4等，3為有源半導(dǎo)體層(S層)，4為介質(zhì)隔離區(qū)，5為柵氧化層，6為柵電極，7為p(或n)阱，8為n+(或p+)源區(qū)，9為n+(或p+)漏區(qū)，10為漏電極，11為源電極。
圖10是本發(fā)明所述的Lk PSOI結(jié)構(gòu)及Lk PSOI LDMOS功率器件結(jié)構(gòu)示意圖。
其中，1為襯底層，介質(zhì)層2由低k介質(zhì)15組成，3為有源半導(dǎo)體層(S層)，4為介質(zhì)隔離區(qū)，5為柵氧化層，6為柵電極，7為p(或n)阱，8為n+(或p+)源區(qū)，9為n+(或p+)漏區(qū)，10為漏電極，11為源電極。
圖11是具有發(fā)明所述的VLk SOI LDMOS(k1＝2、3，k2＝3.9)、Lk SOI LDMOS(k1＝k2＝2)和常規(guī)SOI LDMOS(k1＝k2＝3.9)在各自最高擊穿電壓下漏端縱向電場(chǎng)分布圖。
圖12具有發(fā)明所述的VLk SOI LDMOS(k1＝2、3，k2＝3.9)、Lk SOI LDMOS(k1＝k2＝2)和常規(guī)SOI LDMOS(k1＝k2＝3.9)在各自最高擊穿電壓下的表面電場(chǎng)分布圖。
圖13是源端和介質(zhì)隔離區(qū)相連的VLk SOI LDMOS器件結(jié)構(gòu)示意圖。
其中，1為襯底層，2為低k介質(zhì)層(埋層)，其由介質(zhì)層15和介質(zhì)16組成，15為低k介質(zhì)層，16可為低k介質(zhì)，也可為SiO2或Si3N4等，3為有源半導(dǎo)體層(S層)，4為介質(zhì)隔離區(qū)，5為柵氧化層，6為柵電極，7為p(或n)阱，8為n+(或p+)源區(qū)，9為n+(或p+)漏區(qū)，10為漏電極，11為源電極。
圖14是陽(yáng)極和介質(zhì)隔離區(qū)相連的VLk SOI IGBT器件結(jié)構(gòu)示意圖。
其中，1為襯底層，2為低k介質(zhì)層(埋層)，其由介質(zhì)層15和介質(zhì)16組成，15為低k介質(zhì)層，16可為低k介質(zhì)，也可為SiO2或Si3N4等，3為有源半導(dǎo)體層(S層)，4為介質(zhì)隔離區(qū)，5為柵氧化層，6為柵電極，7為p(或n)阱，8為n+(或p+)陰極區(qū)，9為n+(或p+)陽(yáng)極區(qū)，17為陽(yáng)極，18為陰極，19為p(或n)阱。
圖15是陰極和介質(zhì)隔離區(qū)相連的VLk SOI IGBT器件結(jié)構(gòu)示意圖。
其中，1為襯底層，2為低k介質(zhì)層(埋層)，其由介質(zhì)層15和介質(zhì)16組成，15為低k介質(zhì)層，16可為低k介質(zhì)，也可為SiO2或Si3N4等，3為有源半導(dǎo)體層(S層)，4為介質(zhì)隔離區(qū)，5為柵氧化層，6為柵電極，7為p(或n)阱，8為n+(或p+)陰極區(qū)，9為n+(或p+)陽(yáng)極區(qū)，17為陽(yáng)極，18為陰極，19為p(或n)阱。
圖16是陽(yáng)極和介質(zhì)隔離區(qū)相連的VLk SOI PN二極管器件結(jié)構(gòu)示意圖。
其中，1為襯底層，2為低k介質(zhì)層(埋層)，其由介質(zhì)層15和介質(zhì)16組成，15為低k介質(zhì)層，16可為低k介質(zhì)，也可為SiO2或Si3N4等，3為有源半導(dǎo)體層(S層)，4為介質(zhì)隔離區(qū)，20為陽(yáng)極，21為陰極，22為p(或n)阱，23為p+(或n+)陽(yáng)極區(qū)，24為n+(或p+)陰極區(qū)。
圖17是陰極和介質(zhì)隔離區(qū)相連的VLk SOI PN二極管器件結(jié)構(gòu)示意圖其中，1為襯底層，2為低k介質(zhì)層(埋層)，其由介質(zhì)層15和介質(zhì)16組成，15為低k介質(zhì)層，16可為低k介質(zhì)，也可為SiO2或Si3N4等，3為有源半導(dǎo)體層(S層)，4為介質(zhì)隔離區(qū)，20為陽(yáng)極，21為陰極，22為p(或n)阱，23為p+(或n+)陽(yáng)極區(qū)，24為n+(或p+)陰極區(qū)。
圖18是VLk SOI橫向晶閘管器件結(jié)構(gòu)示意圖其中，1為襯底層，2為低k介質(zhì)層(埋層)，其由介質(zhì)層15和介質(zhì)16組成，15為低k介質(zhì)層，16可為低k介質(zhì)，也可為SiO2或Si3N4等，3為有源半導(dǎo)體層(S層)，4為介質(zhì)隔離層，25為p+柵極，26為陰極，27為p+柵區(qū)，28為p阱，29為n+陰極區(qū)，30為n+阱，31為p阱，32為陽(yáng)極，33為n+柵極，34為n+柵區(qū)。
具體實(shí)施例方式
根據(jù)本發(fā)明提供的低k介質(zhì)埋層SOI結(jié)構(gòu)，包括VLk SOI結(jié)構(gòu)、Lk SOI結(jié)構(gòu)、VLk PSOI結(jié)構(gòu)、Lk PSOI結(jié)構(gòu)，可以用于制作出性能優(yōu)良的各類新結(jié)構(gòu)功率器件，包括橫向雙擴(kuò)散場(chǎng)效應(yīng)晶體管、橫向絕緣柵雙極型功率晶體管(LIGBT)、PN二極管、橫向晶閘管等常見功率器件。形成VLk SOI LDMOS器件(如圖7所示)、Lk SOI LDMOS器件(如圖8所示)、VLk PSOILDMOS器件(如圖9所示)、LkPSOI LDMOS器件(如圖10所示)，VLk SOI IGBT、Lk SOIIGBT、VLk PSOI IGBT、Lk PSOI IGBT，VLk SOI PN結(jié)二極管、Lk SOI PN結(jié)二極管、VLkPSOI PN結(jié)二極管、Lk PSOI PN結(jié)二極管，VLk SOI橫向晶閘管、Lk SOI橫向晶閘管、VLkPSOI橫向晶閘管、Lk PSOI橫向晶閘管。隨著半導(dǎo)體器件技術(shù)的發(fā)展，采用本發(fā)明還可以制作更多的功率器件。如源端和介質(zhì)隔離區(qū)相連的VLk SOI LDMOS器件(如圖14所示)，陽(yáng)極和介質(zhì)隔離區(qū)相連的VLk SOI IGBT器件(如圖14所示)，陰極和介質(zhì)隔離區(qū)相連的VLk SOIIGBT器件(如圖15所示)，陽(yáng)極和介質(zhì)隔離區(qū)相連的VLk SOI PN二極管器件(如圖16所示)，陰極和介質(zhì)隔離區(qū)相連的VLk SOI PN二極管器件(如圖17所示)，VLk SOI橫向晶閘管器件(如圖18所示)。
具有上述結(jié)構(gòu)類型的SOI功率器件，分別和其同類型的常規(guī)SOI結(jié)構(gòu)相比，提高了埋層電場(chǎng)，優(yōu)化了表面電場(chǎng)，使器件獲得了更高的耐壓。同時(shí)，提高了器件的開關(guān)速度。
權(quán)利要求
1.具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)，包括襯底層(1)、埋層，即介質(zhì)層(2)、介質(zhì)隔離區(qū)(4)、有源層，即S層(3)，其特征是，所述介質(zhì)層(2)由介質(zhì)層(15)和介質(zhì)層(16)兩部分組成，介質(zhì)層(2)一側(cè)與襯底(1)相連，另一側(cè)與有源層(3)相連；所述介質(zhì)層(2)兩端與介質(zhì)隔離區(qū)(4)相連；所述介質(zhì)層(15)的介電系數(shù)在1-3.9之間。
2.根據(jù)權(quán)利要求1所述的具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)，其特征是，介質(zhì)層(2)中所述介質(zhì)層(15)和介質(zhì)層(16)可采用兩種不同的介質(zhì)材料，其中，介質(zhì)層(15)為低k介質(zhì)材料，介質(zhì)層(16)可為低k介質(zhì)材料，也可為SiO2或高k介質(zhì)材料，如Si3N4；這樣的SOI器件結(jié)構(gòu)可稱為可變低k介質(zhì)埋層SOI功率器件結(jié)構(gòu)。
3.根據(jù)權(quán)利要求2所述的具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)，其特征是，介質(zhì)層(2)中所述介質(zhì)層(15)和介質(zhì)層(16)的相對(duì)長(zhǎng)度可以改變。
4.根據(jù)權(quán)利要求1所述的具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)，其特征是，介質(zhì)層(2)中所述介質(zhì)層(15)和介質(zhì)層(16)可以采用同一種低k介質(zhì)；這樣的SOI器件結(jié)構(gòu)可稱為低k介質(zhì)埋層SOI功率器件結(jié)構(gòu)。
5.根據(jù)權(quán)利要求2所述的具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)，其特征是，介質(zhì)層(2)中所述介質(zhì)層(15)和介質(zhì)層(16)可以僅位于電場(chǎng)強(qiáng)度高的漂移區(qū)和電極端下方，形成部分隔離SOI結(jié)構(gòu)；這樣的SOI器件結(jié)構(gòu)可稱為可變低k介質(zhì)埋層PSOI功率器件結(jié)構(gòu)。
6.根據(jù)權(quán)利要求4所述的具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)，其特征是，介質(zhì)層(2)中所述介質(zhì)層(15)和介質(zhì)層(16)可以采用同一種低k介質(zhì)，且僅位于電場(chǎng)強(qiáng)度高的漂移區(qū)和電極端下方；這樣的SOI器件結(jié)構(gòu)可稱為低k介質(zhì)埋層PSOI功率器件結(jié)構(gòu)。
7.根據(jù)權(quán)利要求1所述的具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)，其特征是，組成介質(zhì)層(2)的低k介質(zhì)材料可以是無(wú)機(jī)低k材料，也可以是摻氟低k材料，還可以是納米低k材料。
8.根據(jù)權(quán)利要求1所述的具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)，其特征是，構(gòu)成S層(3)的材料可以是硅、碳化硅、砷化鎵或鍺硅，其導(dǎo)電類型可以是n型或p型。
9.根據(jù)權(quán)利要求1所述的具有低k介質(zhì)埋層的SOI功率器件結(jié)構(gòu)，其介質(zhì)埋層(2)的厚度在深亞微米到幾微米之間。
10.具有低k介質(zhì)埋層的SOI功率器件，包括通常功率器件的所有結(jié)構(gòu)組成部分，其特征是，它還具有權(quán)利要求2、4、5或6所述的低介電系數(shù)介質(zhì)埋層的SOI功率器件結(jié)構(gòu)，這樣的器件包括VLk SOI LDMOS器件、Lk SOI LDMOS器件、VLk PSOI LDMOS器件、Lk PSOILDMOS器，VLk SOI IGBT、Lk SOI IGBT、VLk PSOI IGBT、Lk PSOI IGBT，VLk SOI PN結(jié)二極管、Lk SOI PN結(jié)二極管、VLk PSOI PN結(jié)二極管、Lk PSOI PN結(jié)二極管，VLk SOI橫向晶閘管、Lk SOI橫向晶閘管、VLk PSOI橫向晶閘管、Lk PSOI橫向晶閘管。
全文摘要
本發(fā)明屬于半導(dǎo)體功率器件技術(shù)領(lǐng)域。與常規(guī)具有介質(zhì)埋層的SOI功率器件相比，具有低介電系數(shù)介質(zhì)埋層的SOI功率器件結(jié)構(gòu)采用了低k(介電系數(shù))材料，并且具有VLk SOI、Lk SOI、VLk PSOI和Lk PSOI功率器件四種結(jié)構(gòu)。其實(shí)質(zhì)是利用埋層介質(zhì)的低k特性提高埋層縱向電場(chǎng)強(qiáng)度，突破習(xí)用SiO
文檔編號(hào)H01L29/786GK1845332SQ20061002053
公開日2006年10月11日 申請(qǐng)日期2006年3月21日 優(yōu)先權(quán)日2006年3月21日
發(fā)明者羅小蓉, 李肇基, 張波 申請(qǐng)人:電子科技大學(xué)