專利名稱：用于集成電路技術(shù)中的局部電阻元件的結(jié)構(gòu)和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體元件中的局部電阻元件，尤其涉及避免由于不需要的電事件(electrical events)造成的故障和錯誤。
背景技術(shù)：
電阻的利用在半導體電路設(shè)計中很重要，以便隔開單個元件、電路、分支電路和功能設(shè)計模塊。在單個元件中，電阻用于改善半導體電路的可靠性。包含電阻元件，是提供靜電放電保護(ESD)和避免CMOS“閉鎖(latchup)”、電過載(EOS)、熱電子和其他軟錯誤率(SER)事件的重要的可靠性機理。電阻還用于防止電路之間的寄生相互作用。隨著電子元件與集成電路中的內(nèi)部結(jié)構(gòu)變得越來越小，通過電事件可以更容易地完全損壞或以其他方式損害電子元件。尤其是，許多集成電路非常容易由于靜電放電而損壞，即使在既不可能看到也不可能感覺到的級別。靜電放電(ESD)是在不同靜電電勢(電壓)的物體之間由于直接接觸或通過靜電場感應(yīng)造成的靜電電荷的轉(zhuǎn)移。靜電放電，或ESD，已經(jīng)成為電子工業(yè)的重要問題。器件失效不總是立即災(zāi)難性的。通常，器件僅稍稍削弱，但較少能承受正常的工作應(yīng)力，因此，可能產(chǎn)生可靠性問題。所以，在器件中必須包括各種ESD保護電路，以保護各種電子元件。對于ESD保護電路來說，許多考慮是必須的。
閉鎖已知是由于單獨事件干擾(SEU)而發(fā)生，也稱作軟錯誤(SER)事件。單獨事件干擾可包括核反應(yīng)陸地輻射和宇宙射線事件，以及空間環(huán)境中的事件。宇宙射線粒子包括質(zhì)子，和中子，伽馬事件，以及進入地面大氣中的許多粒子。放射性事件產(chǎn)生的陸地輻射，比如阿爾法粒子，以及其他放射性衰變輻射也可能導致半導體閉鎖。
當pnpn結(jié)構(gòu)經(jīng)過負電阻區(qū)域從低電流/高電壓狀態(tài)過渡到高電流/低電壓時出現(xiàn)閉鎖(即形成S型I-V(電流/電壓)特性)。閉鎖通常理解為在pnpn結(jié)構(gòu)內(nèi)出現(xiàn)，或硅控制的整流器(SCR)結(jié)構(gòu)內(nèi)。有意義的是，這些pnpn結(jié)構(gòu)可以有意地設(shè)計，或甚至無意地在結(jié)構(gòu)之間形成。這樣，閉鎖狀態(tài)可以在外圍電路或內(nèi)部電路內(nèi)出現(xiàn)，在一個電路(電路內(nèi))內(nèi)或多個電路之間(電路間)。
閉鎖通常由交叉耦合的pnp和npn晶體管的等效電路引起。在基極區(qū)和集電極區(qū)交叉耦合的情況下，電流從一個器件流出，導致第二個啟動(“正反饋”)。這些pnp和npn元件可以是其他電路元件(例如，P溝道MOSFET，N溝道MOSFET，電阻等)或?qū)嶋H的pnp和npn雙極晶體管的任何擴散或注入?yún)^(qū)域。在CMOS中，pnpn結(jié)構(gòu)可以形成有在n阱內(nèi)的p擴散，和在p襯底上的n擴散(寄生的pnpn)；在這種情況下，阱和襯底區(qū)域固有地包括在區(qū)域之間的閉鎖電流交換中。
閉鎖可以由內(nèi)部或外部刺激而啟動。觸發(fā)閉鎖的條件是pnp和npn晶體管的電流增益、和發(fā)射極和基極區(qū)域之間的電阻的函數(shù)。這樣固有地涉及阱和襯底區(qū)域。特定pnpn結(jié)構(gòu)對閉鎖的可能性或敏感性是間隔(例如，npn的基極寬度和pnp的基極寬度)、晶體管的電流增益、襯底電阻和間隔、阱電阻和間隔、以及隔離區(qū)域的函數(shù)。
靜態(tài)隨機存取存儲單元或電路在半導體技術(shù)中廣為所知。典型SRAM單元的示意圖在圖1中示出。該單元由交叉耦合的倒相器制成，每個倒相器具有下拉晶體管T1或T2，負載p1或p2，和一對傳遞晶體管(transfer transistor)T3，T4。T1的柵電極連接于T2的漏極，T2的柵電極連接于T1的漏極，從而提供觸發(fā)器操作。負載器件p1，p2可以是損耗或增強晶體管或高值電阻。負載器件p1和p2分別連接于一側(cè)的電源Vdd和驅(qū)動晶體管T1，T2的漏極。電阻負載p1，p2和電源Vdd的目的是抵消驅(qū)動和傳遞晶體管的漏極(節(jié)點N1和N2)處的電荷泄漏作用。傳遞晶體管T3，T4的柵極連接于字線8，且通過保持(asserting)字線8而切換為ON。傳遞晶體管的漏極/源極觸點分別在節(jié)點N1，N2和位線5，6之間連接。
SRAM的操作是公知的。簡言之，節(jié)點N1和N2的電荷(電壓)表示單元的邏輯狀態(tài)。例如，為在節(jié)點N1中寫入數(shù)據(jù)“1”，位線5預充電至所需的電壓，保持字線8。節(jié)點N1充電，并驅(qū)動N2至“無電荷”或低電荷狀態(tài)。為讀取單元，字線5和6預充電，且保持字線8。位線6經(jīng)晶體管T4和T2放電，且瞬變現(xiàn)象被單元外部的感應(yīng)放大器感知。
四晶體管(4T)型SRAM使用高值電阻作為其負載器件。4TSRAM的吸引力是與6T SRAM(使用代替負載器件的晶體管)相比減小單元尺寸的潛力。負載電阻的主要功能是供應(yīng)足夠的電流來補償結(jié)泄漏，并保持節(jié)點中的電荷。對于在無污染條件下制造的場效應(yīng)晶體管(FET)來說，結(jié)泄漏電流通常從毫微微安至微微安(10-15至10amps)，這是負載(p1，p2)的電源Vdd所需的最小電流?？山邮艿牡湫妥畲箅娮柚翟?02至1015歐姆范圍內(nèi)，假定Vdd為3至5伏。而電阻值受具有非常高的固有電阻的材料可用性和可用于電阻排布的單元面積的影響。此外，電阻材料和工藝應(yīng)當與硅的制造兼容。
本征多晶硅，用于高值電阻的適當材料，可以在選擇的厚度范圍內(nèi)使用，從而提供高達數(shù)百千兆歐姆的薄膜電阻，但它占用單元面積的較大部分。因為讀取操作導致存儲在節(jié)點N1和N2中的電荷產(chǎn)生臨時局部變化，所以來自負載電源的更高電流可以恢復節(jié)點中的電荷，快速恢復到其“寫入值”。這種恢復可以決定多快地重復讀取數(shù)據(jù)。
當節(jié)點中的電荷偏離其最大值時，軟敏感性(susceptibility)增加。在節(jié)點將充電至全電壓時，來自電源的快速充電可以減小軟錯誤的出現(xiàn)，所以，比電荷級別較低時更少敏感。這樣，建議使用低值泄漏電阻。
然而，對于獨立存儲器來說，4T-SRAM的主要吸引力仍然是其小尺寸和低制造成本。研制高值電阻已經(jīng)成為許多研究人員的目標，從而使高值電阻可以使用最小的芯片面積SRAM容易地集成到SRAM工藝中，該SRAM對軟錯誤敏感。當離子輻射撞擊Si襯底且產(chǎn)生自由電子和空穴時SRAM出現(xiàn)軟錯誤。在電場下自由電子和空穴遷移至器件的不同部分，且可以改變存儲單元的狀態(tài)或干涉從單元讀取數(shù)據(jù)。如果恢復軟錯誤電離的電流供應(yīng)過小，即大約每單元微微安，負載電阻SRAM可以比6T更敏感。然而，高負載電流的使用可能導致過多的功率消耗。所以，需要一種改進的高電阻SRAM，該SRAM需要穩(wěn)定的低電流，與低電壓兼容，占用非常小的空間，具有改善的軟錯誤容許度，且具有低工藝復雜性。
在半導體芯片環(huán)境中，對于半導體元件的運輸來說，通常ESD保護也很重要。在CMOS技術(shù)中ESD保護可以通過放置與MOSFET串聯(lián)的鎮(zhèn)流電阻而提供。此外，ESD保護通過在雙極晶體管元件的發(fā)射極、基極或集電極中放置電阻元件而提供。ESD在外圍電路很重要，比如發(fā)射和接收網(wǎng)絡(luò)、系統(tǒng)時鐘、鎖相回路、電容器、去耦電容器和填充形狀。
ESD事件可以產(chǎn)生于人體模型(HBM)事件，機器模型(MM)事件，充電器件模型(CDM)事件，和電纜放電事件。這些不同的事件具有不同的脈沖寬度和大小，導致不同的失效機理。ESD失效可以通過在MOSFET、雙極晶體管，或二極管結(jié)構(gòu)中放置電阻元件而避免。電阻元件在MOSFET中的放置可以放在源極、漏極或柵極區(qū)域，且分別受不同失效事件的影響。例如，MOSFET的柵極結(jié)構(gòu)對CDM事件敏感。與漏極結(jié)構(gòu)串聯(lián)的電阻有助于HBM和MM事件。在雙極晶體管中，與基極串聯(lián)的電阻的放置是保護Si雙極結(jié)晶體管(BJT)器件免受HBM和MM事件的關(guān)鍵。發(fā)射極中電阻的放置也改善了電和熱穩(wěn)定性。這些元件必須放置得不影響半導體芯片的射頻(RF)特性。
例如，輸入節(jié)點的ESD保護電路必須還支持本質(zhì)DC、AC和射頻模型能力，以便為模擬和RF電路共同設(shè)計ESD電路。隨著高速數(shù)據(jù)速率發(fā)射、光學互連、無線和有線市場的增長，應(yīng)用和需求的寬度更寬。每種類型的應(yīng)用空間具有較寬范圍的電源條件，獨立電力領(lǐng)域數(shù)目，和電路性能目標。
產(chǎn)業(yè)上已經(jīng)花費了許多努力來解決上述問題?，F(xiàn)有技術(shù)的使電子器件免受損壞的SER和RF ESD解決方案的設(shè)計困難是電阻元件引入了電容性和電感性作用。它們還需要貴重的空間，導致電路設(shè)計效率降低。因此，希望在半導體結(jié)構(gòu)中包括高質(zhì)量的電阻性元件，不會影響電路的RF性能，而仍然提供ESD保護。希望在晶體管和類似柵極結(jié)構(gòu)中包括高質(zhì)量的電阻性元件，防止單個事件誘發(fā)閉鎖，且沒有降低空間效率或不利地影響電路阻抗、電容和寄生電阻行為。

發(fā)明內(nèi)容
本發(fā)明提供了一種用于半導體電路ESD、CMOS“閉鎖”、電過載(EOS)、熱電子和軟錯誤率(SER)事件保護的有效電阻設(shè)計的系統(tǒng)和方法。尤其是，本發(fā)明公開了一種與柵極結(jié)構(gòu)串聯(lián)放置的改進的局部電阻，以避免單個事件誘發(fā)的閉鎖和數(shù)據(jù)丟失。本發(fā)明還提供了一種用于ESD保護的有效電阻設(shè)計的系統(tǒng)和方法，其中電阻值或組合電阻值根據(jù)晶體管的結(jié)構(gòu)和所需要的ESD保護進行選擇。
在一個實施例中，提供ESD鎮(zhèn)流電阻，其中低值電阻通常與MOSFET源極或漏極結(jié)構(gòu)串聯(lián)放置，用于HBM事件。在另一實施例中，高值電阻與MOSFET柵極串聯(lián)使用。在另一實施例中，雙極晶體管中的鎮(zhèn)流利用與Si BJT或SiGe異質(zhì)結(jié)雙極晶體管(HBT)器件的基極、發(fā)射極或集電極串聯(lián)的低阻元件實現(xiàn)。
本發(fā)明提供了一種用于ESD保護的有效的低阻高Q電阻元件。本發(fā)明提供了一種用于CMOS和BiCMOS技術(shù)中的閉鎖可靠性的有效低值電阻；以及一種用于CMOS和BiCMOS技術(shù)中的ESD可靠性的有效高值電阻電路。


圖1是現(xiàn)有技術(shù)的SRAM電路。
圖2是現(xiàn)有技術(shù)的MOSFET晶體管結(jié)構(gòu)的示圖。
圖3是具有本發(fā)明所述的局部鎮(zhèn)流電阻的非對稱MOSFET晶體管結(jié)構(gòu)的示圖。
圖4是具有本發(fā)明所述的以交叉趾狀組合進觸點結(jié)構(gòu)中的局部鎮(zhèn)流電阻的非對稱MOSFET晶體管結(jié)構(gòu)的示圖。
圖5是具有本發(fā)明所述的以交叉趾狀組合進觸點結(jié)構(gòu)和柵極電阻結(jié)構(gòu)中的局部鎮(zhèn)流電阻的絕緣體上硅(SOI)非對稱MOSFET晶體管結(jié)構(gòu)的示圖。
圖6是具有本發(fā)明所述的用于ESD的以交叉趾狀組合進觸點結(jié)構(gòu)和柵極電阻結(jié)構(gòu)、保護環(huán)結(jié)構(gòu)中的局部鎮(zhèn)流電阻的SOI非對稱接地柵極MOSFET晶體管結(jié)構(gòu)的示圖。
圖7是具有本發(fā)明所述的集成入柵極結(jié)構(gòu)中的局部鎮(zhèn)流電阻的非對稱柵極接地MOSFET晶體管結(jié)構(gòu)的示圖。
圖8是示出了本發(fā)明所述的接地柵極硅化物塊MOSFET結(jié)構(gòu)和局部電阻的原理圖。
圖9是示出了本發(fā)明所述的漏極鎮(zhèn)流的硅化物塊MOSFET結(jié)構(gòu)的原理圖。
圖10是示出了本發(fā)明所述的硅鍺(SiGe)HBT器件的布局圖。
圖11是示出了本發(fā)明所述的具有局部基極電阻元件的SiGe HBT器件的布局圖。
圖12是示出了本發(fā)明所述的具有局部發(fā)射極電阻元件的SiGeHBT器件的布局圖。
圖13是本發(fā)明所述的具有局部發(fā)射極電阻元件的SiGe HBT器件的原理圖。
圖14是本發(fā)明所述的具有集成入發(fā)射極結(jié)構(gòu)中的局部電阻元件的SiGe HBT器件的剖面圖。
圖15是示出了本發(fā)明所述的具有局部基極電阻元件的SiGe HBT器件的原理圖。
圖16是本發(fā)明所述的具有集成入基極結(jié)構(gòu)中的局部電阻元件的SiGe HBT器件的剖面圖。
圖17是本發(fā)明所述的具有集成入柵極結(jié)構(gòu)中的局部集成電阻元件的SOI橫向二極管結(jié)構(gòu)的布局圖。
圖18是本發(fā)明所述的具有與柵極結(jié)構(gòu)集成的局部集成電阻元件的SOI橫向二極管結(jié)構(gòu)的剖面圖。
圖19是本發(fā)明所述的具有與柵極結(jié)構(gòu)集成的局部集成電阻元件的SOI橫向二極管結(jié)構(gòu)的布局示意圖。
圖20是示出了本發(fā)明所述的局部電阻位置的SRAM單元的頂視平面圖。
圖21是本發(fā)明所述的晶體管觸點的塊圖。
圖22a至22d示出了本發(fā)明所述的另一晶體管結(jié)構(gòu)。
圖23是本發(fā)明所述的SRAM的M1、硅電阻薄膜層和觸點的界面的詳細圖。
圖24是本發(fā)明的三個SRAM晶片實施例的4點電阻測量值的示圖。
圖25是作為圖24的三個實施例所施加電壓的函數(shù)的2點電阻測量值的示圖。
圖26是本發(fā)明所述的另一SRAM晶片的剖面圖。
圖27是本發(fā)明的三個SRAM晶片中每個晶片測試50個芯片的情況下的電阻測量值的示圖。
圖28是本發(fā)明的Si局部電阻薄膜的第一和第二實施例280和281呈現(xiàn)的電阻值的示圖。
具體實施例方式
現(xiàn)在參照圖2，提供了一種標準現(xiàn)有技術(shù)的MOSFET晶體管結(jié)構(gòu)的示圖。MOSFET容易受ESD事件的損壞。ESD損壞明顯出現(xiàn)在源極和漏極擴散以及柵極結(jié)構(gòu)中。不均勻的電流收縮也導致提前失效。為了提供ESD和閉鎖保護，MOSFET 200包含由較大的硅化物塊掩模“OP”電阻結(jié)構(gòu)210分隔的源極202、漏極204和柵極結(jié)構(gòu)206。然而，為了將塊狀掩模電阻結(jié)構(gòu)210裝入現(xiàn)有技術(shù)的MOSFET 200中，下面的擴散區(qū)寬度必須擴大。所以，柵極206和漏極204的觸點220之間的間隔212，柵極206和源極202的觸點之間的間隔242必須相應(yīng)地增大，以適應(yīng)塊狀掩模電阻210的結(jié)構(gòu)，從而產(chǎn)生導致附加電容和更大的面積、間隔、材料以及整個器件尺寸的低效。
圖3是本發(fā)明所述的具有局部鎮(zhèn)流電阻的非對稱MOSFET晶體管結(jié)構(gòu)300的示圖。非對稱在于漏極304的電阻不等于源極302的電阻。本發(fā)明的優(yōu)點是非對稱地添加局部電阻元件而在漏極結(jié)構(gòu)304中產(chǎn)生電阻鎮(zhèn)流作用，且不需要在源極側(cè)302或OP塊310上的對應(yīng)電阻結(jié)構(gòu)。通過電阻鎮(zhèn)流，利用中等或低電阻結(jié)構(gòu)，可以實現(xiàn)現(xiàn)有技術(shù)的高阻結(jié)構(gòu)的RF ESD優(yōu)點。因此，1至100歐姆的局部電阻結(jié)構(gòu)可以實現(xiàn)等效于通過現(xiàn)有技術(shù)包含在結(jié)構(gòu)中的兆歐姆大電阻的ESD益處。使用大約觸點孔尺寸的小電阻減小了電容性和電感性作用。其他的方案比如擴散電阻或甚至導線互連是面積強勢的，且由于電感和電容性作用導致較差的Q值。使用局部電阻320，實現(xiàn)了良好的ESD鎮(zhèn)流，且沒有RF降級作用。
圖4是本發(fā)明所述的具有以交叉趾狀組合進觸點結(jié)構(gòu)420中的另一非對稱MOSFET晶體管結(jié)構(gòu)400的示圖。添加局部電阻元件422在漏極結(jié)構(gòu)404中產(chǎn)生鎮(zhèn)流作用。此時局部鎮(zhèn)流電阻提供了令人滿意的ESD和閉鎖保護，不再需要硅化物塊掩模結(jié)構(gòu)。使用大約觸點孔尺寸的小電阻422減小了電容和電感性作用。其他的方案比如擴散電阻或甚至導線互連是面積強勢的，且由于電感和電容性作用導致較差的Q值。使用局部電阻422，實現(xiàn)了良好的ESD鎮(zhèn)流，且沒有RF降級作用。此外，通過選擇觸點444相對于電阻422的位置，可以補償不均勻的熱分布，實現(xiàn)改進的橫向電流分布。
圖5是本發(fā)明所述的具有以交叉趾狀組合進觸點結(jié)構(gòu)502和504以及柵極電阻結(jié)構(gòu)520中的局部鎮(zhèn)流電阻的絕緣體上硅(SOI)非對稱晶體管結(jié)構(gòu)500的示圖。添加局部電阻元件504在漏極結(jié)構(gòu)510中產(chǎn)生鎮(zhèn)流。使用大約觸點孔尺寸的小電阻504減小了電容和電感性作用。其他的方案比如擴散電阻或甚至導線互連是面積強勢的，且由于電感和電容性作用導致較差的Q值。使用局部電阻504，實現(xiàn)了良好的ESD鎮(zhèn)流，且沒有RF降級作用。在SOI技術(shù)中，只有SOI才有的失效機理出現(xiàn)在柵極520和漏極510，以及柵極520和源極530之間。因此，在SOI中，與柵極串聯(lián)的高阻元件可以消除在高級SOI微處理器上觀測到的電荷器件模型失效機理。
在圖5中示出的本發(fā)明的重要優(yōu)點是可以選擇性地根據(jù)所需的電流調(diào)整將局部電阻放入特定數(shù)目的觸點區(qū)域中。如圖所示，三個局部電阻504放入漏極區(qū)域510的三個特定觸點區(qū)域502中，與漏極觸點504交替布置。這樣，本發(fā)明能僅在源極-漏極結(jié)構(gòu)的一側(cè)引入不均勻的電阻。這樣通過選擇性地放置局部電阻504，能在漏極側(cè)擴展電流，或優(yōu)化電流。在高電流應(yīng)用場合這是非常重要的，因為流經(jīng)晶體管源極-漏極結(jié)構(gòu)的電流不均勻。本發(fā)明能通過選擇性地放置局部電阻504實現(xiàn)電流的調(diào)節(jié)。
至此所述的局部鎮(zhèn)流電阻在晶體管漏極結(jié)構(gòu)內(nèi)的觸點孔內(nèi)形成。在本發(fā)明中可用于局部電阻的結(jié)構(gòu)尺寸被局限于觸點孔尺寸，它們的電阻值也必須受到這一物理限制的限制。通常，漏極觸點孔的局部電阻值不能提供兆歐姆的數(shù)值，而在某些應(yīng)用中可能需要。
圖6是本發(fā)明所述的具有在漏極和柵極結(jié)構(gòu)中的局部鎮(zhèn)流電阻的非對稱MOSFET晶體管結(jié)構(gòu)600的示圖。如上所述，添加局部電阻元件604在漏極結(jié)構(gòu)610中產(chǎn)生鎮(zhèn)流。使用大約為觸點孔尺寸602的小電阻減小了電容和電感性作用。其他的方案比如擴散電阻或甚至導線互連是面積強勢的，且由于電感和電容性作用導致較差的Q值。使用一或多個漏極觸點局部電阻604，實現(xiàn)了良好的ESD鎮(zhèn)流，且沒有RF降級作用。本發(fā)明的另一優(yōu)點是為柵極620添加了局部電阻650。該局部電阻650削減流經(jīng)柵極結(jié)構(gòu)620的電流，這樣改善了柵極620的電流泄漏特性。與柵極620串聯(lián)放置局部電阻650還改善了柵極結(jié)構(gòu)620的阻抗，從而改善了MOSFET 600的ESD保護。
圖7是具有在柵極結(jié)構(gòu)720中鎮(zhèn)流的局部電阻750的非對稱接地柵極MOSFET晶體管結(jié)構(gòu)700的原理圖。在這種結(jié)構(gòu)中，柵極700為OFF，且“綁定(tied)”于地線760。重要的是柵極720沒有直接硬連線至地線，而是代之以通過放在柵極觸點孔752中的局部電阻750“連接”于地線760。當柵極720以這種方式接地時，在柵極720和真正的源極730觸點之間的阻抗仍然較大?，F(xiàn)在柵極720結(jié)構(gòu)可以對與漏極710的高阻和自然電容的RC響應(yīng)相應(yīng)的ESD脈沖作出響應(yīng)。這樣，當ESD事件出現(xiàn)時，柵極結(jié)構(gòu)720將連接于輸入源觸點焊盤744。這一優(yōu)點對該電路的ESD保護很重要。使用柵極局部電阻750，實現(xiàn)了良好的ESD鎮(zhèn)流，而沒有RF降級作用。
優(yōu)選在柵極結(jié)構(gòu)720中設(shè)置高阻元件750。使用漏極中的低阻觸點電阻，和柵極結(jié)構(gòu)中的高阻電阻，電流將沒有限制地從源極流向漏極。此外，現(xiàn)在柵極結(jié)構(gòu)可以對與漏極的高阻和自然電容的RC響應(yīng)相關(guān)的ESD脈沖作出響應(yīng)。這樣，當ESD事件出現(xiàn)時，柵極結(jié)構(gòu)將連接于輸入焊盤。這一優(yōu)點對該電路的ESD保護很重要。而且，在CDM事件中，電荷經(jīng)源極630進入現(xiàn)有技術(shù)的MOSFET器件襯底中，且經(jīng)過柵極，然后進入漏極，避開源極在本發(fā)明的實施例中，與柵極720串聯(lián)的局部電阻750提供的阻抗將避開電流路徑。由于在觸點孔752內(nèi)放置電阻752，這些優(yōu)點也具有尺寸經(jīng)濟性。
圖8是示出了連接于地線810的接地柵極硅化物塊MOSFET結(jié)構(gòu)800的示意圖。添加硅化物塊掩模實現(xiàn)ESD鎮(zhèn)流，需要面積，且增加由于源極和漏極電容造成的過載作用。這種技術(shù)將局部柵極電阻802集成入MOSFET中，但受到注入物的源極/漏極電阻值的限制。
圖9是示出了本發(fā)明所述的硅化物塊MOSFET結(jié)構(gòu)和連接于地線910的局部電阻鎮(zhèn)流元件的示意圖。為了提供漏極作用，漏極電阻952與漏極910、源極930和具有局部柵極電阻950的柵極920結(jié)構(gòu)串聯(lián)使用。因為較高的電阻值可能具有不利影響，衰減器件的性能，所以對于這種應(yīng)用，通常優(yōu)選約10至約100歐姆的中等電阻值的局部電阻950。例如試圖驅(qū)動與接收器串聯(lián)的局部電阻950的10歐姆驅(qū)動器正尋找特定的阻抗，且中等范圍的電阻將比通常在現(xiàn)有技術(shù)中發(fā)現(xiàn)的ESD結(jié)構(gòu)的高范圍電阻提供更優(yōu)的性能。添加硅化物塊掩模實現(xiàn)ESD鎮(zhèn)流，需要面積，且增加由于源極和漏極電容造成的過載作用。這種標準技術(shù)將電阻集成入MOSFET中，但受到注入物的源極/漏極電阻值的限制。添加局部電阻不影響RF元件的Q，也不影響面積。通過提供兩種方案，漏極和源極的電阻不依賴于MOSFET的源極漏極串聯(lián)薄膜電阻。
圖10是示出了典型現(xiàn)有技術(shù)的硅鍺晶體管(SiGe)1000的布局圖。觸點1008在發(fā)射極1006、基極1004和集電極1002區(qū)域內(nèi)形成。對于ESD保護問題，SiGe晶體管易于受到發(fā)射極1006、基極1004和集電極1002的失效機理而損壞。這種元件的共同弱點是基極1004-發(fā)射極1006的失效機理。失效也出現(xiàn)在集電極1002至發(fā)射極1006的界面處。
圖11是示出了本發(fā)明所述的具有整合在基極1124內(nèi)的選定觸點區(qū)域1110內(nèi)的局部電阻元件1102的SiGe晶體管1100的布局圖。局部電阻元件1102提供避免基極1124-發(fā)射極1126的失效機理的ESD保護。SiGe HBT器件需要高頻操作，且受電感和電容性電阻元件的影響。因此，限于所述器件的電阻1102不會增加電容或電感而具有優(yōu)點。電阻1102改變了基極1104的有效基極電阻，從而提供ESD保護。此外，通過選擇性地選擇和在某些基極觸點孔1110內(nèi)放置電阻，而在其他基極觸點孔1130內(nèi)不放置電阻，本發(fā)明也可用于調(diào)節(jié)相對于電流為橫向的基極中的橫向電阻鎮(zhèn)流問題。
圖12是示出了本發(fā)明所述的具有整合入發(fā)射極觸點1210內(nèi)的局部發(fā)射極1202電阻元件1204的SiGe晶體管1200的布局圖。觸點區(qū)域1228在發(fā)射極1202、基極1206和集電極1216區(qū)域內(nèi)形成。SiGe HBT器件需要高頻操作，且受電感和電容性電阻元件的影響。這樣，具有限于器件的電阻并沒有增加電容或電感而具有優(yōu)點。發(fā)射極電阻1204可以提供ESD保護，以及可以用于調(diào)節(jié)相對于電流為橫向的基極1206中的橫向電阻鎮(zhèn)流問題。發(fā)射極鎮(zhèn)流提供了電和熱穩(wěn)定性。
由于負載作用和頻率響應(yīng)，在發(fā)射極電阻1204中低電阻值是優(yōu)選的，以便使性能影響最小化。這樣，“高Q”元件是優(yōu)選的。結(jié)合使用局部電阻1204將沒有寄生電阻、電導或電容。制成硅材料形成的電阻通常產(chǎn)生硅電容、電感或空間問題。所以，用于SiGe結(jié)構(gòu)的本發(fā)明的重要優(yōu)點是在觸點孔內(nèi)提供較小的、緊湊的電阻元件的能力，其中所述電阻元件沒有Si結(jié)構(gòu)元件制成的電阻元件的固有缺點，比如圖2中的大硅化物塊掩模“OP”電阻結(jié)構(gòu)210。大約1至10歐姆的發(fā)射極局部電阻1204的電阻值將提供良好的發(fā)射極鎮(zhèn)流作用。有限的電阻值還提供了超出現(xiàn)有技術(shù)的器件電阻結(jié)構(gòu)的熱和電穩(wěn)定性。
圖13是示出了SiGe晶體管的局部發(fā)射極電阻電路1300的原理圖。SiGe晶體管1304和局部發(fā)射極電阻元件1310集成入輸出級方案1320中，這樣導致性能改善，且比使用外部電阻的現(xiàn)有技術(shù)結(jié)構(gòu)(未示出)節(jié)省約30％的面積。SiGe HBT器件需要高頻操作，且受電感和電容性電阻元件的影響。這樣，具有限于器件的電阻1310沒有增加電容或電感而具有優(yōu)點。發(fā)射極電阻1310可以提供ESD保護，以及可以用于調(diào)節(jié)相對于電流為橫向的基極中的橫向電阻鎮(zhèn)流問題。發(fā)射極鎮(zhèn)流提供了電和熱穩(wěn)定性。低電阻值是優(yōu)選的，以便使性能影響最小化。大約1至10歐姆的發(fā)射極局部電阻1204的電阻值將提供良好的發(fā)射極鎮(zhèn)流作用。
圖14是本發(fā)明所述的具有集成入發(fā)射極結(jié)構(gòu)1420觸點孔1412中的局部電阻元件1410的SiGe晶體管1400的剖面圖。發(fā)射極區(qū)域1421伸入導觸點孔1412中；孔1412形成為電解質(zhì)襯底材料1415上的開口。導電金屬層1411位于電解質(zhì)襯底1415上方，導電元件1413形成金屬層1411和局部電阻1410之間的結(jié)構(gòu)和電路連接。發(fā)射極電阻1410可以提供ESD保護，以及可用于調(diào)節(jié)相對于電流橫向的基極1422中的橫向電阻鎮(zhèn)流問題。所述器件包括外部電阻元件1432，和內(nèi)部電阻元件1426和電阻連接結(jié)構(gòu)1428。還示出了STI區(qū)域1430和P+區(qū)域1424部分。發(fā)射極鎮(zhèn)流提供了電和熱穩(wěn)定性。低電阻值是使性能影響最小化所需要的。大約1至10歐姆的電阻值將提供良好的發(fā)射極鎮(zhèn)流。因此，這種結(jié)構(gòu)改善了用于在45、90、200和300千兆赫的速度下運行的晶體管的性能。
圖15是具有基極電阻元件1510的SiGe晶體管1500的原理圖，其中基極1516連接于地線1520。SiGe晶體管的弱點是基極-發(fā)射極失效機理。SiGe HBT器件需要高頻操作，且受電感和電容性電阻元件的影響。這樣，具有限于所述器件的電阻1510不增加電容或電感而具有優(yōu)點，且比外部電阻結(jié)構(gòu)(未示出)節(jié)省約20％的面積?；鶚O電阻1510可以提供ESD保護，以及可以用于調(diào)節(jié)相對于電流為橫向的基極中的橫向電阻鎮(zhèn)流問題圖16是本發(fā)明所述的具有集成入兩個平行的基極結(jié)構(gòu)1620中的局部電阻元件1610的SiGe晶體管電路1600的剖面圖。N-集電極1630與P+區(qū)域1636和STI區(qū)域1634鄰接，且在N+基座1638和N++子集電極1640上方。N+發(fā)射極1632位于集電極1630上方?；鶚O凸起1620、導電元件1646和局部電阻1610位于觸點孔1645內(nèi)；孔1645形成為電介質(zhì)襯底材料1644中的開口。導電元件1646形成金屬層1642和局部電阻1610之間的結(jié)構(gòu)和電路連接。SiGe晶體管的弱點是基極1620-發(fā)射極1632失效機理。SiGe HBT器件需要高頻操作，且受電感和電容性電阻元件的影響。這樣，具有限于所述器件的電阻不增加電容或電感而具有優(yōu)點?；鶚O電阻1610可以提供ESD保護，以及可以用于調(diào)節(jié)相對于電流為橫向的基極1620中的橫向電阻鎮(zhèn)流問題。電路1600可以接地，或者可以是輸入電路而無需接地。
圖17是本發(fā)明所述的具有集成入柵極結(jié)構(gòu)1720中的局部集成電阻元件1710的絕緣體上硅(SOI)橫向二極管電路1700的布局圖。在SOI技術(shù)中，橫向元件用于ESD保護。SOI橫向二極管1700與晶體管結(jié)構(gòu)不同。一側(cè)是“PFET型”結(jié)構(gòu)1730，另一側(cè)是“NFET型”結(jié)構(gòu)1740。掩模1750落在中間，柵極1720“P摻雜”在一側(cè)1722，“N摻雜”在另一側(cè)1724。這樣，橫向二極管1700沒有象晶體管那樣限定npn或pnp結(jié)構(gòu)。而是，它可以是p+p-n+或p+p-n-器件，取決于柵極1720的摻雜。使用陽極1730、陰極1740或柵極1720區(qū)域的局部電阻元件1702可以在ESD事件中避免失效。在現(xiàn)有技術(shù)中的CDM失效通常經(jīng)由柵極結(jié)構(gòu)1720出現(xiàn)，從柵極到源極和從柵極到漏極。為柵極結(jié)構(gòu)1720添加電阻1710避免了柵極結(jié)構(gòu)由于HBM、MM和CDM事件造成的電過載。在接收器網(wǎng)絡(luò)中，出現(xiàn)的SOI失效經(jīng)過晶體管，導致失效。在觸點孔中具有局部電阻結(jié)構(gòu)1702和1710避免了SOI微處理器中的ESD失效。
圖18是本發(fā)明所述的具有集成在柵極結(jié)構(gòu)1810內(nèi)的局部集成電阻元件1802的SOI橫向二極管結(jié)構(gòu)1800的剖面圖。器件1800是具有突變結(jié)的Lubistor。在柵極結(jié)構(gòu)1810周圍設(shè)有N+陰極1840和P+陽極1830。柵極結(jié)構(gòu)1810包括掩模1817，其一側(cè)是N+-摻雜區(qū)域1811，另一側(cè)是P+摻雜區(qū)域1813，這些結(jié)構(gòu)位于N-區(qū)域1815上方。還設(shè)有STI區(qū)域1812、埋入的氧化物層1814和P-/P+襯底1816。導電金屬層1822在電路中與局部電阻1802連接。雖然該實施例示出了在陽極1830、陰極1840和柵極1810區(qū)域內(nèi)的局部電阻元件1802，但局部電阻可以僅位于這些區(qū)域1830、1840和1810之一或多個區(qū)域內(nèi)。使用在陽極1830、陰極1840或柵極1810區(qū)域內(nèi)的局部電阻元件1802還避免了ESD事件中的失效。CDM失效經(jīng)柵極結(jié)構(gòu)1720，從柵極到源極和從柵極到漏極。為柵極結(jié)構(gòu)1810添加電阻1802避免了柵極結(jié)構(gòu)1810由于HBM、MM和CDM事件造成的電過載。在接收器網(wǎng)絡(luò)中，出現(xiàn)的SOI失效經(jīng)過晶體管，導致失效。在觸點孔中具有局部電阻結(jié)構(gòu)1802避免了SOI微處理器中的ESD失效。這種元件對于在SOI技術(shù)中成功很重要。
圖19是本發(fā)明所述的SOI橫向二極管電路1900的布局原理圖。具有柵極結(jié)構(gòu)1920的多晶硅約束二極管1904平行于局部集成電阻元件1902。使用在柵極區(qū)域1920內(nèi)的局部電阻元件1902可以避免ESD事件中的失效。CDM失效經(jīng)由柵極結(jié)構(gòu)，從柵極到源極和從柵極到漏極。為柵極結(jié)構(gòu)添加電阻1902避免了柵極結(jié)構(gòu)由于HBM、MM和CDM事件造成的電過載。在接收器網(wǎng)絡(luò)中，出現(xiàn)的SOI失效經(jīng)過晶體管，導致失效。在觸點孔中具有局部電阻結(jié)構(gòu)避免了SOI微處理器中的ESD失效。
重要的是本發(fā)明公開了局部電阻元件的使用，該元件保持較高的Q因數(shù)和電阻，足以驅(qū)動電流流經(jīng)電路，從而在電路使用時能使用電流流經(jīng)的電路，并在電路不使用時停止電流流經(jīng)電路，而免受閉鎖、HBM、MM和CDM事件的影響。如上所述，通過與SiGe晶體管集成，本發(fā)明可用于SOI和CMOS應(yīng)用中，以及MOSFET電路。
對于避免SRAM應(yīng)用中的軟錯誤閉鎖干擾，如上所述，希望在交叉耦合結(jié)構(gòu)的路徑中插入電阻。而且優(yōu)選這么作，且沒有增加單元的尺寸。圖20示出了典型的SRAM單元布局，示出了節(jié)點2002和2004的位置，以及本發(fā)明所述的局部電阻2003和2005的建議位置。
圖21是示出了本發(fā)明所述的局部電阻薄膜的優(yōu)選位置2106和2108的WCA晶體管觸點2104的塊圖。多晶硅柵極節(jié)點2112位于氧化物2116、pFET2122和nFET2124區(qū)域上方。通過在交叉耦合節(jié)點區(qū)域2101內(nèi)的M1金屬層2110和多晶硅柵極節(jié)點2112之間添加電阻薄膜2130，在觸點-M1界面2106或觸點-多晶硅柵極界面2108處，并將電阻薄膜2130的寬度限制在觸點通孔2120的寬度，這樣可以添加局部電阻2130，而沒有增加單元尺寸。
局部電阻元件2130的實際尺寸和對準對本發(fā)明很關(guān)鍵，因為形成的觸點2104-電阻薄膜2130電路的電特性將由觸點2104的材料性能、面積和尺寸確定。優(yōu)選的是局部電阻薄膜2130是絕緣或半絕緣材料。適當?shù)牟牧习ㄋ淼姥趸锘虻铮枳⑷氲难趸锘虻?。大致?shù)值和電阻由SER抗擾性和器件2101的寫入速度和功能性確定。通常，低電阻偏移不是本發(fā)明的問題。實際上，一些單元可能對SER更敏感。
在本發(fā)明的一個實施例中，晶體管結(jié)構(gòu)如下形成。所有的晶體管結(jié)構(gòu)以典型的現(xiàn)有技術(shù)方式定義和形成，直到且包括觸點填充和拋光。這樣本發(fā)明所述的局部電阻薄膜淀積在觸點上。適當?shù)谋∧た梢允欠蔷B(tài)多晶硅，0.1微米厚，100O-cm。施加掩模，且除了相關(guān)觸點外從所有觸點上去除電阻薄膜。然后進行正常的加工，直到標準的M1蝕刻，其中M1蝕刻停止在薄膜上。然后再次進行正常加工。
在本發(fā)明的另一實施例中，晶體管器件通過典型的現(xiàn)有技術(shù)工藝步驟定義，直到淀積阻擋層氮化物薄膜的步驟。然后淀積電阻薄膜然后照常繼續(xù)加工，直到“觸點蝕刻”步驟。所有觸點蝕刻穿過阻擋層氮化物，蝕刻停止在新的電阻薄膜上。進行掩模和蝕刻步驟，其中除了相關(guān)的觸點外從所有觸點上蝕刻掉電阻薄膜。然后再次進行正常的器件加工。
在本發(fā)明的另一實施例中，晶體管器件再次以典型的現(xiàn)有技術(shù)方式定義，直到M1絕緣體淀積步驟。為形成電阻觸點，定義M1槽。電阻薄膜，比如非晶態(tài)多晶硅，0.1微米厚，100O-cm，淀積在定義的槽內(nèi)。然后定義額外需要的M1槽，且進行典型的器件加工步驟，直到完成器件的制造。
上述實施例提供了高電阻的局部電阻-觸點結(jié)構(gòu)，而沒有改變單元尺寸。本發(fā)明還公開了使用工藝和材料的方法和結(jié)構(gòu)，且與銅集成方案兼容。
圖22a至22d示出了本發(fā)明所述的另一晶體管結(jié)構(gòu)。圖22a示出了制造至M1蝕刻步驟的普通晶體管結(jié)構(gòu)2200，其中觸點2210在通孔2212內(nèi)形成。電介質(zhì)襯底2214在結(jié)構(gòu)2200的上表面2215上形成，且通孔2216在觸點2210上方形成。
在圖22b中，硅層2220濺射淀積在暴露的電介質(zhì)襯底表面2217上和觸點2210的上表面2219上。圖22c示出了處理硅層2220的步驟2230，比如臭氧工藝或空氣暴露工藝。為了使得在接觸金屬阻擋層(TaN/Ta)時的氧化物消耗最小化，優(yōu)選在硅層2220上淀積第二硅層(未示出)，并以類似的方式處理。然后，以現(xiàn)有的步驟對結(jié)構(gòu)2200進行剩余的M1蝕刻；完成襯里晶種、鍍敷和CMP。如圖22d所示的所形成的結(jié)構(gòu)提供了本發(fā)明所述的通過SRAM單元2260的節(jié)點2250上的觸點2240和硅電阻薄膜層2221形成的高電阻觸點結(jié)構(gòu)，避免SER。
圖23是本發(fā)明所述的SRAM 2260的M1 2240、硅電阻薄膜層2221和觸點2210的界面2265的詳細圖。
圖24和25提供了本發(fā)明的三個SRAM晶片實施例的行為的示圖“示例1”2402、“示例2”2406和“示例3”2410。示例1是SRAM晶片，其中包含200埃(A)的Si的第一電阻層在第一化學氣相淀積步驟中濺射淀積在包括觸點柱的上表面上。然后濺射工具設(shè)備允許空氣在最小氧化第二步驟中對任何位置進行“瞬時空氣暴露停頓”，持續(xù)約1分鐘至10分鐘，其中Si層與空氣反應(yīng)而形成氮化硅化合物層。在第三步驟中，濺射工具在氮化硅化合物層上放置另一200A的Si層。這樣示例1提供了Si/SixNyOz局部電阻層結(jié)構(gòu)，其中x，y和z是原子數(shù)。
示例2和示例3是兩個其他的SRAM晶片，其中包含200A Si的第一電阻層在第一化學氣相淀積步驟中濺射淀積在包括觸點柱的上表面上。然后，在最小氧化第二步驟中使用臭氧。臭氧比空氣更易反應(yīng)，比空氣優(yōu)選，從而可以改進氧化性氣流的控制和生成的氧化層的薄膜厚度。因此，氧化性氣體暴露時間通常比示例1的工藝中的空氣暴露所需的時間更短，其中臭氧氣體暴露時間優(yōu)選大約數(shù)秒或單位數(shù)分鐘。Si層與臭氧反應(yīng)，而形成二氧化硅化合物層。在一個實施例中，所形成的SixOy層具有約180A的厚度，其中x和y是原子數(shù)。在第三步驟中，濺射工具在氮化硅化合物層上放置另一200A的Si層。這樣，示例2和示例3提供了Si/SixOy局部電阻層結(jié)構(gòu)。
對于每一示例1 2402、示例2 2406和示例3 2410來說，圖24示出了在1μA下的4點隔離的CA測量值，圖25示出了作為電壓的函數(shù)的2點中間隔離的CA電阻。
圖26是本發(fā)明所述的另一SRAM晶片的剖面圖。銅M1層2602形成具有經(jīng)過局部電阻Si薄膜層2610的觸點2606的電路，其中銅層2602和局部電阻2610在silk材料2604內(nèi)的空位2605中形成。觸點2606在bpsg材料2612中形成。圖27繪出了在三個不同示例上每個晶片測試50個芯片的情況下的電阻層1610的兩個實施例的電阻行為。對于典型的現(xiàn)有技術(shù)的記錄工藝(process-of-record)(POR)結(jié)構(gòu)2702，其中現(xiàn)有技術(shù)的M1-觸點結(jié)構(gòu)沒有電阻層，電阻值2703都小于5歐姆。對于本發(fā)明所述的包括35A厚的Si層2610的M1-觸點結(jié)構(gòu)，電阻值2705表現(xiàn)為50歐姆或更小，從而提供在上述發(fā)明的某些實施例中優(yōu)選的中等電阻的局部電阻結(jié)構(gòu)。對于包括50A厚的Si層2610的M1-觸點結(jié)構(gòu)2706，電阻值2707表現(xiàn)為約100至約500歐姆，這樣提供在上述發(fā)明的某些實施例中優(yōu)選的更高范圍的中等電阻的局部電阻結(jié)構(gòu)。
圖28示出了分別由本發(fā)明所述的Si局部電阻薄膜的第一和第二實施例2802和2810呈現(xiàn)的電阻值，其中實施例2810通過用于形成實施例2802的工藝形成，其中附加的步驟是包括硼摻雜。如圖中表現(xiàn)的，硼摻雜工藝步驟減小了電阻值；然而，所形成的局部電阻結(jié)構(gòu)的值的范圍很大。這樣，實施例2810可以是優(yōu)選的，其中某些觸點柱而不是全部的觸點柱需要低電阻，尤其是橫向鎮(zhèn)流問題更喜歡與局部電阻薄膜相結(jié)合的在觸點柱之中的不均勻電阻分配的情況。雖然已經(jīng)根據(jù)單個優(yōu)選實施例描述了本發(fā)明，但對于本領(lǐng)域的技術(shù)人員來說可以作出多種替代和改進，而沒有脫離本發(fā)明。因此，本發(fā)明旨在包含落入所附權(quán)利要求范圍內(nèi)的所有替代例。
權(quán)利要求
1.一種形成具有集總電阻的半導體器件的觸點柱的方法，所述方法包含步驟a.提供具有至少一個觸點區(qū)域的襯底；b.在所述襯底上形成絕緣層，所述絕緣層與所述觸點區(qū)域重疊且接觸；c.在所述絕緣層中形成觸點孔而露出所述觸點區(qū)域；d.在所述觸點孔中提供第一導電材料，而形成具有上表面和下表面的觸點柱，所述下表面與所述觸點區(qū)域呈電路連接；e.通過至少在所述觸點柱上表面和觸點柱下表面之一上的觸點孔內(nèi)布置電阻材料層而形成集總電阻；其中所述集總電阻與所述觸點柱在所述半導體的觸點區(qū)域和電節(jié)點之間呈電路串聯(lián)連接。
2.如權(quán)利要求1所述的方法，其特征在于所述電阻材料層是從包括厚度約0.1微米的濺射硅材料、隧道氧化物、隧道氮化物、硅注入氧化物、硅注入氮化物和非晶態(tài)多晶硅的薄膜構(gòu)成的組中選擇的。
3.如權(quán)利要求1所述的方法，其特征在于所述半導體器件是靜態(tài)隨機存取存儲器件，所述電阻材料層位于在觸點-M1界面或觸點-多晶硅柵極界面處的M1金屬交叉耦合節(jié)點和多晶硅柵極節(jié)點之間的交叉耦合中；還包含將電阻材料層的寬度限制在觸點孔的寬度的步驟。
4.如權(quán)利要求1所述的方法，其特征在于所述半導體器件是雙極晶體管，集總電阻具有在約1歐姆至10歐姆的電阻值，且所述集總電阻使所述雙極晶體管的基極、發(fā)射極或集電極與所述觸點柱電路串聯(lián)連接。
5.如權(quán)利要求4所述的方法，其特征在于所述雙極晶體管是絕緣體上硅橫向二極管，所述集總電阻和觸點柱形成至少陽極、陰極或柵極之一中的局部電阻元件。
6.如權(quán)利要求4所述的方法，其特征在于還包含設(shè)置與局部電阻元件呈并聯(lián)電路連接的柵極結(jié)構(gòu)的步驟。
7.如權(quán)利要求1所述的方法，其特征在于形成集總電阻和觸點柱的步驟包含在晶體管漏極結(jié)構(gòu)內(nèi)的觸點孔中形成集總電阻和觸點柱，還包含使集總電阻和觸點柱與柵極電路串聯(lián)連接的步驟，所述電阻具有在約1歐姆和約10歐姆之間的電阻值，其中所述漏極具有不等于源極復合電阻的復合電阻。
8.如權(quán)利要求7所述的方法，其特征在于所述器件是MOSFET，所述集總電阻和觸點柱形成第一局部電阻，還包含步驟在柵極中的觸點孔內(nèi)形成第二集總電阻和觸點柱，所述第二集總電阻具有大于約10歐姆的電阻值；使第二集總電阻和第二觸點柱與第一局部電阻電路串聯(lián)連接。
9.如權(quán)利要求8所述的方法，其特征在于還包含通過第二集總電阻連接柵極和地線的步驟。
10.如權(quán)利要求1所述的方法，其特征在于所述器件是MOSFET，還包含通過選擇性地在漏極上放置多個集總電阻和觸點柱調(diào)節(jié)流經(jīng)MOSFET的電流的步驟。
11.如權(quán)利要求10所述的方法，其特征在于調(diào)節(jié)電流的步驟包含在MOSFET的漏極側(cè)上形成多個觸點的步驟；形成集總電阻和觸點柱的步驟包含在交叉趾狀圖案的多個觸點形成的組中的每一個觸點內(nèi)形成集總電阻和觸點柱結(jié)構(gòu)，所述圖案包含觸點和集總電阻以及觸點柱結(jié)構(gòu)的交替分布。
12.如權(quán)利要求1所述的方法，其特征在于所述器件是SiGe晶體管，其中觸點孔在基極區(qū)域，還包含通過選擇性地在基極區(qū)域放置多個集總電阻和觸點柱結(jié)構(gòu)調(diào)節(jié)流經(jīng)晶體管的電流，從而改變有效基極電阻的步驟。
13.如權(quán)利要求12所述的方法，其特征在于所述集總電阻具有從約1歐姆至約10歐姆的電阻值。
14.如權(quán)利要求12所述的方法，其特征在于調(diào)節(jié)電流的步驟包含在基極區(qū)域形成多個觸點的步驟；形成集總電阻和觸點柱的步驟包含在交叉趾狀圖案的多個觸點形成的組中的每一個觸點內(nèi)形成集總電阻和觸點柱結(jié)構(gòu)，所述圖案包含觸點和集總電阻以及觸點柱結(jié)構(gòu)的交替分布。
15.如權(quán)利要求1所述的方法，其特征在于所述器件是SiGe晶體管，其中觸點孔在發(fā)射極上方。
16.如權(quán)利要求15所述的方法，其特征在于集總電阻具有從約1歐姆至約10歐姆的電阻值。
17.如權(quán)利要求16所述的方法，其特征在于還包含通過選擇性地在發(fā)射極上方放置多個集總電阻和觸點柱調(diào)節(jié)流經(jīng)晶體管的電流的步驟。
18.如權(quán)利要求17所述的方法，其特征在于調(diào)節(jié)電流的步驟包含在發(fā)射極上方形成多個觸點的步驟；形成集總電阻和觸點柱的步驟包含在交叉趾狀圖案的多個觸點形成的組中的每一個觸點內(nèi)形成集總電阻和觸點柱結(jié)構(gòu)，所述圖案包含觸點和集總電阻以及觸點柱結(jié)構(gòu)的交替分布。
19.一種用于使局部電阻元件與半導體器件觸點集成的方法，所述局部電阻元件具有約1歐姆至約100歐姆的電阻值，包含下述步驟在中間電介質(zhì)和所述觸點上淀積第一電阻薄膜；掩蔽所述觸點形成局部電阻的位置；蝕刻而去除薄膜；淀積難熔金屬薄膜；淀積導電金屬；以及拋光所述中間電介質(zhì)表面。
20.如權(quán)利要求19所述的方法，其特征在于還包含在掩蔽步驟之前的下述步驟氧化所述第一電阻薄膜；在所述第一電阻薄膜上淀積第二電阻薄膜；以及氧化所述第二電阻薄膜。
21.一種具有有集總電阻的觸點柱的半導體器件，包含a.具有至少一個觸點區(qū)域的襯底；b.在所述襯底上形成的絕緣層，所述絕緣層與所述觸點區(qū)域重疊且接觸；c.在所述絕緣層中形成的觸點孔，從而露出所述觸點區(qū)域；d.位于所述觸點孔內(nèi)的觸點柱，所述觸點柱具有上表面和下表面，所述下表面與所述觸點區(qū)域呈電路連接；e.位于至少在所述觸點柱上表面和觸點柱下表面之一的觸點孔內(nèi)的集總電阻材料層，其中所述電阻材料層和所述觸點柱形成局部電阻結(jié)構(gòu)；其中所述局部電阻結(jié)構(gòu)在所述半導體器件的觸點區(qū)域和電節(jié)點之間呈電路串聯(lián)連接。
22.如權(quán)利要求21所述的半導體器件，其特征在于所述電阻材料層是從包括厚度約0.1微米的濺射硅材料、隧道氧化物、隧道氮化物、硅注入氧化物、硅注入氮化物和非晶態(tài)多晶硅構(gòu)成的組中選擇的。
23.如權(quán)利要求21所述的半導體器件，其特征在于所述器件是靜態(tài)隨機存取存儲器件，所述電阻材料層位于在觸點-M1界面或觸點-多晶硅柵極界面處的M1金屬交叉耦合節(jié)點和多晶硅柵極節(jié)點之間的交叉耦合中；所述電阻材料層還具有不大于觸點孔的寬度的寬度。
24.如權(quán)利要求21所述的半導體器件，其特征在于所述器件是雙極晶體管，集總電阻具有在約1歐姆至10歐姆的電阻值，且所述集總電阻使所述雙極晶體管的基極、發(fā)射極或集電極與所述觸點柱電路串聯(lián)連接。
25.如權(quán)利要求24所述的半導體器件，其特征在于所述雙極晶體管是絕緣體上硅橫向二極管，所述集總電阻和觸點柱形成至少陽極、陰極或柵極之一中的局部電阻元件。
26.如權(quán)利要求24所述的半導體器件，其特征在于柵極結(jié)構(gòu)與局部電阻元件呈并聯(lián)電路連接。
27.如權(quán)利要求21所述的半導體器件，其特征在于局部電阻結(jié)構(gòu)和觸點孔在晶體管漏極結(jié)構(gòu)內(nèi)形成，所述局部電阻結(jié)構(gòu)與柵極電路串聯(lián)連接，所述電阻具有在約1歐姆和約10歐姆之間的電阻值，其中所述漏極具有不等于源極電阻的復合電阻。
28.如權(quán)利要求27所述的半導體器件，其特征在于所述器件是MOSFET，所述局部電阻結(jié)構(gòu)形成第一局部電阻，還包含位于柵極中的觸點孔內(nèi)的第二柱上的第二集總電阻，所述第二集總電阻具有大于約10歐姆的電阻值；以及所述第二集總電阻和第二觸點柱與第一局部電阻電路串聯(lián)連接。
29.如權(quán)利要求28所述的半導體器件，其特征在于所述柵極通過第二集總電阻連接地線。
30.如權(quán)利要求21所述的半導體器件，其特征在于所述器件是MOSFET，其中多個集總電阻和觸點柱結(jié)構(gòu)相對于漏極內(nèi)放置的其他觸點結(jié)構(gòu)放置，調(diào)節(jié)流經(jīng)MOSFET的電流。
31.如權(quán)利要求30所述的半導體器件，其特征在于多個局部電阻結(jié)構(gòu)以交叉趾狀圖案相對于其他觸點結(jié)構(gòu)位于漏極內(nèi)，所述圖案包含其他觸點和局部電阻結(jié)構(gòu)的交替分布。
32.如權(quán)利要求21所述的半導體器件，其特征在于所述器件是SiGe晶體管，其中觸點孔在基極區(qū)域，多個集總電阻和觸點柱結(jié)構(gòu)相對于放在基極區(qū)域的其他觸點結(jié)構(gòu)放置，調(diào)節(jié)了流經(jīng)晶體管的電流，從而改變有效基極電阻。
33.如權(quán)利要求32所述的半導體器件，其特征在于所述集總電阻具有從約1歐姆至約10歐姆的電阻值。
34.如權(quán)利要求33所述的半導體器件，其特征在于多個局部電阻結(jié)構(gòu)以交叉趾狀圖案相對于其他觸點結(jié)構(gòu)位于漏極內(nèi)，所述圖案包含其他觸點和局部電阻結(jié)構(gòu)的交替分布。
35.如權(quán)利要求21所述的半導體器件，其特征在于所述器件是SiGe晶體管，其中觸點孔在發(fā)射極上方。
36.如權(quán)利要求35所述的半導體器件，其特征在于集總電阻具有從約1歐姆至約10歐姆的電阻值。
37.如權(quán)利要求36所述的半導體器件，其特征在于流經(jīng)晶體管的電流通過選擇性地在發(fā)射極上方放置多個局部電阻結(jié)構(gòu)進行調(diào)節(jié)。
38.如權(quán)利要求37所述的半導體器件，其特征在于還包含在發(fā)射極上方的多個觸點，其中形成多個局部電阻結(jié)構(gòu)，分別在交叉趾狀圖案的多個觸點形成的組中的每一個內(nèi)，所述圖案包含觸點和局部電阻結(jié)構(gòu)的交替分布。
39.一種用于使具有約1歐姆至約100歐姆的電阻值的局部電阻元件與晶體管集成的半導體器件，包含中間電介質(zhì)襯底；在所述襯底內(nèi)形成的柵極結(jié)構(gòu)；注入所述柵極結(jié)構(gòu)內(nèi)的源極漏極；在所述源極漏極內(nèi)形成的觸點；淀積在所述中間電介質(zhì)和所述觸點上的第一電阻薄膜；淀積在所述電阻薄膜上的難熔金屬薄膜；淀積在所述難熔金屬薄膜上的導電金屬。
40.如權(quán)利要求39所述的半導體器件，其特征在于還包含注入所述薄膜中的摻雜劑。
全文摘要
一種用于形成具有優(yōu)良ESD保護特性的半導體器件的方法和系統(tǒng)。電阻材料層淀積在至少觸點柱上表面和下表面之一上的觸點孔內(nèi)。在優(yōu)選實施例中，集總電阻具有在約1歐姆和10歐姆之間的電阻值，或在10和100歐姆之間的電阻值。電阻層的實施例包括濺射硅材料、隧道氧化物、隧道氮化物、硅注入氧化物、硅注入氮化物和非晶態(tài)多晶硅。本發(fā)明的實施例包括SRAM、雙極晶體管，SOI橫向二極管、MOSFET和SiGe晶體管。
文檔編號H01L27/12GK1674253SQ20051000781
公開日2005年9月28日 申請日期2005年2月2日 優(yōu)先權(quán)日2004年2月3日
發(fā)明者賈森·P.·吉爾, 特倫斯·B.·胡克, 蘭迪·W.·曼恩, 威廉·J.·墨菲, 威廉·R.·唐迪, 史蒂文·H.·沃爾德曼 申請人:國際商業(yè)機器公司