專利名稱：半導體器件的制作方法
技術領域：
本發(fā)明涉及半導體器件技術，并且尤其涉及在應用于具有電源電路的半導體器件時有效的技術。
背景技術：
為了實現(xiàn)電源電路等的微型化及其快速響應，近年來電源中使用的功率MOS·FET(金屬氧化物半導體場效應晶體管)已經(jīng)朝著高頻增加的方向發(fā)展。
特別地，用作臺式或筆記本個人計算機、服務器或游戲機等的電源電路的非絕緣型DC-DC轉(zhuǎn)換器具有相對于將被控制的CPU(中央處理單元)和DSP等增加電流和頻率的趨勢。
被廣泛用作電源電路的一個例子的DC-DC轉(zhuǎn)換器具有這樣的結構，其中用于高壓側(cè)開關的功率MOS·FET和用于低壓側(cè)開關的功率MOS·FET串聯(lián)連接。用于高壓側(cè)開關的功率MOS·FET具有用于DC-DC轉(zhuǎn)換器的控制的開關功能，而用于低壓側(cè)開關的功率MOS·FET具有用于同步整流的開關功能。兩個功率MOS·FET在彼此同步時交替地導通/截止，以執(zhí)行源或電源電壓的轉(zhuǎn)換。
例如，日本未審專利公開號2002-217416中描述了這種DC-DC轉(zhuǎn)換器，該專利公開了這樣一種技術，其中用相同的封裝配置用于高壓側(cè)的功率MOS·FET和用于低壓側(cè)的功率MOS·FET，并且提高了用于高壓側(cè)的功率MOS·FET和用于低壓側(cè)的功率MOS·FET之間的電壓轉(zhuǎn)換效率(參考專利文獻1)。
例如，日本未審查專利公開號2001-25239中公開了這樣一種技術，其中通過電阻器和電容器減小表示在DC-DC轉(zhuǎn)換器處出現(xiàn)問題的噪音，在DC-DC轉(zhuǎn)換器中控制電路、驅(qū)動電路和功率MOS·FET被制成一個芯片(參考專利文獻2)。
專利文獻1日本未審專利公開號2002-217416專利文獻2日本未審查專利公開號2001-25239發(fā)明內(nèi)容作為有關DC-DC轉(zhuǎn)換器的尺寸進一步減小、速度加快和效率增加的論述結果，本發(fā)明人發(fā)現(xiàn)存在下列問題。
專利文獻1公開了將用于高壓側(cè)功率MOS·FET的開關半導體芯片和用于低壓側(cè)功率MOS·FET的開關半導體芯片的兩個導體芯片包括到同一樹脂模塑封裝中的技術。但是，沒有詳細地提及用于控制這些開關的導通/截止操作的控制電路，換言之，沒有詳細地提及用于驅(qū)動功率MOS·FET的柵極的驅(qū)動電路。當通過包括不同半導體芯片的不同封裝配置驅(qū)動電路時，用于構成DC-DC轉(zhuǎn)換器的部件數(shù)目增加，并且因此封裝面積變大。因此，擔心不能充分地實現(xiàn)DC-DC轉(zhuǎn)換器的尺寸減小。此外，由于為了連接兩個不同的封裝需要在安裝板上布置布線路徑，因此還擔心由于布線上寄生的電感而發(fā)生損耗，且因此電壓轉(zhuǎn)換效率將被降低。在高頻繼續(xù)增加之處損耗的比例尤其值得關注。
專利文獻1沒有具體涉及用于控制驅(qū)動電路的控制電路。
當控制電路用于控制驅(qū)動電路時，象在專利文獻2中那樣，驅(qū)動電路和功率MOS·FET被制成一個芯片，可以實現(xiàn)用于構成DC-DC轉(zhuǎn)換器的半導體器件的尺寸減小。但是，制造芯片的工藝變得復雜。因此擔心不能充分地產(chǎn)生各種半導體元件和電路性能。因此，擔心不能充分地實現(xiàn)DC-DC轉(zhuǎn)換器的速度加快和效率提高。還擔心用于芯片制造所需要的時間和制造成本增加。
重要的目的是如何適合于大電流和頻率的增加以及如何獲得小尺寸和高電壓轉(zhuǎn)換效率的DC-DC轉(zhuǎn)換器，以便減少或解決上述擔心。
本發(fā)明的一個目的是提供一種能提高半導體器件的電壓轉(zhuǎn)換效率的技術。
本發(fā)明的另一目的是提供一種能減小半導體器件的封裝尺寸的技術。
本發(fā)明的再一目的是提供一種能減少半導體器件的制造成本的技術。
本發(fā)明的又一目的是提供一種能實現(xiàn)半導體器件的可靠性增加的技術。
通過本說明書及附圖的描述將使本發(fā)明的上述、其他目的和新穎性特征變得明顯。
本申請中公開的代表性發(fā)明的概要將簡要說明如下。
在本發(fā)明中，用于高壓側(cè)開關的功率晶體管、用于低壓側(cè)開關的功率晶體管和驅(qū)動這些功率晶體管的驅(qū)動電路分別由不同的半導體芯片構成。這三個半導體芯片被容納或保持在一個封裝中。而且，包括用于高壓側(cè)開關的功率晶體管的半導體芯片和包括驅(qū)動電路的半導體芯片被彼此鄰近地布置。更具體地描述，本發(fā)明的半導體器件包括分別以預定間隔布置的第一芯片安裝部分、第二芯片安裝部分和第三芯片安裝部分；多個布置在第一、第二和第三芯片安裝部分周圍的外部端子；布置在第一芯片安裝部分上方且具有第一場效應晶體管的第一半導體芯片；布置在第二芯片安裝部分上方且具有第二場效應晶體管的第二半導體芯片；布置在第三芯片安裝部分上方并包括用于控制第一和第二場效應晶體管操作的控制電路的第三半導體芯片；以及包封第一、第二和第三半導體芯片，第一、第二和第三芯片安裝部分以及多個外部端子的一些的樹脂體，其中多個外部端子包括提供輸入電源電位的第一電源端子、提供低于輸入電源電位的電位的第二電源端子、控制第三半導體芯片的控制電路的信號端子以及將輸出電源電位輸出到外部的輸出端子，其中第一場效應晶體管具有串聯(lián)連接在第一電源端子和輸出端子之間的源極至漏極路徑，其中第二場效應晶體管具有串聯(lián)連接在輸出端子和第二電源端子之間的源極至漏極路徑，其中第三半導體芯片的控制電路根據(jù)輸入到信號端子的控制信號控制第一和第二場效應晶體管的柵極，以及其中將第三半導體芯片以使第三半導體芯片和第一半導體芯片之間的距離變得比第三半導體芯片和第二半導體芯片之間的距離更短的方式進行布置。
下面將簡要描述由本申請中公開的代表性發(fā)明所獲得的有益效果在本發(fā)明中，用于高壓側(cè)開關的功率晶體管(第一場效應晶體管)、用于低壓側(cè)開關的功率晶體管(第二場效應晶體管)和驅(qū)動這些功率晶體管的驅(qū)動電路(控制電路)分別由不同的第一至第三半導體芯片構成。此外，這三個半導體芯片被容納或保持在一個封裝中。而且，包括用于高壓側(cè)開關的功率晶體管(第一場效應晶體管)的第一半導體芯片和包括驅(qū)動電路(控制電路)的第三半導體芯片被彼此鄰近地布置。因此，最佳半導體器件形成技術可以被應用于構成必要的電路塊。此外，可以減少部件數(shù)目。而且，可以減小大大影響高頻特性的位于封裝內(nèi)部和外部的布線的寄生電感元件。因此，可以實現(xiàn)半導體器件的速度加快、尺寸減小和效率增加。


圖1是一個電路圖，示出了根據(jù)本發(fā)明第一實施例的半導體器件的一個例子；圖2是一個電路圖，圖示了圖1所示的半導體器件的控制電路的一個例子；圖3是用于描述圖1所示的半導體器件的時序圖的一個例子的示圖；圖4是一個等效電路圖，示出了由本發(fā)明人論述的在半導體器件上寄生的電感元件；圖5是用于描述由本發(fā)明人論述的電路工作的示圖；圖6是用于描述在圖5的電路工作時的器件部分的示圖；圖7是用于描述圖1所示的半導體器件的一個結構例子的示圖；圖8是一個平面圖，示出了圖1所示的半導體器件的封裝結構的一個例子；圖9是沿圖8的線Y1-Y1的剖面圖；圖10是一個裝配流程圖，示出了用于制造根據(jù)本發(fā)明第一實施例的半導體器件的方法；圖11是一個平面圖，圖示了根據(jù)本發(fā)明第一實施例的半導體器件的引線框的單元區(qū)的一個例子；圖12是一個平面圖，描繪了圖11所示的引線框的單元區(qū)的后表面；圖13是引線框的單元區(qū)的平面圖，示出了與圖10所示的裝配流程圖的步驟相關的裝配狀態(tài)的一個例子；圖14是引線框的單元區(qū)的平面圖，示出了與圖10所示的裝配流程圖的步驟相關的裝配狀態(tài)的一個例子；圖15是一個放大平面圖，示出了在本發(fā)明的第一實施例中采用的在高壓側(cè)上形成有功率MOS·FET的半導體芯片；圖16是沿圖15的線B-B的剖面圖；圖17是圖16所示的半導體器件的半導體芯片的不完全放大剖面圖；
圖18是沿圖15的線C-C的剖面圖；圖19是一個放大平面圖，示出了在本發(fā)明的第一實施例中采用的在低壓側(cè)上形成有功率MOS·FET的半導體芯片；圖20是一個電路結構示圖，圖示了圖1所示的半導體器件的控制電路；圖21是用于描述圖1所示的半導體器件的控制電路的截面的示圖；圖22是一個平面圖，示出了根據(jù)本發(fā)明第一實施例的半導體器件的封裝狀態(tài)的一個例子；圖23是一個側(cè)視圖，圖示了圖21所示的半導體器件；圖24是一個總的平面圖，示出了根據(jù)本發(fā)明的一個實施例的半導體器件的表面?zhèn)冗?；圖25是一個側(cè)視圖，圖示了圖24所示的半導體器件；圖26是一個總的平面圖，示出了圖24所示的半導體器件的后表面?zhèn)冗?；圖27是一個總的透視圖，圖示了根據(jù)本發(fā)明的一個實施例的半導體器件的外形；圖28是一個平面圖，示出了根據(jù)本發(fā)明第二實施例的半導體器件的封裝結構的一個例子；圖29是一個平面圖，圖示了根據(jù)本發(fā)明第三實施例的半導體器件的封裝結構的一個例子；圖30是一個平面圖，示出了根據(jù)本發(fā)明第四實施例的半導體器件的封裝結構的一個例子；圖31是一個平面圖，描繪了根據(jù)本發(fā)明第五實施例的半導體器件的封裝結構的一個例子；圖32是一個平面圖，圖示了根據(jù)本發(fā)明第六實施例的半導體器件的封裝結構的一個例子；圖33是沿圖32的線D-D的剖面圖；圖34是一個裝配流程圖，示出了用于制造根據(jù)本發(fā)明第六實施例的半導體器件的方法；圖35是一個平面圖，圖示了根據(jù)本發(fā)明的第七實施例在半導體器件中采用的引線框的單元區(qū)表面?zhèn)冗叺囊粋€例子；圖36是一個平面圖，示出了圖35所示的引線框的單元區(qū)后表面?zhèn)冗叺囊粋€例子；圖37是一個平面圖，圖示了根據(jù)本發(fā)明的第八實施例在半導體器件中采用的引線框的單元區(qū)表面?zhèn)冗叺囊粋€例子；圖38是一個平面圖，示出了圖37所示的引線框的單元區(qū)后表面?zhèn)冗叺囊粋€例子；圖39是一個平面圖，圖示了根據(jù)本發(fā)明的第九實施例在半導體器件中采用的引線框的單元區(qū)表面?zhèn)冗叺囊粋€例子；圖40是一個平面圖，示出了圖39所示的引線框的單元區(qū)后表面?zhèn)冗叺囊粋€例子；圖41是一個平面圖，圖示了根據(jù)本發(fā)明第十實施例的半導體器件的封裝結構的一個例子；圖42是沿圖41的線E-E的剖面圖；圖43是裝配流程圖，示出了根據(jù)本發(fā)明的第十一實施例用于制造半導體器件的方法；圖44是裝配流程圖，圖示了根據(jù)本發(fā)明的第十二實施例用于制造半導體器件的方法；圖45是一個平面圖，描繪了根據(jù)本發(fā)明第十三實施例的半導體器件的封裝結構的一個例子；圖46是沿圖45的線F-F的剖面圖；圖47是一個總的平面圖，示出了圖45所示的半導體器件的表面?zhèn)冗?；圖48是一個平面圖，圖示了根據(jù)本發(fā)明第十四實施例的半導體器件的封裝結構的一個例子；圖49是沿圖48的線G-G的剖面圖；圖50是一個總的平面圖，示出了圖48所示的半導體器件的表面?zhèn)冗叄粓D51是一個平面圖，圖示了根據(jù)本發(fā)明第十五實施例的半導體器件的封裝結構的一個例子；圖52是沿圖51的線H-HE的剖面圖；圖53是一個總的平面圖，示出了圖51所示的半導體器件的表面?zhèn)冗?；以及圖54是用于描述本發(fā)明的半導體器件的電路結構的一個例子的示圖。
具體實施例方式
在下列實施例中只要環(huán)境需要為了方便起見，它們將被分為多個部分或?qū)嵤├齺砻枋?。但是，除非另作特別說明，否則它們不是互不相關的。一個實施例必須是其他實施例的一些或所有的改進、詳細和補充說明。當在下列實施例中提到元件數(shù)目等(包括零件數(shù)目、數(shù)值、數(shù)量、范圍等)時，其數(shù)目不局限于具體數(shù)目，且可以大于或小于或等于具體數(shù)目，除非另作具體說明和在原理上明確地局限于具體數(shù)目。不用說下列實施例中所使用的元件(包括元件或因數(shù)步驟等)并不總是必需的，除非另作具體說明和考慮到原則上明顯是必需的。類似地，當在下列實施例中提到元件等的形狀、位置關系等時，它們將包括實質(zhì)上相似或類似于它們的形狀等的形狀、位置關系，除非另作具體說明和原則上不明顯地如此考慮等。這甚至類似地適用于上述數(shù)值和范圍。在用于描述實施例的所有附圖中具有相同功能的每個部分被分別給予了相同的參考數(shù)字，且將省略它們的重復描述。下面將基于附圖詳細描述本發(fā)明的優(yōu)選實施例。
第一優(yōu)選實施例根據(jù)第一實施例的半導體器件具有例如在用于臺式個人計算機、筆記本大小的個人計算機、服務器或游戲機等的電源電路中采用的非絕緣型DC-DC轉(zhuǎn)換器。圖1示出了非絕緣型DC-DC轉(zhuǎn)換器的一個例子的電路圖。非絕緣型DC-DC轉(zhuǎn)換器具有如控制電路2、驅(qū)動電路3a和3b、場效應晶體管(功率MOS·FET)Q1和Q2、線圈L1、電容器或電容C1等的元件。這些元件安裝在布線板上且通過布線板的布線彼此電連接。順便提及，圖1中的參考數(shù)字4表示負載電路，如用于臺式個人計算機、筆記本大小的個人計算機、服務器或游戲機的CPU(中央處理單元)或DSP(數(shù)字信號處理器)。符號ET1、ET2和ET3分別表示端子。如圖54所示，這種非絕緣型DC-DC轉(zhuǎn)換器1被如此設置以便相對于一個CPU以復數(shù)形式并聯(lián)連接。
控制電路2是提供這樣一個信號的電路，該信號控制每個場效應晶體管Q1(第一場效應晶體管)和Q2(第二場效應晶體管)的電壓接通(switch-on)的寬度(導通時間)。除第一場效應晶體管Q1、第二場效應晶體管Q2以及驅(qū)動電路3a和3b以外，控制電路2也被封裝?？刂齐娐?的輸出電連接到驅(qū)動電路3a(下面也稱作第一控制電路)和3b(下面也稱作第二控制電路)的相應輸入。第一控制電路3a和第二控制電路3b是根據(jù)從控制電路2提供的控制信號分別控制第一和第二場效應晶體管Q1和Q2的柵極的電路。第一和第二控制電路3a和3b分別由例如CMOS反相器電路形成。圖2示出了第一控制電路3a的電路圖的一個例子。第一控制電路3a具有其中p溝道型場效應晶體管Q3和n溝道型場效應晶體管Q4互補串聯(lián)連接的電路結構。順便提及，圖2中的符號D、G和S分別表示漏極、柵極和源極?；诳刂菩盘朓N1對控制電路3a進行控制，并且控制電路3a通過場效應晶體管Q1控制輸出OUT1的電平。
如圖5所示，第一和第二控制電路3a和3b的輸入(IN1)電連接到它們的提供有來自相應控制電路2的控制信號的相應端子(信號端子)。第一和第二控制電路3a和3b的輸出分別電連接到第一和第二場效應晶體管Q1和Q2的柵極。第一和第二場效應晶體管Q1和Q2串聯(lián)連接在提供有輸入電源電位Vin的端子ET1(第一電源或電源提供端子)和提供有基準電位GND的端子ET4(第二電源或電源提供端子)之間。輸入電源電位Vin的范圍例如約為5至12V?；鶞孰娢籊ND是例如低于輸入電源電位的電源或源電位，例如，對應于地電位的0(零)V。非絕緣型DC-DC轉(zhuǎn)換器1的工作頻率(對應于第一和第二場效應晶體管Q1和Q2導通和截止時所花的周期)例如約為1MHz左右。
第一場效應晶體管Q1打算用于高壓側(cè)開關(高電位側(cè)第一工作電壓)，且具有在用于向非絕緣型DC-DC轉(zhuǎn)換器1的輸出Vout(負載電路4的輸入)提供電能的線圈L1中存儲能量的開關功能。第一場效應晶體管Q1由其中在芯片的厚度方向形成溝道的垂直場效應晶體管形成。根據(jù)本發(fā)明人的論述，在用于高壓側(cè)開關的場效應晶體管Q1中，由于隨著非絕緣型DC-DC轉(zhuǎn)換器1的工作頻率變高在其處增加的寄生電容，因此開關損耗(導通損耗和截止損耗)是顯著的。因此，考慮到開關損耗，在普通情況下，希望使用其中在芯片的表面(垂直于芯片的厚度方向的方向)中形成溝道的水平場效應晶體管作為用于高壓側(cè)開關的場效應晶體管。這是因為由于依據(jù)柵電極和漏區(qū)重疊的面積，水平場效應晶體管小于垂直場效應晶體管，因此可以減小柵極和漏極之間施加的寄生電容(柵極寄生電容)。
但是，使每個元件成為更小的尺寸是不利的，這是因為當嘗試獲得與垂直場效應晶體管工作時產(chǎn)生的電阻值幾乎相等的值作為水平場效應晶體管工作時產(chǎn)生的電阻(導通電阻)時，水平場效應晶體管的單元區(qū)變?yōu)榇怪眻鲂w管的單元區(qū)的約2.5倍大或以上。在垂直場效應晶體管的情況下，與水平場效應晶體管相比較可以增加每一單位面積的溝道寬度，以便可以減小導通電阻。亦即，通過垂直場效應晶體管形成用于高壓側(cè)開關的第一場效應晶體管Q1，使得可以實現(xiàn)每個元件的尺寸減小和使封裝變?yōu)楦〉某叽纭?br> 另一方面，第二場效應晶體管Q2是用于低壓側(cè)開關(低電位側(cè)第二工作電壓)的場效應晶體管，并且還用作非絕緣型DC-DC轉(zhuǎn)換器1的整流晶體管。第二場效應晶體管Q2具有與從控制電路2發(fā)送的頻率同步地減小晶體管的電阻以執(zhí)行整流的功能。第二場效應晶體管Q2以類似于第一場效應晶體管Q1的方式由其中在芯片的厚度方向形成溝道的垂直場效應晶體管形成。應用垂直場效應晶體管是有利的，這是因為由于在將電壓施加到用于低壓側(cè)開關的場效應晶體管上的時間(導通時間)變得比圖3所示用于高壓側(cè)開關的場效應晶體管的導通時間更長，所以由于導通電阻而導致的損耗而不是開關損耗是顯著的。亦即，通過垂直場效應晶體管形成用于低壓側(cè)開關的第二場效應晶體管Q2，使得可以減小導通電阻。因此，即使流過非絕緣型DC-DC轉(zhuǎn)換器1的電流增加，也可以提高電壓轉(zhuǎn)換效率。
在用于連接第一場效應晶體管Q1的源極和第二場效應晶體管Q2的漏極的布線之間設置用于將輸出電源電位提供到外部的輸出端子ET5。輸出布線電連接到輸出端子ET5。線圈L1也電連接到輸出布線。在線圈L1的后一級，在輸出布線和用于提供基準電位GND的端子之間電連接電容器C1。
在這種電路中，第一和第二場效應晶體管Q1和Q2交替地導通和截止同時保持彼此同步，以由此執(zhí)行電源電壓的轉(zhuǎn)換。亦即，當用于高壓側(cè)開關的第一場效應晶體管Q1導通時，電流(第一電流)I1從電連接到第一場效應晶體管Q1的漏極的第一電源端子通過第一場效應晶體管Q1流到輸出端子。當用于高壓側(cè)開關的第一場效應晶體管Q1截止時，由于線圈L1的反電動電壓，電流I2流動。當電流I2流動時，導通用于低壓側(cè)開關的第二場效應晶體管Q2，使得可以減小電壓降。以上提及的圖3示出了非絕緣型DC-DC轉(zhuǎn)換器1的時序圖的一個例子。如上所述，用于低壓側(cè)開關的第二場效應晶體管Q2的導通時間比用于高壓側(cè)開關的第一場效應晶體管Q1的導通時間更長。Ton表示用于高壓側(cè)開關的第一場效應晶體管Q1導通時的脈沖寬度，以及T表示脈沖周期。電流I1是例如約20A的大電流。
其間，近年來隨著負載電路4的驅(qū)動電流增加，非絕緣型DC-DC轉(zhuǎn)換器1需要的驅(qū)動電流也增加了。還要求非絕緣型DC-DC轉(zhuǎn)換器1的尺寸減小。而且，非絕緣DC-DC轉(zhuǎn)換器1需要的工作頻率也增加了，以穩(wěn)定地提供低電壓。要求非絕緣型DC-DC轉(zhuǎn)換器1的尺寸減小的原因是鑒于還要求半導體器件的總尺寸減小這一事實，使其尺寸減小是優(yōu)選的，其尺寸減小能夠縮短非絕緣型DC-DC轉(zhuǎn)換器1和負載電路4之間的距離，并且在短的時段中將大電流提供給負載電路4。使非絕緣型DC-DC轉(zhuǎn)換器1的工作頻率高的另一原因是單位元件如線圈L1和電容器C1的數(shù)目可以被減少，以及線圈L1和電容器C1可以被制成更小的尺寸。
但是，本發(fā)明人發(fā)現(xiàn)隨著電流和頻率的繼續(xù)增加，由于在用于高壓側(cè)開關的第一場效應晶體管Q1的源極側(cè)上寄生的電感LsH、在其柵極側(cè)寄生的電感LgH和在用于低壓側(cè)開關的第二場效應晶體管Q2的源極側(cè)上寄生的電感LsL的影響，如圖4所示的這種非絕緣型DC-DC轉(zhuǎn)換器50的電壓轉(zhuǎn)換效率被降低了。圖4是一個等效電路圖，示出了在非絕緣型DC-DC轉(zhuǎn)換器50上寄生的電感元件。符號LdH、LgH、LsH、LdL、LgL和LsL分別表示在印刷線路板的第一和第二場效應晶體管Q1和Q2的封裝和布線等上寄生的電感。VgH表示用于導通第一場效應晶體管Q1的柵電壓，以及VgL表示用于導通第二場效應晶體管Q2的柵電壓。
當寄生電感LsH增加時，用于高壓側(cè)開關的第一場效應晶體管Q1的導通損耗和截止損耗(尤其是導通損耗)顯著地變大，以致非絕緣型DC-DC轉(zhuǎn)換器50的電壓轉(zhuǎn)換效率被降低。導通損耗和截止損耗與頻率和輸出電流成正比，如上所述隨著非絕緣型DC-DC轉(zhuǎn)換器50的電流和頻率繼續(xù)增加損耗分量變大。
接下來將描述當寄生電感LsH增加時導通和截止變慢以及導通損耗和截止損耗增加的原因。圖5是用于描述非絕緣型DC-DC轉(zhuǎn)換器50的電路工作的示圖，以及圖6是用于描述在圖5的電路工作時的器件部分的示圖。
當用于高壓側(cè)開關的第一場效應晶體管Q1的柵電壓超過閾值電壓以及電流(第一電流)I1開始從第一場效應晶體管Q1的漏區(qū)DR1流到其源區(qū)SR1時，由于寄生電感LsH而產(chǎn)生反電動勢(LsH×di/dt)，并且用于高壓側(cè)開關的第一場效應晶體管Q1的源電位變得高于圖4、5和6中的點A。由于以點A作為基準從驅(qū)動電路3a提供第一場效應晶體管Q1的柵電壓，所以在用于高壓側(cè)開關的第一場效應晶體管Q1的柵區(qū)G1和源區(qū)SR1之間施加的電壓變得低于柵電壓VgH。因此，由于用于高壓側(cè)開關的第一場效應晶體管Q1的溝道電阻R1不是足夠地低，因此電流I1發(fā)生損耗。亦即，導通時間變長。如上所述導通損耗和截止損耗隨功率和頻率的增加而增加的原因是反電動勢(LsH×di/dt)隨功率和頻率的增加而增加。
由于用于高壓側(cè)開關的第一場效應晶體管Q1具有用于在向非絕緣型DC-DC轉(zhuǎn)換器的輸出(負載電路4的輸入)提供電能的線圈L1中存儲能量的開關功能，因此頻率增加時需要開關工作的速度加快。但是，由于第一控制電路3a和第一場效應晶體管Q1之間產(chǎn)生寄生電感LgH，因此開關操作變慢。亦即，產(chǎn)生了開關損耗，以致電壓轉(zhuǎn)換效率被降低。
另一方面，如此配置用于低壓側(cè)開關的第二場效應晶體管Q2以致不產(chǎn)生如上所述的這種開關損耗。亦即，當用于高壓側(cè)開關的第一場效應晶體管Q1截止時，電流(第二電流)I21通過與用于低壓側(cè)開關的第二場效應晶體管Q2并聯(lián)連接的寄生二極管D2從基準電位GND流到第二場效應晶體管Q2的漏區(qū)DR2。當將柵電壓VgL施加到用于低壓側(cè)開關的第二場效應晶體管Q2的相應柵區(qū)G2以在此條件下導通它時，電流(第三電流)I22通過第二場效應晶體管Q2的溝道區(qū)從第二場效應晶體管Q2的源區(qū)SR2流到漏區(qū)DR2。但是，在其電流流動之前電流I21已經(jīng)流動了，并且在電流122流動時每單位時間的電流變化量是小的。這是因為由于寄生電感LsL而產(chǎn)生的反電動勢小得是可忽略的，且不會導致實質(zhì)性損耗。
由于電流(第二電流)I21通過與用于低壓側(cè)開關的第二場效應晶體管Q2并聯(lián)連接的寄生二極管D2在之前流動，因此在用于低壓側(cè)開關的第二場效應晶體管Q2中開關損耗幾乎是可以忽略的。另一方面，以類似于上面的方式，甚至在用于高壓側(cè)開關的第一場效應晶體管Q1中也存在寄生二極管D1。但是，寄生二極管D1和D2具有分別在第一和第二場效應晶體管Q1和Q2的相應源區(qū)SR1和SR2的側(cè)邊上形成的陽極，并且具有在第一和第二場效應晶體管Q1和Q2的相應漏區(qū)DR1和DR2的側(cè)邊上形成的陰極。因此，在與從第一場效應晶體管Q1的漏區(qū)DR1流到其源區(qū)SRI的電流(第一電流)相同的方向(正向)中不形成用于高壓側(cè)開關的第一場效應晶體管Q1。因此，由于在將柵電壓VgH施加到第一場效應晶體管Q1上以使其導通之前沒有電流流經(jīng)第一場效應晶體管Q1，因此每單位時間的電流變化量不會被減小，以致產(chǎn)生了開關損耗。
第二場效應晶體管Q2是非絕緣型DC-DC轉(zhuǎn)換器1的整流晶體管，且具有與從控制電路2發(fā)送的頻率同步地降低其電阻的功能。因此，由于第二場效應晶體管Q2的導通時間比第一場效應晶體管Q1的導通時間更長，因此由于導通電阻而產(chǎn)生的損耗而不是開關損耗變得顯著。因此，需要減小導通電阻。但是，由于在第二場效應晶體管Q2和提供有基準電位GND的端子(第二電源端子)之間產(chǎn)生寄生電感LsL，因此導通電阻增加，并且電流轉(zhuǎn)換效率被降低。
以避免由于在用于高壓側(cè)開關的上述第一場效應晶體管Q1的源極側(cè)上寄生的電感LgH、LsH和LsL的影響而降低非絕緣型DC-DC轉(zhuǎn)換器的電壓轉(zhuǎn)換效率的問題作為主要目的，在與如第一實施例中的圖7所示形成有用于高壓側(cè)開關的第一場效應晶體管Q1的半導體芯片(第一半導體芯片)5a不同的另一半導體芯片(第二半導體芯片)5b中形成用于低壓側(cè)開關的第二場效應晶體管Q2。由于驅(qū)動電路(第一和第二控制電路)3a和3b彼此同步交替地工作，所以依據(jù)整個電路工作的穩(wěn)定性，在相同的半導體芯片(第三半導體芯片)5c中形成第一和第二控制電路3a和3b。
那些半導體芯片5a、5b和5c被樹脂包封或模塑在相同的封裝6a中。因此，可以減小布線電感。此外，非絕緣型DC-DC轉(zhuǎn)換器1可以被小型化。如果這里單獨關注布線電感，那么優(yōu)選在半導體芯片5c中形成用于高壓側(cè)開關的第一場效應晶體管Q1和用于低壓側(cè)開關的第二場效應晶體管Q2。但是，當它們被形成在一個半導體芯片中時，制造工藝變得復雜，且不能充分地產(chǎn)生它們的元件性能。因此，也出現(xiàn)了它們的制造時間和成本增加的問題。由于用于低壓側(cè)開關的第二場效應晶體管Q2的導通時間比用于高壓側(cè)開關的第一場效應晶體管Q1的導通時間更長，因此第二場效應晶體管Q2易于產(chǎn)生熱量。因此，還存在這樣的擔心如果在與用于高壓側(cè)開關的第一場效應晶體管Q1相同的半導體芯片中形成用于低壓側(cè)開關的第二場效應晶體管Q2，那么在用于低壓側(cè)開關的第二場效應晶體管Q2操作時產(chǎn)生的熱量通過半導體襯底對用于高壓側(cè)開關的第一場效應晶體管Q1產(chǎn)生不利影響。在本實施例中，即使從這種觀點來看，形成有用于高壓側(cè)開關的第一場效應晶體管Q1的半導體芯片5a、形成有用于低壓側(cè)開關的第二場效應晶體管Q2的半導體芯片5b和形成有第一和第二控制電路3a和3b的半導體芯片5c分開地形成在它們相應的分立半導體芯片中。因此，與其中在相同的半導體芯片中形成用于高壓側(cè)開關的第一場效應晶體管Q1、用于低壓側(cè)開關的第二場效應晶體管Q2、以及第一和第二控制電路3a和3b的情況相比較，非絕緣型DC-DC轉(zhuǎn)換器1的制造工藝可以更容易。因此可以充分地產(chǎn)生元件性能。因此，可以縮短制造非絕緣型DC-DC轉(zhuǎn)換器1所需要的時間，并且可以減小其制造成本。由于可以防止用于高壓側(cè)開關的第一場效應晶體管Q1以及第一和第二控制電路3a和3b受到在用于低壓側(cè)開關的第二場效應晶體管Q2操作時產(chǎn)生的熱量的不利影響，因此可以提高非絕緣型DC-DC轉(zhuǎn)換器1的工作穩(wěn)定性。
本發(fā)明人發(fā)現(xiàn)僅僅通過在它們的相應管芯焊盤7a1、7a2和7a3中設置三個半導體芯片5a、5b和5c并在相同的封裝6a中樹脂包封它們以提高電壓轉(zhuǎn)換效率不能充分地減小寄生電感。下面將參考圖8至20說明根據(jù)圖7所示的第一實施例的非絕緣型DC-DC轉(zhuǎn)換器1的具體結構例子。
圖8是一個平面圖，示出了包括非絕緣型DC-DC轉(zhuǎn)換器1的一些電路的封裝6a的結構例子，圖9是沿圖8的線Y1-Y1的剖面圖，圖10是裝配流程圖，示出了用于制造圖8所示的半導體器件的方法，圖11是示出了引線框的單元區(qū)的平面圖，圖12是一個平面圖，示出了圖11所示的引線框的后表面，圖13是引線框的單元區(qū)的平面圖，示出了與圖10所示的裝配流程圖的管芯鍵合步驟相關的裝配狀態(tài)的一個例子，以及圖14是引線框的單元區(qū)的平面圖，示出了與圖10所示的裝配流程圖的導線鍵合步驟相關的裝配狀態(tài)的一個例子。圖15是一個放大平面圖，示出了圖8所示的半導體芯片5a，圖16是沿圖15的線B-B的剖面圖，圖17是圖8所示的半導體芯片5b的不完全放大剖面圖，圖18是沿圖15的線C-C的剖面圖，圖19是半導體芯片5b的放大平面圖，圖20是圖8的半導體芯片5c的輸出級電路結構視圖，以及圖21是圖8所示的半導體芯片5c的不完全剖面圖。順便提及，圖8除示出了半導體芯片5a、5b和5c之外，還示出了管芯焊盤7a1、7a2和7a3以及每條引線7b上的樹脂模塑或包封體8，以使得易于參見附圖。而且，管芯焊盤7a1、7a2和7a3以及引線7b用陰影線表示。
根據(jù)第一實施例的封裝6a被設置為例如QFN(四邊扁平無引線封裝)結構。但是，該封裝不局限于QFN，而是可以以各種方式進行改變。該封裝可以被設置為扁平封裝結構、例如QFP(四邊扁平封裝)、SQP(小外廓封裝)等。封裝6a具有三個管芯焊盤(芯片安裝部件)7a1、7a2和7a3、多條引線(外部端子和內(nèi)部引線)7b1、7b2、7b3和7b4、鍵合導線(下面簡單地稱作導線)WR、以及包封部件(樹脂包封體)8。管芯焊盤(第一帶和第一芯片安裝部分)7a1、管芯焊盤(第二帶和第二芯片安裝部分)7a2、管芯焊盤(第三帶和第三芯片安裝部分)7a3和多條引線7b(7b1、7b2、7b3和7b4)分別由金屬、諸如合金形成。導線WR由例如金(Au)等制成。包封部件由例如環(huán)氧樹脂形成。
如圖8所示，管芯焊盤7a1、7a2和7a3分別是矩形形狀，且以預定間隔放置，并與多條引線7b一起構成引線框。半導體芯片5a布置(安裝)在圖8的左上管芯焊盤7a1上，以便以其中半導體芯片5a的主表面向上的狀態(tài)接近管芯焊盤7a1的一側(cè)，該側(cè)邊鄰近管芯焊盤7a2的一側(cè)邊。如上所述，在半導體芯片5a的主表面中形成用于高壓側(cè)開關的第一場效應晶體管Q1。在半導體芯片5a的主表面中布置多個鍵合焊盤(下面簡單地稱作焊盤)BP，作為用于各個電路的伸出或引出電極的外部端子。以此方式放置半導體芯片5a以便接近管芯焊盤7a2，使得可以減小在第一場效應晶體管Q1的源極和第二場效應晶體管Q2的漏極之間產(chǎn)生的寄生阻抗LsH。半導體芯片5b放置在圖8的下側(cè)上的相對最大的管芯焊盤7a2上，以便以其主表面向上的狀態(tài)接近管芯焊盤7a2的拐角，該管芯焊盤7a2的拐角比輸出端子更靠近第二電源端子(沿L字母線布置的端子ET4和多條引線7b2)。如上所述，在半導體芯片5b的主表面上形成用于低壓側(cè)開關的第二場效應晶體管Q2。在半導體芯片5b的主表面上布置多個電極焊盤BP，作為用于各個電路的引出電極的外部端子。以此方式放置半導體芯片5b以便接近第二電源端子的拐角，使得可以縮短在第二場效應晶體管Q2的源極和第二電源端子之間形成的每條導線WR的布線長度。因此可以減小每條導線WR的布線電阻，和進一步增加或增強基準電位GND。此外，在其主表面向上的狀態(tài)下以使半導體芯片5c和半導體芯片5a之間的距離比半導體芯片5c和半導體芯片5b的距離更短的這種方式在圖8的右上管芯焊盤7a3上布置半導體芯片5c。如上所述，在半導體芯片5c的主表面上形成第一和第二控制電路3a和3b。在半導體芯片5c的主表面上布置多個電極焊盤BP，作為用于各個電路的引出或伸出電極的外部端子。這樣以使半導體芯片5c和半導體芯片5a之間的距離變得短于半導體芯片5c和半導體芯片5b之間的距離的這種方式放置半導體芯片5c，使得可以減小在第一場效應晶體管Q1的柵極和半導體芯片5c之間產(chǎn)生的電感LgH和改善開關損耗。通過將這些半導體芯片5a、5b和5c放置在管芯焊盤7a1、7a2和7a3的其相應預定位置中，與在它們相應的管芯焊盤7a1、7a2和7a3中簡單放置半導體芯片5a、5b和5c相比較，可以增強電壓轉(zhuǎn)換效率。順便提及，由于性能差異半導體芯片5a、5b和5c的外部尺寸(面積)分別不同。半導體芯片5a的外部尺寸形成得大于半導體芯片5c的外部尺寸，而半導體芯片5b的外部尺寸形成得大于半導體芯片5a的外部尺寸。多個電極焊盤BP分別由金屬、例如鋁等形成。半導體芯片5c具有第一和第二控制電路3a和3b。由于第一和第二控制電路3a和3b分別是控制第一和第二場效應晶體管Q1和Q2的柵極的控制電路，因此考慮到整個封裝的尺寸，優(yōu)選地將每個元件的外部尺寸設置得盡可能小。另一方面，由于電流I1和I2流過第一和第二場效應晶體管Q1和Q2，因此優(yōu)選地可以盡可能多地減小每個晶體管中形成的導通電阻。為了減小導通電阻，可以通過擴大每個單位單元區(qū)的溝道寬度來實現(xiàn)其減小。為此，半導體芯片5a和5b的外部尺寸形成得大于半導體芯片5c的外部尺寸。而且，如圖3所示，用于低壓側(cè)開關的第二場效應晶體管Q2的導通時間比用于高壓側(cè)開關的第一場效應晶體管的導通時間更長。因此，與用于高壓側(cè)開關的第一場效應晶體管Q1的導通電阻相比較，需要進一步減小用于低壓側(cè)開關的第二場效應晶體管Q2的導通電阻。因此，半導體芯片5b的外部尺寸形成得大于半導體芯片5a的外部尺寸。
半導體芯片5a、5b和5c的電極焊盤BP通過導線WR電連接到它們的相應部件。在電極焊盤BP中，例如，連接到半導體芯片5a的第一場效應晶體管Q1的源極的相應源電極焊盤BP1，通過多條導線WR電連接到管芯焊盤7a1，并且電連接到半導體芯片5c的多個電極焊盤BP中的電極焊盤BP2，其中電極焊盤BP2電連接到第一場效應晶體管Q1的源極。連接到半導體芯片5a的第一場效應晶體管Q1的柵極的柵電極焊盤BP3通過多條導線WR電連接到半導體芯片5c的多個電極焊盤BP中的相應電極焊盤BP4，其中電極焊盤BP4電連接到第一場效應晶體管Q1的柵極。連接到半導體芯片5b的第二場效應晶體管Q2的源極的源電極焊盤BP5通過多條導線WR電連接到多條引線(第二電源端子)7b2，并且電連接到半導體芯片5c的多個電極焊盤BP中的電極焊盤BP6，其中電極焊盤BP6電連接到第二場效應晶體管Q2的源極。連接到半導體芯片5b的第二場效應晶體管Q2的柵極的柵電極焊盤BP7電連接到半導體芯片5c的多個電極焊盤BP中的其相應電極焊盤BP8，其中電極焊盤BP8電連接到第二場效應晶體管Q2的柵極。通過端子ET4向多條引線7b2提供基準電位GND。半導體芯片5a和5b的各個后表面被配置為連接到第一和第二場效應晶體管的漏極的漏電極，且電連接到管芯焊盤7a1和7a2。管芯焊盤7a1電連接到與它整體地形成的引線7b1。引線7b1電連接到提供有輸入電源電位Vin的其相應端子ET1。管芯焊盤7a2電連接到與它整體地形成的引線7b3。引線7b3電連接到將輸出電源電位提供到外部的其相應輸出端子ET5。線圈L1電連接到端子ET5。順便提及，例如，在用于導線WR的導線鍵合中使用超聲波熱壓鍵合。因此，由于擔心如果超聲波沒有成功地傳送到管芯焊盤7a1、7a2和7a3的鍵合部分則將發(fā)生鍵合失敗，因此避免在如圖9所示的半刻蝕區(qū)進行導線鍵合。因此可以抑制鍵合失敗。
盡管用樹脂包封體8密封半導體芯片5a、5b和5c以及導線WR，但是管芯焊盤7a1、7a2和7a3的后表面(與芯片安裝部分相對的側(cè)邊上的表面)以及多條引線7b的一些暴露于外部。半導體芯片5a、5b和5c工作時產(chǎn)生的熱量從半導體芯片5a、5b和5c的后表面通過管芯焊盤7a1、7a2和7a3輻射到外部，如從它們的后表面?zhèn)冗吽^察到的那樣。各個管芯焊盤7a1、7a2和7a3形成得大于半導體芯片5a、5b和5c的面積。因此可以提高非絕緣型DC-DC轉(zhuǎn)換器1的損耗。順便提及，在這種結構中在封裝6a的安裝表面(當在布線板上安裝封裝6a時與布線板相對的表面)中也存在管芯焊盤7a1、7a2和7a3的后表面(與其上安裝半導體芯片5a、5b和5c的表面相對的側(cè)邊上的表面)和引線7b的后表面(與導線WR連接到的表面相對的側(cè)邊上的表面，和鍵合到布線板的端子的接合面)。
接下來將使用圖10所示的裝配流程圖描述用于制造根據(jù)第一實施例的半導體器件的方法。
首先，將切割帶鍵合到半導體晶片的后表面上。通過切割刀使半導體晶片分開，以將它分為單個半導體芯片5a、5b和5c。
另一方面，制備具有管芯焊盤7a1、7a2和7a3的引線框10，在引線框10上方安裝如圖11和12所示的這種半導體芯片5a、5b和5c，并且在其周圍放置多條引線7b，并且在其中通過半刻蝕工序等薄薄地形成管芯焊盤7a1、7a2和7a3的后表面的周邊部分。
接下來，執(zhí)行管芯鍵合步驟。半導體芯片5a、5b和5c通過管芯鍵合材料牢固地固定到引線框的管芯焊盤7a1、7a2和7a3的表面?zhèn)冗叀?br> 另一方面，導線WR1和WR2是例如50μm厚，且分別電連接半導體芯片5a和5b的電極和與該電極相關的各個部件(引線和芯片安裝部分)，導線WR3是例如30μm厚，且分別電連接半導體芯片5c及其相應的各個部件(引線和芯片的電極)。
接下來，執(zhí)行導線鍵合步驟。使用導線(薄金屬線)WR、諸如金線通過超聲波連接(卷曲)半導體芯片5a、5b和5c及其相應的各個部件。
此后，執(zhí)行樹脂包封(模塑)步驟。此時，如圖10所示，首先在樹脂模塑的管芯的下模盤的表面上布置包封或密封帶。此外，在密封帶上放置引線框10，此后以使多條引線7b的一些和管芯焊盤7a1、7a2和7a3粘附到密封帶上的這種方式卷曲樹脂模塑的管芯。順便提及，使用具有大于或等于例如0.5N的高粘滯度的密封帶作為該密封帶，其中0.5N作為密封帶的粘結強度或粘附力。
接著，將包封樹脂注入到上模盤(空腔)中，并且以使管芯焊盤7a1、7a2和7a3的一些、以及多條引線7b的一些從樹脂包封體8(密封部件)中露出的這種方式對半導體芯片5a、5b和5c以及多條導線WR進行樹脂密封，以由此形式樹脂包封體8(模塑步驟)。
最后，固化注入的密封樹脂(樹脂固化步驟)。在執(zhí)行作標記的步驟之后，將產(chǎn)品部件與引線框10分開。
在第一實施例中，在圖10所示的裝配流程圖中的樹脂密封步驟之前，密封帶被鍵合到引線框10的后表面。執(zhí)行該步驟，以防止在第一實施例中在一個封裝6a內(nèi)設置有多個管芯焊盤7a1、7a2和7a3的這種結構的封裝的樹脂密封步驟中，在圖11所示的三個管芯焊盤7a1、7a2和7a3中形成邊界的縫隙的交叉部分Z中易于發(fā)生樹脂的滲漏，通過交叉部分Z擠入管芯焊盤7a1、7a2和7a3的后表面(在布線板中封裝或安裝封裝6a時的安裝面)中的樹脂(樹脂毛邊)干擾封裝6a的安裝，由此導致封裝失敗。因此，在第一實施例中，在密封步驟之前，將密封帶牢固地鍵合到三個管芯焊盤的后表面?zhèn)冗?包括在三個管芯焊盤中形成邊界的縫隙)，以免引起上述樹脂滲漏，由此防止包封樹脂通過交叉部分Z等滲漏到管芯焊盤7a1、7a2和7a3的后表面。因此可以防止由于樹脂毛邊而導致的封裝6a的安裝中的失敗。如上所述，由于優(yōu)選在密封步驟時將密封帶牢固地粘結到管芯焊盤7a1、7a2和7a3等，因此從密封帶的粘結強度或粘附力的這種觀點來看，優(yōu)選地將能夠獲得例如0.5N或其以上的高粘滯強度的密封帶作為密封帶。另一方面，例如近來使用沖洗(flush)電鍍鎳(Ni)/鈀(Pd)/金(Au)的引線框10。這是因為Pd(鈀)電鍍的引線框10具有這樣的優(yōu)點在將封裝6a安裝到布線板時可以實現(xiàn)和環(huán)保地使用無鉛焊料，以及盡管通常使用的引線框需要涂敷銀(Ag)膏劑在引線框的導線鍵合部分上，用于預先導線鍵合的用途，但是本引線框10具有即使不涂敷這種Ag膏劑也可以連接導線的優(yōu)點。但是，由于即使在Pd電鍍的引線框10的情況下也出現(xiàn)由于上述樹脂毛邊而導致的封裝失敗的問題，因此在形成樹脂毛邊之處通過清洗工序等除去樹脂毛邊。但是，Pd電鍍的引線框10伴有這樣的問題由于在樹脂密封步驟之前對引線框10進行電鍍以減少制造工序步驟的數(shù)目，因此當通過清洗工序等試圖剝離樹脂毛邊時也會剝離預電鍍的Pd電鍍膜。亦即，存在Pd-電鍍的引線框10不能被使用的可能性。相反，第一實施例可以防止如上所述的樹脂毛邊的形成，且在密封步驟之后可以不使用強有力的清洗工序。因此，可以使用具有上述令人滿意的效果的Pd電鍍的引線框10。
接下來，在第一實施例中，使用具有如圖11和12所示的這種單元區(qū)的引線框10。如圖11所示，管芯焊盤7a1、7a2和7a3分別是矩形形狀的，且以預定間隔放置。管芯焊盤7a1電連接到與其整體地形成的其相應引線7b1。引線7b1電連接到提供有輸入電源電位Vin的其相應端子ET1(第一電源端子和第一源或電源電位)。管芯焊盤7a2電連接到與其整體地形成的其相應引線7b3。引線7b3電連接到將輸出電源電位提供到外部的其相應輸出端子ET5(第二電源端子和第二源或電源電位)。多條引線(第二電源端子)7b2如此形成以便沿樹脂包封體8的周邊以L形方式連接。因此，與分為多條引線7b相比，由于以L形形式形成引線7b2，由于體積增加，因此可以增強或步進地增加基準電位GND。而且，如圖12所示，在管芯焊盤7a1、7a2和7a3的后表面周圍形成半刻蝕區(qū)11。以這種方式形成半刻蝕區(qū)11(區(qū)域用傾斜的陰影表示)，使得可以增強引線框10和樹脂包封體8之間的粘附力。亦即，可以抑制或防止引線遺漏。尤其是，根據(jù)減小半導體器件的厚度和重量的需要，使引線框的厚度變薄。除此之外，與其他部分相比較，引線7b是薄的，且它們的引線端處于不連接到其他部分的浮置狀態(tài)。因此，在不采用任何手段進行樹脂包封的地方，引線部分可能變形或剝落。因此，在其引線端側(cè)邊上的引線7b的后表面的外周邊部分也被半刻蝕，以在其引線端側(cè)邊上的引線7b的后表面的外周邊形成臺階。因此，在密封步驟時，包封樹脂流入半刻蝕的部分，然后覆蓋半刻蝕部分，并向下保持在引線7b的外周邊部分。因此可以抑制或防止引線7b的變形和剝落。
下面將使用引線框10參考圖13說明圖10所示的管芯鍵合步驟。如S1-1步驟所示，首先半導體芯片5c被管芯鍵合到其相應的管芯焊盤7a3。接下來，如S1-2步驟所示，在其相應的管芯焊盤7a1中布置半導體芯片5a。最后，如S1-3步驟所示，在其相應的管芯焊盤7a3中布置半導體芯片5b。以這種方式按上述順序?qū)⑼獠砍叽缧〉陌雽w芯片5a、5b和5c安裝到管芯焊盤7a3、7a1和7a2，能夠提高生產(chǎn)率。順便提及，例如，盡管焊料膏用于分別在管芯焊盤7a1、7a2和7a3中布置半導體芯片5a、5b和5c，但是它被省略了以使得易于參見附圖。
接下來將參考圖14描述圖10所示的導線鍵合步驟。如S2-1步驟所示，首先通過多條導線WR1(第一導線)電連接半導體芯片5a和管芯焊盤7a2。接下來，如S2-2步驟所示，通過多條導線WR2(第二導線)電連接半導體芯片5b和引線7b2(第二電源端子)。最后，如S2-3步驟所示，通過多條導線WR3(第三導線)電連接半導體芯片5c及其關聯(lián)部件。導線WR1、WR2和WR3分別由例如金(Au)等形成。導線WR1和WR2是例如50μm厚。每條導線WR3是例如30μm厚。
以提高電壓轉(zhuǎn)換效率作為主要目的，并且為了實現(xiàn)這個目的，第一實施例提供了對在半導體芯片5a和輸出端子之間產(chǎn)生的寄生電感LsH的減小、以及在半導體芯片5b和每條引線7b2(第二電源端子)之間產(chǎn)生的寄生電感LsL的減小。因此，布置比導線WR3更厚的多條導線WR1，以電連接半導體芯片5a和管芯焊盤7a2。布置比導線WR3更厚的多條導線WR2，以電連接半導體芯片5b和引線7b2(第二電源端子)。以這種方式通過以多數(shù)形式布置厚導線WR1和WR2而連接它們，使得可以減小在它們的布線路徑中產(chǎn)生的寄生電感LsH和LsL，以及增強基準電位GND。但是，當通過超聲波鍵合厚導線WR時，需要大于每條薄導線WR3的負載。存在這樣的擔心當在預先連接薄導線WR3之后連接厚導線WR1和WR2時，由于大的負載而導致預先連接的薄導線WR3將會斷裂。當在第一實施例中管芯焊盤(芯片安裝部分)7a1、7a2和7a3彼此隔開時，尤其顯著地出現(xiàn)關于該斷裂的問題。因此，在第一實施例中，如圖14所示，在厚導線WR1連接之后連接導線WR2，以及在導線WR2連接之后連接薄導線WR3。因此可以抑制導線WR1、WR2和WR3的斷裂。順便提及，由于導線WR1和導線WR2是相同的厚度，因此導線WR1可以在預先連接導線WR2之后進行連接。
接下來，圖15是半導體芯片5a的放大平面圖，圖16是沿圖15的線B-B的剖面圖，圖17是沿圖15的線C-C的剖面圖，且是半導體芯片5a的不完全放大剖面圖，以及圖18是沿圖15的線C-C的剖面圖。
半導體芯片5a是橫斷其厚度方向的扁平形狀的矩形，且以例如第一實施例中的矩形形式進行構形。盡管半導體芯片5a不局限于此，但是它具有例如半導體襯底15、形成在半導體襯底15的主表面5ax(參見圖9等)中的多個晶體管元件、其中在半導體襯底15的主表面上以多個階段分別層疊絕緣層12和布線層13的多層布線層、形成用以覆蓋布線層13的表面保護膜(最終保護膜)14等。布線層13由金屬材料、例如鋁(Al)構成。表面保護膜14由有機膜、例如聚酰亞胺薄膜(PiQ)形成。
半導體芯片5a具有在彼此相對布置的側(cè)邊上放置主表面(電路形成面)5ax和后表面5ay(參見圖9等)。在半導體芯片5a的主表面5ax側(cè)構造集成電路。該集成電路包括形成在半導體襯底15的主表面5ax中的晶體管元件和形成在多層布線層中的布線。
在半導體芯片5a的主表面5ax中形成多個電極焊盤(電極)BP。多個電極焊盤BP包括連接到第一場效應晶體管Q1的源極和柵極的源電極焊盤BP1和柵電極焊盤BP3。它們通過形成在布線層13中和形成在與各個電極焊盤BP相關的半導體芯片5a的表面保護膜14中的鍵合孔14中露出，其中布線層13對應于半導體芯片5a的多層布線層的頂層。如圖17所示，沿半導體芯片5a的一對長側(cè)邊(X方向)形成每個源電極焊盤BP1。在第一實施例中，例如，兩個源電極彼此面對面地延伸。在接近半導體芯片5a的一對短側(cè)邊之一的中心的位置中形成柵電極焊盤BP3。下面將進一步描述。如圖8所示，在接近于最接近半導體芯片5c的第一控制電路3a的輸出級的那條側(cè)邊中心的位置中形成柵電極焊盤BP3。在第一實施例中，柵電極焊盤BP3的形狀是正方形，且是例如280μm。半導體芯片5a具有電連接到柵電極焊盤BP3的柵電極圖形。柵電極圖形沿X方向從半導體芯片5a的那對短側(cè)邊中的一個側(cè)邊(連接到柵電極焊盤BP3的側(cè)邊)延伸到另一側(cè)邊，且包括在兩個源電極焊盤BP1之間形成的部分(第一布線和第一部分)BP、和沿半導體芯片5a的主表面的周邊形成的部分(第二布線和第二部分)BP3b。在柵電極圖形的第一布線BP3a中，形成其在與一對短側(cè)邊的一端(連接到柵電極焊盤BP3的側(cè)邊)相對的側(cè)邊上的一端部，以免連接到某些第二布線BP3b。柵電極圖形的寬度例如是25μm。柵電極圖形由金屬、例如鋁(Al)形成。當通過多條導線WR1電連接半導體芯片5a和管芯焊盤7a2時，如8圖所示，將它們在Y方向中以其間插入有第一布線的Z字形進行放置。
由于以此方式以在X方向延伸的矩形形式構形半導體芯片5a，因此除如上所述接近管芯焊盤7a2放置半導體芯片5a之外(半導體芯片5a的長側(cè)邊處于沿管芯焊盤7a2的長側(cè)邊延伸的狀態(tài))，源電極焊盤BP1也可以如此布置以便接近管芯焊盤7a2和沿一對長側(cè)邊。因此，由于可以以短的長度分別形成電連接源電極BP1和管芯焊盤7a2的布線WR1，以及可以并排地放置更多導線WR1，因此可以減小寄生電感LsH。由于如此形成在與柵電極圖形的第一布線BP3a中的那對短側(cè)邊的一端(連接到柵電極BP3的側(cè)邊)相對的側(cè)邊上的端部，以致不連接到部分第二布線BP3b，因此可以不分開地形成第一場效應晶體管Q1的源區(qū)SR1。亦即，由于不分開地形成源區(qū)SR1，因此可以減小導通電阻。
兩種類型的導線WR電連接到半導體芯片5a的源電極焊盤BP1。第一種類型對應于電連接到管芯焊盤7a2的導線WR1。第二種類型對應于連接第一場效應晶體管Q1的源極和半導體芯片5c的多個電極焊盤BP中的焊盤BP2(BP)的導線WR3a(WR3)，其中焊盤BP2(BP)電連接到導線WR3a(WR3)。亦即，電連接到半導體芯片5a的源電極焊盤BP1的導線WR分為管芯焊盤7a2側(cè)邊和第一控制電路3a側(cè)邊。
因此，由于可以分散用于從第一場效應晶體管Q1的源極通過管芯焊盤7a2流動到輸出端子的電流I11(I1)和朝第一控制電路3a的方向流動的電流I12(I1b)的路徑，因此可以減小各條導線WR中形成的電流負載。因此，由于可以減小在第一場效應晶體管Q1和第一控制電路3a之間產(chǎn)生的寄生電感，所以可以進一步改進開關損耗。
接下來，圖16是沿半導體芯片5a的線B-B的剖面圖。半導體芯片5a的半導體襯底15包括例如n+型硅(Si)單晶。在其后表面中形成連接到第一場效應晶體管Q1的漏區(qū)DR1的漏電極(外部端子)。通過蒸發(fā)金屬、諸如金(Au)形成漏電極，以及如上所述漏電極連接到管芯焊盤7a2。另一方面，在半導體襯底15的主表面中形成由例如n型硅單晶形成的外延層16ep。用n-型半導體區(qū)17n1、在其上形成的P型半導體區(qū)17p、以及在其上形成的n+型半導體區(qū)17n2形成外延層16ep。例如，在這種半導體襯底15和外延層16ep中形成具有溝槽柵極結構的n溝道型垂直第一場效應晶體管Q1。此外，在其上形成用于源區(qū)SR1的布線層13b和用于柵區(qū)G1的布線層13a。形成用于保護對應于頂層的布線層13a和13b的表面保護膜14。而且，在表面保護膜14中限定鍵合孔14a，以及形成連接到從鍵合孔14a中露出的源區(qū)SR1的每個源電極焊盤(外部端子)BP1。柵區(qū)G1由例如多晶硅(poly-Si)形成。源電極焊盤BP1通過蒸發(fā)金屬、諸如金(Au)來形成，且如上所述與用于電連接到管芯焊盤7a2的導線WR1連接。
如圖17所示，第一場效應晶體管Q1具有用作源區(qū)SR1的n+型半導體區(qū)17n2、用作漏區(qū)DR1的n-型半導體區(qū)17n1、用作溝道形成區(qū)CH1的P型半導體區(qū)17p、形成在溝槽18的內(nèi)壁上的柵極絕緣膜19、以及通過柵極絕緣膜19嵌入溝槽18的柵區(qū)G1，其中溝槽18挖掘或限定在外延層16ep的厚度方向中。柵區(qū)G1電連接到柵電極焊盤BP3。由于采用這種溝槽柵極結構，因此可以使第一場效應晶體管Q1的單元區(qū)小型化或減小且達到高集成度。在柵區(qū)G1上形成帽蓋絕緣膜20，并且它使源電極焊盤BP1和柵區(qū)G1彼此絕緣。電極焊盤BP1甚至電連接到用于溝道形成的P型半導體區(qū)17p以及連接到用于源極的n+型半導體區(qū)17n2。在第一場效應晶體管Q1工作時電流I1沿溝槽18的深度方向(在漂移層的厚度方向上流動)和沿柵極絕緣膜19的側(cè)表面在源區(qū)SR1和漏區(qū)DR1之間流動。與其中在水平方向中形成溝道的水平場效應晶體管相比較，這種垂直第一場效應晶體管Q1的每單位單元區(qū)的柵極區(qū)域和柵區(qū)G1與漏極的漂移層的結區(qū)更大。因此，柵極和漏極之間的寄生電容變大，然而可以增加每單位單元區(qū)的溝道寬度，并且因此可以減小導通電阻。
通過以如圖16所示的多種形式布置如圖17所述的這種場效應晶體管，形成半導體芯片5a。
接下來，圖18是沿半導體芯片5a的線C-C(參見圖15)的剖面圖。第一場效應晶體管Q1的半導體襯底15包括例如n+型硅單晶。在半導體襯底15的主表面中形成由例如n型硅單晶構成的外延層16ep。由于外延層16ep的結構基本上與上述外延層的結構相同，因此將省略其描述。此外，在外延層16ep上方形成p-型阱區(qū)PWL。在其間插入有場氧化膜FLD的p-型阱區(qū)PWL上方形成柵區(qū)(G-poly)G1。在柵區(qū)G1的表面中形成絕緣氧化物膜(SiO2)21。在絕緣氧化物膜21中限定孔21a，以及通過該孔形成連接到柵區(qū)G1的布線層13a。布線層13a具有柵電極焊盤BP3。而且，形成連接到柵電極焊盤BP3的柵電極(外部端子)。另一方面，在p-型阱區(qū)PWL的側(cè)表面中形成溝道區(qū)CH1，以及在溝道區(qū)CH1上方形成用于每個源區(qū)SR1的布線層13b。布線層13b具有源電極焊盤BP1。而且，形成連接到源電極焊盤BP1的每個源電極(外部端子)ET5。柵區(qū)G1的布線層13a和源區(qū)SR1的布線層13b分別是對應于頂層的布線層。順便提及，布線層13a和13b分別由金屬、例如鋁(Al)形成。
接下來，圖19示出了半導體芯片5b的放大平面圖。順便提及，由于半導體芯片5b的器件結構基本上與半導體芯片5a的結構相同，因此將省略其描述，因為它在圖15中已經(jīng)描述了。由于半導體芯片5b的器件截面結構基本上與圖16至18中的相同，因此將省略其描述，因為它在圖16至18中已經(jīng)描述了。
半導體芯片5b具有橫斷其厚度方向的扁平形狀，它是矩形的。在第一實施例中，以例如矩形的形式構形半導體芯片5b。半導體芯片5b的一對長側(cè)邊和其一對短側(cè)邊的XY比率基本上分別與以L形方式連接形成的多條引線7b2(第二電源端子)的兩個側(cè)邊是相同尺寸的(參見圖8)。半導體芯片5b具有位于彼此相對的側(cè)邊上的主表面(電路形成表面)5bx和后表面5by。在半導體芯片5b的主表面5bx側(cè)邊上構造集成電路。該集成電路主要由在半導體襯底的主表面5bx中形成的晶體管元件和在多層布線層中形成的布線構成。
如圖19所示，在半導體芯片5b的主表面5bx中形成多個焊盤(電極)BP。多個電極焊盤BP包括連接到用于低壓側(cè)開關的第二場效應晶體管Q2的源極的源電極焊盤BP5和連接到第二場效應晶體管Q2的柵極的柵電極焊盤BP7。他們通過限定在布線層中和限定在與各個電極焊盤BP相關的半導體芯片的表面保護膜22中的鍵合孔22a中露出，其中布線層對應于半導體芯片5b的多層布線層的頂層。在半導體芯片5b的主表面內(nèi)在接近于最鄰近半導體芯片5c的拐角的位置中放置半導體芯片5b的多個電極焊盤BP的柵電極焊盤BP7，其中柵電極焊盤BP7電連接到第二場效應晶體管Q2的柵極。此外，半導體芯片5b具有電連接到柵電極焊盤BP7的柵電極圖形。柵電極圖形在Y方向中從半導體芯片5b的那對長側(cè)邊的一個側(cè)邊(第一電源端子ET1側(cè))向另一側(cè)邊(第二電源端子ET4側(cè))延伸。源電極焊盤BP5放置在多個柵電極圖形當中，且在Y方向中從半導體芯片5b的那對長側(cè)邊的另一側(cè)邊向其一個側(cè)邊延伸。下面將進一步描述。柵電極圖形包括形成在源電極焊盤BP5中的部分(第三布線和第三部分)BP7a、和沿半導體芯片5b的主表面周邊形成的部分(第四布線和第四部分)BP7b。在每個柵電極圖形的第三布線BP7a中，如此形成在與其一對長側(cè)邊相對的側(cè)邊上的另一端部(第二電源端子ET4側(cè))，以致不連接到部分第四布線BP7b。每個柵電極圖形的寬度是例如25μm。柵電極圖形由金屬、例如鋁(Al)構成。源電極焊盤BP5和多條引線(第二電源端子)7b2通過多條導線WR2進行電連接。
從第二控制電路3b提供的電流通過第二場效應晶體管Q2的柵極流到第二電源端子。因此，當在X方向中從一對短側(cè)邊的一個側(cè)邊到其另一側(cè)邊形成柵電極圖形時，用于流向沿長側(cè)邊放置的多條引線7b2的方向流動的電流的路徑被切斷或阻擋。另一方面，由于在第一實施例中如此形成柵電極圖形以致從那對長側(cè)邊的一個側(cè)邊延伸到其另一側(cè)邊，因此可以保證它們的電流路徑。因此可以抑制電壓轉(zhuǎn)換效率的降低。在如圖19所示的半導體芯片5b上延伸地形成源電極焊盤BP5，使得可以連接大量電連接到多條引線7b2的導線WR2，其中多條引線7b2提供基準電位GND。亦即，通過連接大量導線WR2可以進一步減小在每條布線路徑中產(chǎn)生的寄生阻抗或電感LsL。通過使半導體芯片5b的外部尺寸基本上與以L形狀形成的多條引線7b2的相同，可以縮短連接的多條導線WR2的長度。亦即，由于它們可以通過長度基本上相同的多條導線WR2連接，因此可以抑制導線WR2中形成的寄生阻抗LsL的變化。因此，由于流過每條導線WR2的電流量的變化幾乎不發(fā)生，因此可以提高電壓轉(zhuǎn)換效率。
當用于高壓側(cè)開關的第一場效應晶體管Q1切換到用于低壓側(cè)開關的第二場效應晶體管Q2時，出現(xiàn)這樣一種現(xiàn)象(自導通)，其中電流(直通電流)從第一電源端子ET1流到第二電源端子。因此，在第一實施例中，通過比用于高壓側(cè)開關的第一場效應晶體管Q1的閾值電壓VthL更高的值，控制用于低壓側(cè)開關的第二場效應晶體管Q2的閾值電壓VthH。由此，可以切斷用于直通電流的路徑。亦即，可以抑制自導通。
接下來，圖20是示出了根據(jù)第一實施例的半導體器件的控制電路的電路結構示圖，以及圖21是示出了圖20所示的半導體器件的相應控制電路的剖面圖。
半導體芯片5c具有第一和第二控制電路3a和3b。第一控制電路3a是控制用于高壓側(cè)開關的第一場效應晶體管的柵極的電路。第一控制電路3a包括多個場效應晶體管M1、M2、M3和M4。多個場效應晶體管M1、M2、M3和M4中的、控制用于高壓側(cè)開關的第一場效應晶體管Q1的柵極的部分，對應于相當于輸出級的場效應晶體管M1和M2。通過從場效應晶體管M1和M2輸出的信號控制用于高壓側(cè)開關的場效應晶體管Q1的柵極。該部分提供有來自相應端子(VCIN)ET2的電位，其中該端子ET2輸入用于第一場效應晶體管Q1的柵控制電壓，并輸出控制信號，其中第一場效應晶體管Q1電連接到輸出級的場效應晶體管M1的漏極。用于自舉電路的端子ET6連接到場效應晶體管M1的漏極，其中該自舉電路用于控制第一場效應晶體管Q1的柵極。由于第一場效應晶體管Q1的源極電位是比基準電位GND更高的值(浮置)，因此相對于其電壓從端子ET6提供電壓。順便提及，盡管已經(jīng)使用四個場效應晶體管M1、M2、M3和M4解釋了第一實施例，但是本發(fā)明不局限于此。而且，在本實施例中可以設置多個場效應晶體管。
第二控制電路3b是用于控制用于低壓側(cè)開關的第二場效應晶體管Q2的柵極的電路，且包括多個場效應晶體管M5和M6。從其相應端子(VLDRV)ET3向場效應晶體管M5的漏極提供電位，其中端子ET3輸入用于第二場效應晶體管Q2的柵極控制電壓，以便輸出一個控制信號。第二控制電路3b在電路操作上基本上與第一控制電路3a相同，且因此將省略其描述。
接下來，圖21示出了圖20所述的控制電路的器件結構。順便提及，由于圖21所示的第二控制電路3b的器件結構基本上與第一控制電路3a的相同，這里解釋了第一控制電路3a，并且因此省略第二控制電路3b的描述。
第一場效應晶體管Q1用由例如CMOS(互補MOS)反相器電路形成的第一控制電路3a形成。第一控制電路3a由在n阱NWL中形成的p溝道型水平第三場效應晶體管Q3(在水平方向(與半導體襯底的主表面水平的方向)中形成其溝道)、和在p阱PWL中形成的n溝道型水平第四場效應晶體管Q4形成。第三場效應晶體管Q3具有源區(qū)SR3、漏區(qū)DR3、柵極絕緣膜23p和柵區(qū)G3。源區(qū)SR3和漏區(qū)DR3分別具有p-型半導體區(qū)24a和p+型半導體區(qū)24b。第四場效應晶體管Q4具有源區(qū)SR4、漏區(qū)DR4、柵極絕緣膜23n和柵區(qū)G4。源區(qū)SR4和漏區(qū)DR4分別具有n-型半導體區(qū)25a和n+型半導體區(qū)25b。漏區(qū)DR3和DR4分別連接到輸出端子ET7，并且通過輸出端子ET7電連接到用于高壓側(cè)開關的第一場效應晶體管的柵極。源區(qū)SR4連接到輸出端子ET8，并且通過輸出端子ET8電連接到第一場效應晶體管的源極。
半導體芯片5c具有正方形形狀的主表面和沿正方形形狀的主表面?zhèn)冗叢贾玫亩鄠€焊盤(電極)BP。半導體芯片5c的多個電極焊盤BP中的電極焊盤BP2、BP4、BP6和BP8沿限定主表面的拐角的兩個側(cè)邊布置，最接近半導體芯片5a和5b，其中電極焊盤BP2、BP4、BP6和BP8分別電連接到第一和第二場效應晶體管Q1和Q2的源極和柵極。
因此，由于每條導線WR3a、WR3b、WR3c和WR3d的長度可以被進一步縮短，因此在布線路徑中產(chǎn)生的寄生電感LgH、LsH、LgL和LsL可以被進一步減小。由于希望減小開關損耗而不是導通電阻，因此半導體芯片5以使半導體芯片5c和半導體芯片5a之間的距離變得比半導體芯片5c和半導體芯片5b之間的距離更短的這種方式進行布置。除這種觀點之外，甚至相對于導線WR3a、3b、3c和3d，導線WR3a和3b形成得比導線WR3c和3d更短，其中WR3a和3b分別電連接到第一場效應晶體管Q1的源極和柵極，導線WR3c和3d分別電連接到第二場效應晶體管Q2的源極和柵極。
第二控制電路3b是控制用于低壓側(cè)開關的第二場效應晶體管Q2的柵極的電路。而且，第二控制電路3b的輸出級包括多個場效應晶體管M5和M6(第五和第六場效應晶體管)。第五場效應晶體管M5放置在半導體芯片5c的四個側(cè)邊之一的側(cè)邊上，最接近半導體芯片5b。與其他電極焊盤BP相比較，半導體芯片5c的多個電極焊盤BP中的源電極焊盤BP9(BP)布置在半導體芯片5c的內(nèi)部，其中源電極焊盤BP9(BP)連接到第五場效應晶體管M5的源極。
由于每條導線WR3的布線電阻低于在每個芯片內(nèi)形成的布線的布線電阻，因此連接到第五場效應晶體管M5的源極的源電極焊盤BP9(BP)形成在半導體芯片5c上。導線WR3被引出并且與第五場效應晶體管M5的源極周圍連接，以便可以進一步減小布線路徑中形成的寄生電感。
接下來，圖22是示出了封裝6a的安裝狀態(tài)的一個例子的平面圖，以及圖23是圖22的側(cè)視圖。
布線板27由例如印刷線路板形成，且具有其上安裝封裝6a、28和29以及芯片部件30和31的主表面。在封裝28中形成控制電路2，以及在封裝29中形成負載電路4。線圈L1形成為芯片部件30，而且電容器C1形成為每個芯片部件31。封裝28的引線28a通過布線板27的布線27a電連接到封裝6a的其相應引線7b(7b4)。封裝6a的引線7b1電連接到布線板27的布線27b。封裝6a的輸出引線(輸出端子)7b3通過布線板27的布線(輸出布線)27c電連接到芯片部件30的線圈L1的一端。線圈L1的另一端通過布線板27的布線(輸出布線)27d電連接到負載電路4。封裝6a的用于基準電位GND的引線7b2通過布線板27的布線27e電連接到對應于多個芯片部件31的電容器C1的一端。電容器C1的另一端通過布線板27的布線27d電連接到負載電路4。
接下來，圖24是示出了根據(jù)本發(fā)明的一個實施例的半導體器件的整個表面的平面圖，圖25是圖24所示的半導體器件的側(cè)視圖，圖26是示出了圖24所示的半導體器件的后表面的平面圖，以及圖27是示出了根據(jù)本發(fā)明的一個實施例的半導體器件的外形的總透視圖。
如圖24所示，樹脂包封體8具有橫斷其厚度方向的扁平形狀，它是矩形的。在第一實施例中，例如以與引線框10相同的正方形形狀構形樹脂包封體8。以實現(xiàn)應力減小為目的，樹脂包封體8由例如添加有苯酚固化劑、硅橡膠及填料等的聯(lián)苯熱固性樹脂形成。關于用于形成樹脂包封體的方法，使用適合于大批量生產(chǎn)的傳遞模塑方法。傳遞模塑方法是使用設有罐、澆口、樹脂注入通道和空腔等的模制管芯(模塑管芯)、且通過澆口和樹脂注入通道從罐將熱固性樹脂引入空腔以由此形成樹脂包封體8的方法。
在制造QFN型半導體器件時，已經(jīng)使用了單個型傳遞模塑方法或批量型傳遞模塑方法，其中單個型傳遞模塑方法使用具有多個產(chǎn)品形成區(qū)(器件形成區(qū)和產(chǎn)品獲得區(qū))的多腔布線板，并且按每個產(chǎn)品形成區(qū)對各產(chǎn)品形成區(qū)中安裝的半導體芯片進行樹脂包封，批量型傳遞模塑方法使用具有多個產(chǎn)品形成區(qū)的多腔布線板，并且共同地對安裝在各個產(chǎn)品形成區(qū)中的半導體芯片進行樹脂包封。在第一實施例中，例如，采用單個型傳遞模塑方法。
如圖25和26所示，多條引線7b中的一些從樹脂包封體8的側(cè)表面8c和后表面8b中露出。管芯焊盤7a1、7a2和7a3的后表面7a1y、7a2y和7a3y從樹脂包封體8的后表面8b中露出。而且，由于管芯焊盤7a1、7a2和7a3的外部形狀是矩形，以及以預定間隔布置引線框，因此樹脂包封體8甚至形成在管芯焊盤7a1、7a2和7a3中。此外，在管芯焊盤7a3中的一個拐角處形成定位錐體R1(指示標記)。存在這樣的擔心，當試圖在管芯焊盤7a1和7a2中形成定位錐體R1之處管芯焊盤7a1和7a2的外部形狀變小時，因為從第一和第二電源端子提供電流I1和I2，所以它將對電流性能施加影響。另一方面，由于在管芯焊盤7a3中沒有動態(tài)電流流動且該電位被固定，因此不必擔心電流性能。因此，定位錐體R1可以優(yōu)選地形成在部分管芯焊盤7a3中。順便提及，例如，在裝運封裝6a和在封裝6a上的印刷商標時面對面排列的情況下，當封裝6a的主表面和后表面彼此分開時，使用錐體R1。例如，通過刻蝕形成錐體R1。
第二優(yōu)選實施例圖28是示出了根據(jù)本發(fā)明第二實施例的半導體器件的封裝結構的一個例子的平面圖。圖28中所述的半導體器件的結構基本上類似于圖8所示的半導體器件，但是主要不同之處在于半導體芯片5a中的柵電極焊盤BP3的形狀、半導體芯片5b中的柵電極焊盤BP7和源電極焊盤BP5b、半導體芯片5a和5b中覆有表面保護膜14和22的部分的形狀、源極單元區(qū)的形狀等。順便提及，圖28除示出了半導體芯片5a、5b和5c之外，還示出了在引線7b上放置的管芯焊盤7a1、7a2和7a3以及樹脂包封體8，以便易于參見附圖。而且，管芯焊盤7a1、7a2和7a3以及引線7b用陰影線表示。
在第二實施例中，例如，沿接近于多條引線(第二電源端子)7b2的側(cè)邊以L-形方式構形連接到用于低壓側(cè)開關的第二場效應晶體管Q2的源極的源電極焊盤BP5(BP5a)，如圖28所示。亦即，僅僅在用于導線WR2的鍵合部分形成源電極焊盤BP5a，其中導線WR2電連接到多條引線(第二電源端子)7b2。在與半導體芯片5b的一對長側(cè)邊中的接近多條引線(第二電源端子)7b2的側(cè)邊相對的側(cè)邊上形成半導體芯片5b的源電極焊盤BP5b，其中源電極焊盤BP5b通過導線WR3電連接到半導體芯片5c的第二控制電路3b。而且，以與半導體芯片5c的多個電極焊盤BP中的電極焊盤BP6的外部尺寸一樣的尺寸形成源電極焊盤BP5b的外部尺寸，其中電極焊盤BP6電連接到第二場效應晶體管Q2的源極。
因此，在第二實施例中，在半導體芯片5a的源極單元區(qū)中源電極焊盤BP5a和BP5b的占用面積之間的比率被減小，以便能夠?qū)⒅辽俪^其一半的源極單元區(qū)的主要部分形成為覆有表面保護膜22的區(qū)域。
由于由金屬如鋁(Al)形成的每個源電極焊盤BP5和樹脂包封體8之間的粘附力低于表面保護膜22和樹脂包封體8之間的粘附力，因此存在在形成樹脂包封體8之后樹脂包封體8將被剝落的可能性。但是，根據(jù)第二實施例，以此方式，形成大的表面保護膜22，以及從表面保護膜22中露出的源電極焊盤BP5a和BP5b的面積被設置得小于第一實施例。因此可以減小源電極焊盤BP5和樹脂包封體8之間的接觸面積。因此，可以抑制樹脂包封體8的剝落。
如圖28所示，以與半導體芯片5c的多個電極焊盤BP中的電極焊盤BP4和BP8相同的尺寸形成柵電極焊盤BP3和BP7，其中柵電極焊盤BP3和BP7電連接到第一和第二場效應晶體管Q1和Q2的柵極，電極焊盤BP4和BP8通過導線WR3電連接到第一和第二場效應晶體管Q1和Q2的柵極。順便提及，柵電極焊盤BP3和BP7分別由金屬、例如鋁(Al)形成。
因此，柵電極焊盤BP3和BP7的外部尺寸被設置得等于或小于半導體芯片5c的多個電極焊盤BP中的電極焊盤BP4和BP8的外部尺寸，其中電極焊盤BP4和BP8電連接第一和第二場效應晶體管Q1和Q2的柵極，以由此使得可以增加第一和第二場效應晶體管Q1和Q2的源區(qū)SR1和SR2的單元區(qū)。因此可以進一步減小導通電阻。亦即，可以提高電壓轉(zhuǎn)換效率。
第三優(yōu)選實施例圖29是示出了根據(jù)本發(fā)明第三實施例的半導體器件的封裝結構的一個例子的平面圖。圖29所述的半導體器件的結構基本上類似于圖8所示的半導體器件，但是主要不同之處在于半導體芯片5a中的柵電極圖形。順便提及，圖29除了示出半導體芯片5a、5b和5c之外，還示出了在引線7b上放置的管芯焊盤7a1、7a2和7a3以及樹脂包封體8，以便易于參見附圖。此外，管芯焊盤7a1、7a2和7a3以及引線7b用陰影線表示。
在第三實施例中，在柵電極圖形中的兩個源電極焊盤BP1之間形成的部分(第一布線和第一部分)BP3a的寬度形成得比沿半導體芯片5a的主表面周邊形成的部分(第二布線和第二部分)BP3b的寬度更厚，其中兩個源電極焊盤BP1電連接到用于高壓側(cè)開關的第一場效應晶體管Q1的柵電極焊盤BP3。順便提及，柵電極圖形的第一布線BP3a的寬度是例如50μm。柵電極圖形的第二布線BP3b的寬度是例如25μm。
在兩個源電極焊盤BP1之間形成的柵電極圖形的第一布線BP3a，是構成從柵電極焊盤BP3至第一場效應晶體管Q1中的溝槽柵極G1的溝道形成區(qū)的柵極電流路徑的最短柵極電流路徑的布線。
因此，由于在柵電極圖形中第一布線BP3a的寬度形成得比第二布線BP3b更厚，因此可以減小柵極電阻。如果僅僅關注柵極電阻被減小，那么可以擴大柵電極圖形的第二布線BP3b的寬度。但是，當柵電極圖形的寬度增加時，源單元區(qū)被減小。由于源單元區(qū)減小，第一場效應晶體管Q1的導通電阻增加，因此電壓轉(zhuǎn)換效率降低。因此，在第三實施例中，使第一布線BP3的寬度大于第二布線BP3b的寬度，其中第一布線BP3構成從柵電極焊盤BP3至第一場效應晶體管Q1中的溝槽柵極G1的溝道形成區(qū)的柵極電流路徑的最短柵極電流路徑，第二布線BP3b構成其他柵極電流路徑，由此能夠減小最短柵極電流路徑的電阻。以此方式減小從柵電極焊盤BP3的最短柵極電流路徑的電阻，使得可以提高在第一場效應晶體管Q1導通工作時的快速響應性和增加電壓轉(zhuǎn)換效率。
第四優(yōu)選實施例圖30是示出了根據(jù)本發(fā)明第四實施例的半導體器件的封裝結構的一個例子的平面圖。圖30所述的半導體器件的結構基本上類似于圖8所示的半導體器件，但是主要不同之處在于半導體芯片5b中的柵電極圖形。順便提及，圖30除示出了半導體芯片5a、5b和5c之外，還示出了在引線7b上布置的管芯焊盤7a1、7a2和7a3以及樹脂包封體8，以便易于參見附圖。而且，管芯焊盤7a1、7a2和7a3以及引線7b用陰影線表示。
第四實施例具有如圖30所示的特點，用于柵電極圖形的多條第三布線BP7a中的放置在遠離柵電極焊盤BP7的位置中的第三布線BP7a的間隔或間距比放置在接近柵電極焊盤BP7的位置中的相應第三布線BP7a的間隔更寬。下面將進一步描述。在形成在柵電極圖形當中的源電極焊盤BP5中，形成在遠離柵電極焊盤BP7并接近于第二電源端子ET4(沿L-形線布置的多條引線7b2)的位置中的源電極焊盤BP5的寬度形成得比鄰近柵電極焊盤BP7形成的源電極焊盤BP5的寬度更寬。
因此，由于朝接近于半導體芯片5b中的一對短側(cè)邊的第二電源端子ET4的方向流動的電流路徑可以被擴大，因此可以減小導通電阻。亦即，可以提高電壓轉(zhuǎn)換效率。
第五優(yōu)選實施例圖31是示出了根據(jù)本發(fā)明第五實施例的半導體器件的封裝結構的一個例子的平面圖。圖31所述的半導體器件的結構基本上類似于圖8所示的半導體器件，但是主要不同之處在于連接到半導體芯片5a的源極的導線WR的布局和數(shù)目。順便提及，圖31除示出了半導體芯片5a、5b和5c之外，還示出了在引線7b上布置的管芯焊盤7a1、7a2和7a3以及樹脂包封體8，以便易于參見附圖。而且，管芯焊盤7a1、7a2和7a3以及引線7b用陰影線表示。
在如圖31所示的第五實施例中，在接近于電極焊盤BP4的兩側(cè)上布置半導體芯片5c的多個電極焊盤BP中的焊盤BP2，其中焊盤BP2電連接到半導體芯片5a的源極，電極焊盤BP4電連接到半導體芯片5a的柵極。
因此，可以進一步增加多條導線WR3a的數(shù)目，其中導線WR3a連接半導體芯片5a的源電極焊盤BP1和半導體芯片5c的多個電極焊盤BP中的電極焊盤BP2，其中電極焊盤BP2電連接到第一場效應晶體管Q1的源極。因此可以進一步減小在第一場效應晶體管Q1的源極和第一控制電路3a之間的布線路徑中產(chǎn)生的寄生電感LsH?；旧掀叫杏诙鄺l導線WR3b形成多條導線WR3a，其中多條導線WR3a連接半導體芯片5a的源電極焊盤BP1和半導體芯片5c的電極焊盤BP2，多條導線WR3b連接半導體芯片5a的柵電極焊盤BP4和半導體芯片5c的電極焊盤BP4。因此，可以增加第一場效應晶體管Q1和第一控制電路3a之間的電流反饋速率。因此，可以減小在第一場效應晶體管Q1的源極和第一控制電路3a之間的布線路徑中產(chǎn)生的寄生電感LsH，以及提高第一場效應晶體管Q1的快速響應性，由此使得可以增加電壓轉(zhuǎn)換效率。
半導體芯片5b的源電極焊盤BP5b(BP5)和柵電極焊盤BP7被彼此相鄰地布置。亦即，基本上平行于多條導線WR3d并排地形成多條導線WR3c，其中多條導線WR3c連接半導體芯片5b的源電極焊盤BP5b(BP5)和半導體芯片5c的電極焊盤BP6，多條導線WR3d連接半導體芯片5b的柵電極焊盤BP7和半導體芯片5c的電極焊盤BP8。
因此，由于可以增加第二場效應晶體管Q2和第二控制電路之間的電流反饋速率，所以可以抑制自截止現(xiàn)象。亦即，可以增加電壓轉(zhuǎn)換效率。
第六優(yōu)選實施例圖32是示出了根據(jù)本發(fā)明第六實施例的半導體器件的封裝結構的一個例子的平面圖。圖33是沿圖32的線D-D的剖面圖，以及圖34是裝配流程圖，示出了用于制造根據(jù)本發(fā)明第六實施例的半導體器件的方法。圖32所述的半導體器件的結構基本上類似于圖8所示的半導體器件，但是主要不同之處在于在引線框40的表面上部分地進行使用銀膏劑的表面處理。順便提及，圖32除示出半導體芯片5a、5b和5c之外，還示出了在引線7b上放置的管芯焊盤7a1、7a2和7a3以及樹脂包封體8，以便易于參見附圖。而且，管芯焊盤7a1、7a2和7a3以及引線7b用陰影線表示。
在第六實施例中，由例如銀(Ag)構成的膏劑材料41僅僅涂敷在引線框40中將進行導線鍵合的部分上，這部分的材料包括例如銅(Cu)。導線WR由例如金(Au)等制成。
因此，在引線框40上涂敷膏劑材料41、例如(Ag)，能對由例如金(Au)形成的導線WR進行導線鍵合。盡管與用作引線框40的基本或原材料的銅等相比較，涂敷銀膏劑的區(qū)域與樹脂包封體8的粘附力可能是弱的，但是由于在導線鍵合部分上單獨涂敷膏劑材料41，因此可以足夠地保證引線框40和樹脂包封體8之間的接觸面積。因此可以提高在構成引線框40的銅和樹脂包封體8之間的粘附力。
當使用如第六實施例所述的這種引線框40時，在形成樹脂包封體8之后，執(zhí)行用于除去在管芯焊盤7a1、7a2和7a3的后表面7a1y，7a2y和7a3y中形成的樹脂毛邊的工序步驟，如圖34所示。
接下來，執(zhí)行用于實現(xiàn)焊料電鍍的電鍍工序步驟，其中焊料電鍍用于封裝從樹脂包封體8中露出的多條引線7b上的半導體襯底和管芯焊盤7a1、7a2和7a3的后表面7a1y，7a2y和7a3y。
當以此方式使用由銅(Cu)框架形成的引線框40時，因為在形成樹脂包封體8之后進行電鍍，因此可以抑制由于樹脂毛邊而導致的在半導體器件的襯底封裝中的失敗。亦即，可以增強半導體器件的可靠性。
第七優(yōu)選實施例作為由非絕緣型DC-DC轉(zhuǎn)換器的電流和頻率增加引起的另一問題，存在在樹脂包封體形成之后關于半導體器件的可靠性的問題。尤其是由于第一至第五實施例分別解釋了其中給予無鉛電鍍、例如Ni/Pd/Au沖洗電鍍的多個管芯焊盤7a1、7a2和7a3被容納或保持在一個封裝6a中的這種結構，因此需要高粘著力。本實施例將解釋其中考慮了其粘附力并且考慮到防止引線遺漏的預防措施的結構。
圖35是圖示了根據(jù)本發(fā)明的第七實施例在半導體器件中采用的引線框42的單元區(qū)的表面?zhèn)冗叺囊粋€例子的平面圖，以及圖36是示出了圖35所示的引線框的后表面?zhèn)冗叺钠矫鎴D。順便提及，即使在圖36的情況下，半刻蝕區(qū)也用陰影線表示，以便易于參見附圖。
在第七實施例中，沿著其中放置了它們的相應半導體芯片5a、5b和5c的管芯焊盤的后表面的周邊部分進行半刻蝕。此外，在管芯焊盤7a2的部分半刻蝕區(qū)和面對縫隙的部分中形成切口部分(凹坑和凸出，凹部)42，其中縫隙在三個管芯焊盤7a1、7a2和7a3當中形成邊界。這是因為在三個管芯焊盤7a1、7a2和7a3當中形成邊界的縫隙處，尤其需要樹脂包封體8和引線框之間的粘附力。此外，以上通過形成切口部分43來實現(xiàn)，以增強與樹脂包封體8的粘附力，以便在縫隙中形成多個扁平凹凸部分。例如，通過刻蝕形成切口部分。
根據(jù)第七實施例，以此方式，對管芯焊盤7a1、7a2和7a3的周邊部分進行半刻蝕，以及在管芯焊盤7a2的一些半刻蝕區(qū)中形成切口部分43。因此，管芯焊盤7a3和樹脂包封體8之間粘附力變強，且與第一實施例相比較，可以進一步提高半導體器件的可靠性。亦即，這導致防止引線遺漏的預防措施。順便提及，切口部分43不局限于焊盤7a3的一些半刻蝕區(qū)。切口部分43可以形成在管芯焊盤7a2和7a3的部分半刻蝕區(qū)中。
在第七實施例中，在管芯焊盤7a1的表面?zhèn)冗吷系囊粋€拐角處形成錐體R2。例如，通過刻蝕形成錐體R2。
因此，由于用于從第一電源端子(引線7b1)提供的輸入電源電位Vin的路徑延伸，因此可以減小在第一電源端子和用于高壓側(cè)開關的第一場效應晶體管Q1的漏極之間產(chǎn)生的寄生阻抗LdH。亦即，可以增加電壓轉(zhuǎn)換效率。
第八優(yōu)選實施例第八實施例將解釋對用于防止引線遺漏的預防措施的結構的改進。
圖37是一個平面圖，圖示了根據(jù)本發(fā)明的第八實施例在半導體器件中采用的引線框44的單元區(qū)的表面?zhèn)冗叺囊粋€例子，以及圖38是一個平面圖，示出了圖37所示的引線框44的單元區(qū)的后表面?zhèn)冗叀ｍ槺闾峒?，即使在圖38的情況下，半刻蝕區(qū)也用陰影線表示，以便易于參見附圖。
在第八實施例中，沿著其中放置了它們的相應半導體芯片5a、5b和5c的管芯焊盤7a1、7a2和7a3的后表面的周邊部分進行半刻蝕。而且，在管芯焊盤7a3的部分半刻蝕區(qū)中形成切口部分(凹坑和凸出，凹部)43，以及在一些管芯焊盤7a1、7a2和7a3中限定穿通孔(縫隙)45。例如，通過刻蝕形成切口部分43。在管芯焊盤7a2的部分表面中限定溝槽46。例如，通過刻蝕或沖壓形成溝槽46。
因此，根據(jù)第八實施例，在部分管芯焊盤7a1、7a2和7a3中限定穿通孔45，由此與第七實施例相比較，使得可以進一步增強每個管芯焊盤7a1、7a2和7a3和樹脂包封體8之間的粘附力，以及進一步增加半導體器件的可靠性。當用于高壓側(cè)開關的第一場效應晶體管Q1切換到用于低壓側(cè)開關的第二場效應晶體管Q2時，出現(xiàn)一個現(xiàn)象(自導通)，電流(直通電流)從第一電源端子ET1流到第二電源端子。因此，通過在將從半導體芯片5a導線鍵合到管芯焊盤7a2的部分和半導體芯片5b之間形成穿通孔45，可以切斷用于直通電流的路徑。因此可以抑制自導通。而且，當用于高壓側(cè)開關的第一場效應晶體管Q1導通時流動的電流(第一電流)I1變得易于朝輸出端子的方向流動。由于管芯焊盤7a1、7a2和7a3的強度隨穿通孔45的數(shù)目增加而減小，因此優(yōu)選地可以僅僅在抑制自導通的位置處形成穿通孔45，如本實施例中那樣。
另一方面，由于在管芯焊盤7a2中在提供輸出電源電位到外部的輸出端子ET5的一側(cè)上形成溝槽46，因此也可以提高管芯焊盤7a2和樹脂包封體8之間的粘附力，而不切斷用于提供電流(電流)I1到外部的路徑。因此與第七實施例相比較，可以進一步增加半導體器件的可靠性。當形成穿通孔45時，這在提高粘附力方面是有效的。但是，由于用于提供電流(第一電流)I1到外部的路徑變窄，因此電阻增加。因此，在提供輸出電源電位到外部的輸出端子ET5的一側(cè)上形成穿通孔45不是優(yōu)選的，這是因為電壓轉(zhuǎn)換效率被降低了。
由于管芯焊盤7a2的面積大于半導體芯片5b的面積，因此管芯焊盤7a2和樹脂包封體8之間的接觸面積變大。由于管芯焊盤7a2和樹脂包封體8之間的粘附力低于半導體芯片5b和樹脂包封體8之間的粘附力，因此當管芯焊盤7a2大于半導體芯片5b時，形成這些穿通孔45和溝槽46是有效的。順便提及，溝槽46不局限于管芯焊盤7a2的一些表面，而是可以形成在管芯焊盤7a1和7a3的表面?zhèn)冗吷系母鱾€部分中。穿通孔45和溝槽46不局限于如圖37所示的這種形狀。
第九優(yōu)選實施例第九實施例將解釋對用于防止引線遺漏的預防措施的結構的改進。
圖39是一個平面圖，圖示了根據(jù)本發(fā)明的第九實施例在半導體器件中采用的引線框47的單元區(qū)的表面?zhèn)冗叺囊粋€例子，以及圖40是一個平面圖，示出了圖39所示的引線框47的單元區(qū)的后表面?zhèn)冗?。順便提及，即使在圖40的情況下，半刻蝕區(qū)也用陰影線表示，以便易于參見附圖。
在第九實施例中，沿著管芯焊盤7a1、7a2和7a3的后表面?zhèn)冗吷系闹苓叢糠诌M行半刻蝕。此外，在部分半刻蝕區(qū)中形成切口部分。切口部分甚至被限定在以L-形方式形成的某些第二電源端子中且要進行半刻蝕。在多條引線7b的一些處，僅僅它們的引線端的側(cè)表面部分11a被半刻蝕。例如，通過刻蝕形成切口部分。
根據(jù)第九實施例，以此方式，也可以進一步增強多條引線7b中的每一個和樹脂包封體8之間的粘附力，以及提高管芯焊盤7a1、7a2和7a3中的每一個和樹脂包封體8之間的粘附力。這意味著通過在管芯焊盤7a1、7a2和7a3和多條引線7b的半刻蝕區(qū)中形成切口部分提高了與樹脂包封體8的接合。
存在這樣的擔心，由于當多條引線7b的引線端也被半刻蝕時，在導線鍵合時超聲波沒有被成功地傳送到半刻蝕區(qū)，因此將發(fā)生鍵合失敗。因此，只有引線端的側(cè)表面11a被半刻蝕，而不半刻蝕多條引線7b的引線端。因此，可以增強與樹脂包封體8的粘附力，以及可以進一步抑制鍵合失敗。
第十優(yōu)選實施例圖41是圖示了根據(jù)本發(fā)明第十實施例的封裝6a的結構例子的平面圖，其中封裝6a包括非絕緣型DC-DC轉(zhuǎn)換器1的一些電路，以及圖42是沿圖41的線E-E的剖面圖。順便提及，圖41還示出了部分樹脂包封體8，以便易于參見附圖。此外，管芯焊盤7a1、7a2和7a3和引線7b用陰影線表示。
在第十實施例中，用于電連接電極焊盤BP和各個部分的一些布線被配置為金屬鍍線48，而不是導線WR。亦即，半導體芯片5a的第一場效應晶體管Q1的源電極焊盤BP1通過一條金屬鍍線48a電連接到管芯焊盤7a2。半導體芯片5b的第二場效應晶體管Q2的源電極焊盤BP5通過一條金屬鍍線48b電連接到引線7b2(7b)。金屬鍍線48由金屬、例如銅(Cu)或鋁(Al)等形成，且通過凸塊電極49電連接到電極焊盤BP和引線7b。凸塊電極49由金屬、例如焊料或金(Au)等形成?？梢允褂脤щ姌渲嫱箟K電極49。金屬鍍線48在其上也全部覆有樹脂包封體8。
根據(jù)第十實施例，以此方式，由于使用金屬鍍線48代替導線WR。因此可以進一步減小在每條布線路徑上寄生的電感。因此，與第一實施例相比較，可以進一步減小開關損耗，和進一步提高非絕緣型DC-DC轉(zhuǎn)換器1的電壓轉(zhuǎn)換效率。
當僅僅關注在每條布線路徑上寄生的電感時，電連接第一和第二控制電路3a和3b的多個電極焊盤BP和它們的各個部分的導線WR3(WR)優(yōu)選地可以由金屬鍍線48c(48)形成。但是，在第一和第二控制電路3a和3b的多個電極焊盤BP處，其孔是窄的，例如90μm。即使它們通過金屬鍍線48而不是導線WR進行連接，也使用寬度窄的金屬鍍線48。因此，與導線WR相比較，這不會導致寄生電感減小。制造例如100μm或更小的金屬鍍線48是更困難的。與導線WR相比較，其連接同樣困難。因此，每個產(chǎn)品的成本增加，并且其成品率減小。因此，通過金屬鍍線48電連接第一和第二控制電路3a和3b的多個電極焊盤BP和它們的各個部分不是優(yōu)選的。
但是，由于希望減小如圖8所示的在第一和第二場效應晶體管Q1和Q2與第一和第二控制電路3a和3b之間的布線路徑上寄生的電感，因此并排地連接多條導線WR。在此情況下，多條導線WR結合成為一條金屬鍍線48。因此，金屬鍍線48的寬度也擴大為例如200μm，并且金屬鍍線也可以被電連接。因此，通過金屬鍍線48將第一和第二場效應晶體管Q1和Q2與第一和第二控制電路3a和3b彼此電連接，以減小寄生電感，以便可以改善開關損耗。
第十一優(yōu)選實施例圖43是裝配流程圖，示出了根據(jù)本發(fā)明的第十實施例用于制造半導體器件的方法。
第十一實施例采用批量型傳遞模塑方法，該方法用于使用具有多個產(chǎn)品形成區(qū)的多腔引線框和共同地對安裝在各個產(chǎn)品形成區(qū)中的半導體芯片5a、5b和5c進行樹脂包封。
在批量型傳遞模塑方法中，形成樹脂包封體8，此后通過例如切割將多腔引線框和樹脂包封體8分為多個塊或部分。由此，第十一實施例中采用的樹脂包封體8和引線框的外部尺寸基本上相同。
根據(jù)第十一實施例，如上所述，通過一次樹脂包封可以獲得多個半導體器件。因此，與第一實施例相比較，可以增加產(chǎn)品成品率和減小每個產(chǎn)品的成本。
第十二優(yōu)選實施例圖44是裝配流程圖，示出了根據(jù)本發(fā)明的第十二實施例用于制造半導體器件的方法。
在本實施例中，在至少導線鍵合步驟之前，在密封帶上放置引線框10。當象上述實施例中的每一個中那樣使用具有被分成多種形式的管芯焊盤的引線框10時，在導線鍵合時，管芯焊盤變得不穩(wěn)定，由此擔心將發(fā)生鍵合失敗。而且，當如第一實施例中那樣導線鍵合厚導線WR時，將它們放置在高負載下且通過超聲波連接，由此容易進一步發(fā)生鍵合失敗。還擔心即使在管芯鍵合步驟時管芯焊盤也變得不穩(wěn)定，由此將發(fā)生封裝失敗。
因此，根據(jù)第十二實施例，在管芯鍵合步驟之前在密封帶上放置引線框10，以由此穩(wěn)定各個管芯焊盤，由此可以抑制封裝失敗和導線鍵合失敗。
第十三優(yōu)選實施例作為由非絕緣型DC-DC轉(zhuǎn)換器1的電流和頻率增加引起的問題，可以提及在其工作時的熱量問題。尤其是由于第一至第十實施例分別解釋了在一個封裝6a中容納或保持三個半導體芯片5a、5b和5c的這種結構，因此需要高逸散。本實施例將解釋考慮到其逸散的結構。
圖45是圖示了根據(jù)本發(fā)明第十三實施例的封裝6a的結構例子的平面圖，其中封裝6a包括非絕緣型DC-DC轉(zhuǎn)換器1的一些電路，以及圖46是沿圖45的線F-F的剖面圖，以及圖47是示出了根據(jù)本實施例的半導體器件的表面?zhèn)冗叺目偲矫鎴D。順便提及，圖45還示出了部分樹脂包封體8，以便易于參見附圖。而且，管芯焊盤7a1、7a2和7a3以及引線7b用陰影線表示。
在第十三實施例中，在半導體芯片5b的主表面上鍵合金屬體60，以及從樹脂包封體8中露出部分金屬體60。金屬體60由高導熱性的金屬例如銅或鋁等形成，且通過由導電樹脂等形成的焊料或粘結材料61鍵合到半導體芯片5b的源電極焊盤BP5。由于如圖3所示的半導體芯片5b的導通時間比半導體芯片5a更長，因此半導體芯片5b尤其易于產(chǎn)生熱量。因此，金屬體60被如此布置以致覆蓋用于形成對應于半導體芯片5b的熱量產(chǎn)生源的第二場效應晶體管Q2的區(qū)域。在該結構中，在半導體芯片5b處產(chǎn)生的熱量通過管芯焊盤7a2從半導體芯片5b的后表面輻射到布線板側(cè)邊。除此之外，熱量通過金屬體60甚至從半導體芯片5b的主表面輻射到外部，如圖46和47所示。因此，可以獲得高的逸散。通過在封裝6a的上表面上放置散熱片并將其鍵合在金屬體60的露出表面上，可以進一步提高逸散。
第十四優(yōu)選實施例本實施例將解釋熱輻射結構的改進。
圖48是圖示了根據(jù)本發(fā)明第十四實施例的封裝6a的結構例子的平面圖，其中封裝6a包括非絕緣型DC-DC轉(zhuǎn)換器1的一些電路，圖49是沿圖48的線G-G的剖面圖，以及圖50是示出了根據(jù)第十四實施例的半導體器件的表面?zhèn)冗叺目偲矫鎴D。順便提及，圖48還示出了部分樹脂包封體8，以便易于參見附圖。而且，管芯焊盤7a1、7a2和7a3以及引線7b用陰影線表示。
在第十四實施例中，以類似于第十實施例的方式，用于電連接電極焊盤BP和各個部分的一些布線被配置為金屬鍍線48，而不是導線WR。此外，一些金屬鍍線48從樹脂包封體8中露出。金屬鍍線48被如此布置，以致覆蓋用于形成對應于半導體芯片5a和5b的熱量產(chǎn)生源的第一和第二場效應晶體管Q1和Q2的區(qū)域。盡管在圖48至50中從封裝6a的上表面中露出在半導體芯片5a和5b的兩側(cè)上的金屬鍍線48a和48b，但是可以采用僅僅在半導體芯片5b側(cè)邊上形成金屬鍍線48b的這種結構，其中用于低壓側(cè)開關的第二場效應晶體管Q2的發(fā)熱量相對較高。甚至在本實施例中，通過在封裝6a的上表面上放置散熱片并將其鍵合到每條金屬鍍線48的露出表面，也可以實現(xiàn)熱輻射的進一步改善。
根據(jù)第十四實施例，使得每條金屬鍍線48除具有在第十和第十三實施例中獲得的有利效果之外還具有輻射功能。因此，不必增加其他用于輻射的部分。因此，與第十三實施例相比較，可以減小用于裝配封裝6a的工序步驟的數(shù)目，以及可以縮短裝配封裝6a所需要的時間。由于可以減小部件數(shù)目，因此可以減少半導體器件的成本。
第十五優(yōu)選實施例本實施例將解釋熱輻射結構的改進。
圖51是圖示了根據(jù)本發(fā)明第十五實施例的封裝6a的結構例子的平面圖，其中封裝6a包括非絕緣型DC-DC轉(zhuǎn)換器1的一些電路，圖52是沿圖51的線H-H的剖面圖，以及圖53是示出了根據(jù)第十五實施例的半導體器件的表面?zhèn)冗叺目偲矫鎴D。順便提及，圖51還示出了部分樹脂包封體8，以便易于參見附圖。而且，管芯焊盤7a1、7a2和7a3以及引線7b用陰影線表示。
在第十五實施例中，以類似于第十四實施例的方式，用于電連接電極焊盤BP和各個部分的一些引線被配置為金屬鍍線48，而不是導線WR。而且，一些金屬鍍線48從樹脂包封體8中露出。金屬鍍線48被如此布置，以致覆蓋用于形成對應于半導體芯片5a和5b的熱量產(chǎn)生源的第一和第二場效應晶體管Q1和Q2的區(qū)域。此外，將金屬體62分別鍵合在管芯焊盤7a1和7a2的表面上，以及一些金屬體62從樹脂包封體8中露出，如圖51至53所示。在該結構中，在半導體芯片5a和5b處產(chǎn)生的熱量通過管芯焊盤7a1和7a2從半導體芯片5a和5b的后表面輻射到布線板側(cè)邊。此外，熱量甚至通過金屬鍍線48從半導體芯片5b的主表面輻射到外部。而且，熱量通過管芯焊盤7a1和7a2以及金屬體62從半導體芯片5a和5b的后表面輻射到樹脂包封體8的外部。因此，可以獲得比第十二和第十三實施例更高的逸散。通過在封裝6a的上表面上放置散熱片并將其鍵合在每個金屬體62的露出表面上，可以進一步提高逸散。
根據(jù)第十五實施例，使得每個金屬鍍線48除具有在第十，第十三和第十四實施例中獲得的有利效果之外還具有引線遺漏防止功能。在本實施例中，管芯焊盤7a1、7a2和7a3的面積形成得大于半導體芯片5a、5b和5c的面積。半導體芯片5a、5b和5c分別被如此布置以便接近管芯焊盤7a1、7a2和7a3的一側(cè)。因此，尤其是由于在管芯焊盤7a1和7a2中存在免安裝的大扁平區(qū)，所以與樹脂包封體8的粘附力弱。因此，在管芯焊盤7a1和7a2上放置金屬體62。由此，可以使管芯焊盤7a1和7a2的每一個和樹脂包封體8之間的粘附力變高，以及改善輻射效果，由此使得可以進一步提高半導體器件的可靠性。
盡管已經(jīng)基于實施例具體描述了由本發(fā)明人進行的發(fā)明，但是本發(fā)明不局限于這些實施例。不用說在不脫離其要點范圍的情況下可以進行各種改變。
盡管上述實施例圖示了扁平封裝結構作為封裝結構，但是本發(fā)明不局限于此。例如，可以采用BGA(球柵格陣列)封裝結構。
在上述實施例中，例如，用功率MOS·FET作為例子說明了廣泛用作電源電路的一個例子的DC-DC轉(zhuǎn)換器。但是，本發(fā)明不局限于此。可以采用在其間插入有絕緣膜以代替例如氧化膜的功率MIS·FET(金屬絕緣體半導體場效應晶體管)結構。
盡管以上描述主要描述了由本發(fā)明人進行的發(fā)明應用于用于控制CPU和DSP的電源電路的情況，其中該電源電路屬于實現(xiàn)發(fā)明背景的應用領域，但是本發(fā)明不局限于此，而是可以以多種方式應用。本發(fā)明甚至可以應用于用于控制其他電路的電源電路。
本發(fā)明可應用于半導體制造業(yè)。
權利要求
1.一種半導體器件，包括分別以預定間隔布置的第一芯片安裝部分、第二芯片安裝部分和第三芯片安裝部分；布置在所述第一、第二和第三芯片安裝部分周圍的多個外部端子；布置在所述第一芯片安裝部分上方且具有第一場效應晶體管的第一半導體芯片；布置在所述第二芯片安裝部分上方且具有第二場效應晶體管的第二半導體芯片；布置在所述第三芯片安裝部分上方且包括用于控制所述第一和第二場效應晶體管工作的控制電路的第三半導體芯片；以及包封所述第一、第二和第三半導體芯片、所述第一、第二和第三芯片安裝部分、以及所述多個外部端子的一些的樹脂體，其中所述多個外部端子包括提供輸入電源電位的第一電源端子、提供低于所述輸入電源電位的電位的第二電源端子、控制所述第三半導體芯片的所述控制電路的信號端子、以及將輸出電源電位輸出到外部的輸出端子，其中所述第一場效應晶體管具有串聯(lián)連接在所述第一電源端子和所述輸出端子之間的源極至漏極路徑，其中所述第二場效應晶體管具有串聯(lián)連接在所述輸出端子和所述第二電源端子之間的源極至漏極路徑，其中所述第三半導體芯片的所述控制電路根據(jù)輸入到所述信號端子的控制信號控制所述第一和第二場效應晶體管的柵極，以及其中所述第三半導體芯片以使所述第三半導體芯片和所述第一半導體芯片之間的距離變得比所述第三半導體芯片和所述第二半導體芯片之間的距離更短的這種方式進行布置。
2.根據(jù)權利要求1的半導體器件，其中所述第一、第二和第三半導體芯片分別還具有正方形的主表面和分別沿正方形主表面布置的多個電極，并且沿限定最鄰近所述第一和第二半導體芯片的所述主表面拐角的兩側(cè)邊，布置所述第三半導體芯片的所述多個電極中的、電連接到所述第一和第二場效應晶體管的源極和柵極的電極。
3.根據(jù)權利要求1的半導體器件，其中所述第三半導體芯片的所述控制電路包括控制所述第一場效應晶體管的所述柵極的第一控制電路、和控制所述第二場效應晶體管的所述柵極的第二控制電路。
4.根據(jù)權利要求3的半導體器件，還包括將所述第一場效應晶體管的所述柵極與所述第一控制電路電連接的第一導線、以及將所述第二場效應晶體管的所述柵極與所述第二控制電路電連接的第二導線，其中所述第一導線的長度比所述第二導線的長度短。
5.根據(jù)權利要求3的半導體器件，其中所述第三半導體芯片還包括正方形的主表面、形成在所述主表面上方的多個電極、以及包括所述第二控制電路的輸出級的第三場效應晶體管，其中所述第三場效應晶體管布置在所述第三半導體芯片的四個側(cè)邊中的最鄰近所述第二半導體芯片的一個側(cè)邊上，以及其中所述多個電極中的、連接到所述第三場效應晶體管的源極的源電極從其他電極觀察布置在一個芯片內(nèi)。
6.一種半導體器件，包括分別以預定間隔布置的第一芯片安裝部分、第二芯片安裝部分和第三芯片安裝部分；布置在所述第一、第二和第三芯片安裝部分周圍的多個外部端子；布置在所述第一芯片安裝部分上方且具有第一場效應晶體管的第一半導體芯片；布置在所述第二芯片安裝部分上方且具有第二場效應晶體管的第二半導體芯片；布置在所述第三芯片安裝部分上方且包括用于控制所述第一和第二場效應晶體管工作的控制電路的第三半導體芯片；以及包封所述第一、第二和第三半導體芯片、所述第一、第二和第三芯片安裝部分、以及所述多個外部端子的一些的樹脂體，其中所述多個外部端子包括提供輸入電源電位的第一電源端子、提供低于所述輸入電源電位的電位的第二電源端子、控制所述第三半導體芯片的所述控制電路的信號端子、以及將輸出電源電位輸出到外部的輸出端子，其中所述第一場效應晶體管具有串聯(lián)連接在所述第一電源端子和所述輸出端子之間的源極至漏極路徑，其中所述第二場效應晶體管具有串聯(lián)連接在所述輸出端子和所述第二電源端子之間的源極至漏極路徑，其中所述第三半導體芯片的所述控制電路根據(jù)輸入到所述信號端子的控制信號控制所述第一和第二場效應晶體管的柵極，以及其中所述第二半導體芯片布置在比所述輸出端子更靠近所述第二電源端子的位置中。
7.根據(jù)權利要求6的半導體器件，其中所述第二半導體芯片還具有矩形主表面、以及形成在所述主表面上方的柵電極和源電極，而且所述柵電極和源電極分別由對應于頂層的金屬布線形成，并連接到所述第二場效應晶體管的所述柵極和源極，其中所述柵電極具有從所述第二半導體芯片的一對長側(cè)邊中的一個側(cè)邊延伸到其另一側(cè)邊的多個柵電極圖形，以及其中每個源電極具有布置在所述多個柵電極圖形當中、并從所述第二半導體芯片的那對長側(cè)邊的所述另一側(cè)邊延伸到其一側(cè)邊的多個源電極圖形。
8.根據(jù)權利要求7的半導體器件，其中所述多個柵電極圖形中的每一個的一端沒有到達所述長側(cè)邊的所述另一側(cè)邊。
9.根據(jù)權利要求6的半導體器件，其中所述第三半導體芯片還具有形成在其主表面上方的多個導線鍵合端子，并且連接到所述第二場效應晶體管的所述柵極的每個導線鍵合端子的外部尺寸以與所述第三半導體芯片的所述多個導線鍵合端子的外部尺寸相同的尺寸形成。
10.根據(jù)權利要求6的半導體器件，其中所述第二半導體芯片具有正方形形狀，以及其中連接到所述第二場效應晶體管的所述柵極的所述導線鍵合端子布置在所述第二半導體芯片的所述四個拐角中的最靠近所述第三半導體芯片的所述拐角處。
11.根據(jù)權利要求6的半導體器件，其中所述第三半導體芯片還包括控制所述第二場效應晶體管的所述柵極的控制電路、以及分別電連接所述第二場效應晶體管的所述源極和柵極與所述控制電路的第一和第二導線，以及其中所述第一和第二導線并排形成。
12.根據(jù)權利要求6的半導體器件，其中所述第三半導體芯片還具有控制所述第二場效應晶體管的所述柵極的控制電路、每個都電連接所述第二場效應晶體管的所述源極和所述第二電源端子的多個第一導線、以及電連接所述第二場效應晶體管的所述柵極和所述控制電路的第二導線，以及其中所述多個第一導線比所述第二導線更厚。
13.根據(jù)權利要求6的半導體器件，還包括將所述第二場效應晶體管的所述源極與所述第二電源端子電連接的金屬體。
14.一種半導體器件，包括分別以預定間隔布置的第一芯片安裝部分、第二芯片安裝部分和第三芯片安裝部分；布置在所述第一、第二和第三芯片安裝部分周圍的多個外部端子；布置在所述第一芯片安裝部分上方且具有第一場效應晶體管的第一半導體芯片；布置在所述第二芯片安裝部分上方且具有第二場效應晶體管的第二半導體芯片；布置在所述第三芯片安裝部分上方且包括用于控制所述第一和第二場效應晶體管工作的控制電路的第三半導體芯片；以及包封所述第一、第二和第三半導體芯片、所述第一、第二和第三芯片安裝部分、以及所述多個外部端子的一些的樹脂體，其中所述多個外部端子包括提供輸入電源電位的第一電源端子、提供低于所述輸入電源電位的電位的第二電源端子、控制第三半導體芯片的所述控制電路的信號端子、以及將輸出電源電位輸出到外部的輸出端子，其中所述第一場效應晶體管具有串聯(lián)連接在所述第一電源端子和所述輸出端子之間的源極至漏極路徑，其中所述第二場效應晶體管具有串聯(lián)連接在所述輸出端子和所述第二電源端子之間的源極至漏極路徑，其中所述第三半導體芯片的所述控制電路根據(jù)輸入到所述信號端子的控制信號控制所述第一和第二場效應晶體管的所述柵極，以及其中所述第一半導體芯片被如此布置以致接近所述第一芯片安裝部分的一個側(cè)邊，該側(cè)邊鄰近所述第二芯片安裝部分的一個側(cè)邊。
15.根據(jù)權利要求14的半導體器件，其中所述第一半導體芯片還具有矩形主表面、以及形成在所述主表面上方的柵電極和源電極，而且所述柵電極和源電極分別由對應于頂層的金屬布線形成，并連接到所述第一場效應晶體管的所述柵極和源極，以及其中每個源電極接近所述第一芯片安裝部分的一個側(cè)邊布置，該側(cè)邊鄰近所述第二芯片安裝部分的一個側(cè)邊。
16.根據(jù)權利要求14的半導體器件，其中以矩形的形式構形橫斷所述第一半導體芯片的厚度方向的扁平形狀，以及接近所述第一芯片安裝部分的一個側(cè)邊布置在長度方向形成的一個側(cè)邊，該第一芯片安裝部分的該側(cè)邊鄰近所述第二芯片安裝部分的一個側(cè)邊，其中所述半導體器件包括將所述第一場效應晶體管的所述源極與所述第二芯片安裝部分電連接的多條導線，以及其中所述多條導線并排地形成。
17.根據(jù)權利要求14的半導體器件，其中所述第一半導體芯片還包括矩形主表面、以及形成在所述主表面上方的柵電極和源電極，而且所述柵電極和源電極分別由對應于頂層的金屬布線形成，并連接到所述第二場效應晶體管的所述柵極和源極，其中所述柵電極具有從所述第一半導體芯片的一對短側(cè)邊中的一個側(cè)邊延伸到其另一側(cè)邊的多個柵電極圖形，以及其中每個所述源電極具有布置在所述多個柵電極圖形當中、且從所述第一半導體芯片的那對短側(cè)邊的所述另一側(cè)邊延伸到其一側(cè)邊的多個源電極圖形。
18.根據(jù)權利要求17的半導體器件，其中所述柵電極圖形還具有在所述源電極之間形成的第一部分、和布置在所述第一半導體芯片的所述主表面周圍的第二部分，以及其中所述第一部分的寬度形成得大于所述第二部分的寬度。
19.根據(jù)權利要求18的半導體器件，還包括將所述第一場效應晶體管的所述源極與所述第二芯片安裝部分電連接的多條導線，以及其中所述多個導線以在其間插入有所述第一部分的Z字形形式布置。
20.根據(jù)權利要求14的半導體器件，其中所述第三半導體芯片還具有多個端子，以及其中所述第一場效應晶體管的所述柵極的外部尺寸以與所述第三半導體芯片的所述多個端子的外部尺寸相同的尺寸形成。
21.根據(jù)權利要求14的半導體器件，其中所述第一半導體芯片還具有矩形主表面、以及形成在所述主表面上方的柵電極和源電極，而且所述柵電極和源電極分別由對應于頂層的金屬布線形成，并連接到所述第二場效應晶體管的所述柵極和源極，以及其中所述柵電極布置在接近與所述第三芯片安裝部分的一個側(cè)邊鄰近的一個側(cè)邊中心的位置。
22.根據(jù)權利要求14的半導體器件，還包括將所述第一場效應晶體管的所述源極與所述第二芯片安裝部分電連接的金屬體。
23.一種半導體器件，包括分別以預定間隔布置的第一芯片安裝部分、第二芯片安裝部分和第三芯片安裝部分；布置在所述第一、第二和第三芯片安裝部分周圍的多個外部端子；布置在所述第一芯片安裝部分上方且具有第一場效應晶體管的第一半導體芯片；布置在所述第二芯片安裝部分上方且具有第二場效應晶體管的第二半導體芯片；布置在所述第三芯片安裝部分上方且包括用于控制所述第一和第二場效應晶體管工作的控制電路的第三半導體芯片；以及包封所述第一、第二和第三半導體芯片、所述第一、第二和第三芯片安裝部分、以及所述多個外部端子的一些的樹脂體，其中所述多個外部端子包括提供輸入電源電位的第一電源端子、提供低于所述輸入電源電位的電位的第二電源端子、控制所述第三半導體芯片的所述控制電路的信號端子、以及將輸出電源電位輸出到外部的輸出端子，其中所述第一場效應晶體管具有串聯(lián)連接在所述第一電源端子和所述輸出端子之間的源極至漏極路徑，其中所述第二場效應晶體管具有串聯(lián)連接在所述輸出端子和所述第二電源端子之間的源極至漏極路徑，其中所述第三半導體芯片的所述控制電路根據(jù)輸入到所述信號端子的控制信號，控制所述第一和第二場效應晶體管的柵極，以及其中所述第一半導體芯片具有將所述第一場效應晶體管的所述源極與所述第二芯片安裝部分電連接的多條第一導線、和將所述第一場效應晶體管的所述源極與所述控制電路電連接的多條第二導線。
24.根據(jù)權利要求23的半導體器件，其中所述多條第一導線形成得比所述多條第二導線更厚。
25.根據(jù)權利要求23的半導體器件，還包括將所述第一場效應晶體管的所述柵極與所述控制電路電連接的多條第三導線，其中所述多條第二導線和所述多條第三導線并排地連接，以便彼此鄰近。
26.一種半導體器件，包括分別以預定間隔布置的第一芯片安裝部分、第二芯片安裝部分和第三芯片安裝部分；布置在所述第一、第二和第三芯片安裝部分周圍的多個外部端子；布置在所述第一芯片安裝部分上方且具有第一場效應晶體管的第一半導體芯片；布置在所述第二芯片安裝部分上方且具有第二場效應晶體管的第二半導體芯片；布置在所述第三芯片安裝部分上方且包括用于控制所述第一和第二場效應晶體管工作的控制電路的第三半導體芯片；以及包封所述第一、第二和第三半導體芯片、所述第一、第二和第三芯片安裝部分以及所述多個外部端子中的一些的樹脂體，其中所述多個外部端子包括提供輸入電源電位的第一電源端子、提供低于所述輸入電源電位的電位的第二電源端子、控制所述第三半導體芯片的控制電路的信號端子、以及將輸出電源電位輸出到外部的輸出端子，其中所述第一場效應晶體管具有串聯(lián)連接在所述第一電源端子和所述輸出端子之間的源極至漏極路徑，其中所述第二場效應晶體管具有串聯(lián)連接在所述輸出端子和所述第二電源端子之間的源極至漏極路徑，其中所述第三半導體芯片的所述控制電路根據(jù)輸入到所述信號端子的控制信號，控制所述第一和第二場效應晶體管的所述柵極，以及其中通過具有第一主表面和與所述第一主表面相對的第二主表面的半導體襯底形成所述第一和第二場效應晶體管，由所述半導體襯底的所述第一主表面至其第二主表面形成溝槽，在所述溝槽的內(nèi)壁表面上方形成柵極絕緣膜，在所述柵極絕緣膜上方形成柵電極，在所述第一主表面上方并且鄰近于所述柵電極形成源極半導體區(qū)，以及在所述第二主表面上方形成漏極半導體區(qū)。
27.根據(jù)權利要求26的半導體器件，其中在所述第一和第二場效應晶體管的所述柵電極的側(cè)表面處，和在所述半導體襯底的厚度方向，以及在所述源極和漏極半導體區(qū)之間，形成溝道形成半導體區(qū)。
28.根據(jù)權利要求26的半導體器件，其中所述第一半導體芯片的外部尺寸形成得大于所述第三半導體芯片的外部尺寸，以及所述第二半導體芯片的外部尺寸形成得大于所述第一半導體芯片的外部尺寸。
29.根據(jù)權利要求26的半導體器件，其中通過低于所述第二場效應晶體管的閾值電壓的閾值電壓，控制所述第一場效應晶體管的閾值電壓。
全文摘要
本發(fā)明提供了一種具有這樣一個電路的非絕緣型DC－DC轉(zhuǎn)換器，在該電路中用于高壓側(cè)開關的功率MOS·FET和用于低壓側(cè)開關的功率MOS·FET串聯(lián)連接。在非絕緣型DC－DC轉(zhuǎn)換器中，用于高壓側(cè)開關的功率晶體管、用于低壓側(cè)開關的功率晶體管和驅(qū)動這些功率晶體管的驅(qū)動電路分別由不同的半導體芯片構成。這三個半導體芯片被容納在一個封裝中，并且包括用于高壓側(cè)開關的功率晶體管的半導體芯片和包括驅(qū)動電路的半導體芯片被彼此鄰近地布置。
文檔編號H01L27/04GK1677666SQ20051000776
公開日2005年10月5日 申請日期2005年2月16日 優(yōu)先權日2004年3月31日
發(fā)明者佐藤幸弘, 宇野友彰, 松浦伸悌, 白石正樹 申請人:株式會社瑞薩科技