專利名稱：制造應(yīng)變mosfet的結(jié)構(gòu)和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及制造具有應(yīng)變Si形成的豎直柵極的MOSFET，尤其涉及制造具有應(yīng)變Si形成的豎直柵極的單柵極和雙柵極MOSFET和翅片式FET。
背景技術(shù)：
隨著半導(dǎo)體器件的縮小，傳統(tǒng)的器件制造技術(shù)已經(jīng)接近其尺寸縮放的實(shí)用極限。例如，當(dāng)溝道的長(zhǎng)度縮小到約50nm之下時(shí)，器件開(kāi)始表現(xiàn)出短溝道效應(yīng)，包括對(duì)于縮短的溝道長(zhǎng)度，閾值電壓下降?？梢酝ㄟ^(guò)更高的摻雜濃度來(lái)減輕不需要的短溝道效應(yīng)，但更高的摻雜濃度導(dǎo)致產(chǎn)生不需要的載流子遷移率下降的效應(yīng)，增大了寄生結(jié)電容，并且如果摻雜濃度過(guò)高，會(huì)增大亞閾值偏移。
一種使短溝道和逆短溝道效應(yīng)最小化的方法包括通過(guò)良好控制的注入和退火形成最優(yōu)的摻雜型面。然而，仔細(xì)控制注入和退火增加了制造工藝成本，并且隨著溝道長(zhǎng)度的進(jìn)一步減小，其有效性最終受到限制。還出現(xiàn)了由于柵極氧化物的厚度和源/漏極結(jié)深度的限制造成的尺寸縮放限制，而削弱了較小器件的功能。
另一種獲得進(jìn)一步減小的尺寸的方法包括制造的溝道型面的困難。這樣的型面包括雙柵極，三柵極，四柵極，ω柵極，π柵極和翅片式FET的MOSFET設(shè)計(jì)。這些設(shè)計(jì)中有些受到比如導(dǎo)致增大寄生電容的柵極對(duì)準(zhǔn)誤差等的設(shè)計(jì)問(wèn)題困擾。
另一種避免某些尺寸縮放問(wèn)題的可能方法是通過(guò)改進(jìn)材料的性能來(lái)改進(jìn)器件的性能。例如，應(yīng)變Si產(chǎn)生了更高的載流子遷移率，導(dǎo)致形成更快和/或更慢的功率消耗器件。由于應(yīng)變Si晶體結(jié)構(gòu)的變化(即，其對(duì)稱和晶格常數(shù)由于其應(yīng)變狀態(tài)而不同)，應(yīng)變Si薄膜具有優(yōu)于體式Si的電性能。具體而言，應(yīng)變Si可以具有更高的電子和空穴遷移率，它們分別轉(zhuǎn)變成n型和p型晶體管的更高的驅(qū)動(dòng)電流能力。因此，包含應(yīng)變Si的器件可以具有改善的性能，而不必要減小器件的尺寸。然而，在應(yīng)變Si的確允許進(jìn)一步降低尺寸的情況下，性能的提高還可以進(jìn)一步改善。
然而，應(yīng)當(dāng)指出，在通過(guò)利用應(yīng)變Si實(shí)現(xiàn)高性能器件的過(guò)程中重要的指標(biāo)是制造出低缺陷密度的應(yīng)變Si薄膜。尤其是，減少應(yīng)變Si薄膜中的位錯(cuò)數(shù)量特別重要，以便降低泄漏，改進(jìn)載流子遷移率。
在晶格參數(shù)不同于Si的襯底上生長(zhǎng)硅膜，產(chǎn)生了應(yīng)變Si薄膜。因此，應(yīng)變Si薄膜的缺陷數(shù)量可以與下方的生長(zhǎng)所述薄膜的襯底中缺陷的數(shù)量成比例。在Si溝道中位錯(cuò)數(shù)量的增加可能增大器件在處于“關(guān)斷”階段時(shí)的漏電流。當(dāng)不適當(dāng)?shù)匦纬蓵r(shí)，應(yīng)變Si薄膜可能包含大量的缺陷，并且隨后的應(yīng)變Si薄膜將表現(xiàn)出較差的性能，因此基本上抵消了使用應(yīng)變Si薄膜的任何優(yōu)點(diǎn)。
因此，為了進(jìn)一步降低半導(dǎo)體器件尺寸和功率需求，希望生產(chǎn)具有最少缺陷比如位錯(cuò)的應(yīng)變Si薄膜。具有較少缺陷的應(yīng)變Si薄膜可以改善半導(dǎo)體器件的性能。

發(fā)明內(nèi)容
在本發(fā)明的一方面，一種方法，包含在襯底上形成弛豫SiGe塊，并且在所述襯底上至少鄰近所述弛豫SiGe塊一側(cè)形成應(yīng)變Si薄膜。所述方法還包括位于所述應(yīng)變Si薄膜一側(cè)形成柵極氧化物，從而形成應(yīng)變溝道區(qū)。
在另一方面，本發(fā)明包括一種方法，包含在氧化物襯底上形成弛豫SiGe塊，并且在所述弛豫SiGe塊頂部上形成第一氮化物分隔層。在所述氧化物襯底上鄰近所述弛豫SiGe塊的第一側(cè)和所述第一氮化物分隔層的一側(cè)形成第二氮化物分隔層，且在所述弛豫SiGe塊的第二側(cè)外延地形成應(yīng)變Si薄膜。
在另一方面，本發(fā)明包括用于半導(dǎo)體器件的溝道，包含在非導(dǎo)電襯底上豎直定向的應(yīng)變Si形成的翅片。


圖1-8示出了形成本發(fā)明的實(shí)施例的步驟。
圖9-14示出了形成本發(fā)明的器件的步驟；圖15-19示出了形成本發(fā)明的實(shí)施例的另一些步驟。
具體實(shí)施例方式
本發(fā)明涉及形成具有應(yīng)變Si形成的溝道的MOSFET。在本發(fā)明中，通過(guò)產(chǎn)生應(yīng)變Si薄膜而提高了晶體管的性能。由于應(yīng)變Si的尺寸較小，當(dāng)比如通過(guò)外延生長(zhǎng)技術(shù)形成時(shí)，通常缺陷(例如，位錯(cuò))的密度非常低。這種低缺陷薄膜可以通過(guò)在氧化物晶片上馳豫SiGe上形成豎直的SiGe條或塊而形成。在SiGe條或塊的一側(cè)可以用氮化物覆蓋。豎直的SiGe條或塊的另一側(cè)可以使用選擇性外延生長(zhǎng)工藝由小尺寸的Si薄膜覆蓋。由于與所述SiGe襯底的晶格常數(shù)不匹配，所述Si薄膜將會(huì)發(fā)生應(yīng)變。由于Si膜的尺寸較小，和SiGe襯底的馳豫結(jié)構(gòu)，減輕了形成位錯(cuò)的傾向。完成后，應(yīng)變Si可以進(jìn)行進(jìn)一步處理，從而形成多種類型的MOSFET，比如具有單柵極，雙柵極或更多柵極的翅片式FET。
圖1示出了在氧化物晶片10上的弛豫SiGe層12。盡管在該示例中使用氧化物晶片，但可以使用適于半導(dǎo)體器件制造的任何非導(dǎo)電襯底。弛豫SiGe層12可以通過(guò)任何本領(lǐng)域公知的適當(dāng)方法在氧化物晶片10上形成，這些方法比如晶片鍵合或氧注入退火。在一個(gè)實(shí)施例中，SiGe層12的厚度在30nm和80nm之間，但其他厚度也在本發(fā)明的考慮之中。
圖2示出了淀積在弛豫SiGe層12上的薄氧化物層14。第一多晶硅層16在氧化物層14上形成。然后，光致抗蝕劑18淀積在第一多晶硅層16上，且形成圖案，而使第一多晶硅層16的一部分被光致抗蝕劑18覆蓋，第一多晶硅層16的一部分被暴露。薄氧化物層14的典型厚度約5至20nm，第一多晶硅層16為40nm至100nm。每層都通過(guò)本領(lǐng)域公知的方法制成。
圖3示出了蝕刻工藝的結(jié)果，其中第一多晶硅層16的暴露部分和下方的薄氧化物層14被蝕刻掉，留下第一多晶硅16的一部分。蝕刻工藝使用公知的方法來(lái)選擇性地蝕刻多晶硅和氧化物。光致抗蝕劑層18也在第一多晶硅16和氧化物層14在蝕刻之后被去除。因此，SiGe層12的第一部分暴露，SiGe層12的第二部分被薄氧化物層14和第一多晶硅層16覆蓋。接著，使用本領(lǐng)域公知的任何氮化物形成工藝在SiGe層12頂部鄰接薄氧化物層14的邊緣和第一多晶硅層16形成第一氮化物分隔層20。
圖4示出了另一蝕刻步驟，其中使用類似于參照?qǐng)D3描述的蝕刻工藝對(duì)暴露的SiGe層12進(jìn)行選擇性蝕刻。在圖4中，沒(méi)有被第一氮化物分隔層20、和薄氧化物層14以及第一多晶硅層16覆蓋的馳豫SiGe層12的所述部分，被蝕刻掉，而露出下面的氧化物晶片10的一部分。然后在所述氧化物晶片10的暴露部分上鄰接蝕刻的馳豫SiGe層12的邊緣形成第二氮化物分隔層22。第一氮化物分隔層20鄰近第二氮化物分隔層22。
圖5示出了選擇性地蝕刻第一多晶硅層16和薄氧化物層14的剩余部分的結(jié)果。在薄氧化物層14和第一多晶硅層16下面的馳豫SiGe層的所述部分在該工藝中被蝕刻掉。因此，從氧化物晶片10頂部的初始馳豫SiGe層12留下被成形為SiGe塊24的馳豫SiGe。SiGe塊24在一側(cè)被第二氮化物層22圍繞，在頂部被第一氮化物分隔層20圍繞，使SiGe塊24的一側(cè)暴露。
圖6示出了在SiGe塊24的暴露側(cè)上外延生長(zhǎng)的“應(yīng)變”Si薄膜26。使用選擇性地生長(zhǎng)工藝，而使Si薄膜26僅在SiGe塊24的暴露部分上生長(zhǎng)。在該工藝中，Si薄膜26具有大于其厚度的高度，且在氧化物晶片10的表面上豎直定向。因?yàn)镾i薄膜26可以以基本上任何縱橫比(高度除以厚度)形成，包括大于1的那些縱橫比，所以Si薄膜26可以表現(xiàn)為在氧化物晶片10上豎直定向的“翅片”。
此外，Si薄膜26可以與SiGe塊24的高度大致相同。因此，Si薄膜26的高度可以通過(guò)調(diào)節(jié)馳豫SiGe層12的層高度進(jìn)行控制。SiGe層12的高度可以在其通過(guò)本領(lǐng)域公知的方法形成的過(guò)程中進(jìn)行控制。而且，Si薄膜26的厚度可以在通過(guò)器件制造領(lǐng)域公知的適當(dāng)方法進(jìn)行的生長(zhǎng)工藝中控制。Si薄膜26的厚度可以約50(埃)至約200，但在需要的情況下可以使用其他的厚度。
Si薄膜26可以用作從缺陷數(shù)目減少和/或尺寸較小的溝道而受益的實(shí)際上任何類型的器件中的半導(dǎo)體器件的溝道。因此，可以在Si溝道的一部分上形成至少一個(gè)柵極氧化物，其中在所述柵極氧化物兩側(cè)的Si薄膜26上分別形成源極區(qū)域/漏極區(qū)域。所形成的結(jié)構(gòu)，因?yàn)樗秦Q直定向的，所以可以從襯底上方接近溝道兩側(cè)和頂部。這種幾何形狀可以使柵極氧化物圍繞所述溝道，且可以在斷路狀態(tài)所述溝道幾乎全部耗盡。也可以接近源極/漏極區(qū)域的兩側(cè)，以便更好地?fù)诫s和更好的引線連通性。
通過(guò)在馳豫SiGe塊24的表面上生長(zhǎng)Si薄膜26，減少了在所形成的Si薄膜26上的缺陷數(shù)目，比如位錯(cuò)。Si薄膜26中的位錯(cuò)也最小化，因?yàn)閮H生長(zhǎng)小尺寸的薄膜。此外，應(yīng)變Si薄膜由于其晶格在SiGe晶格上形成而實(shí)現(xiàn)其內(nèi)部應(yīng)變。即，SiGe塊24具有比Si薄膜的大的晶格常數(shù)(原子之間的不同尺寸)，即單獨(dú)地，Si通常具有小于SiGe的晶格，因?yàn)镾i材料的晶格常數(shù)與SiGe的晶格常數(shù)不匹配。然而，在本發(fā)明的結(jié)構(gòu)中，Si層的晶格將趨于匹配SiGe的晶格。由于Si的晶格(通常較小)與SiGe掩模匹配，所以Si層處于張應(yīng)力下。即，SiGe掩模將試圖獲得平衡狀態(tài)，這樣導(dǎo)致在SiGe上形成的Si側(cè)壁層產(chǎn)生應(yīng)力。這一體積的應(yīng)力硅可以用作應(yīng)變溝道。因此，Si薄膜26可以描述為低缺陷應(yīng)變Si翅片或溝道。
圖7示出了使用離子注入在Si薄膜26的暴露側(cè)上形成柵極氧化物28。例如可以使用Vt(閾值電壓)離子注入技術(shù)，且注入角可以朝側(cè)面的柵極氧化物28傾斜。柵極氧化物28的示例厚度約9至約20，但在需要時(shí)可以形成其他厚度。也可以使用高“k”材料，比如HfO2，來(lái)代替氧化物作為柵極電介質(zhì)。
圖8示出了淀積在第一和第二氮化物分隔層20和22、SiGe塊24、Si薄膜26和柵極氧化物28上的第二多晶硅層30。雖然第二多晶硅層30示為共形層，但可以形成非共形層，或具有根據(jù)器件形成的后續(xù)步驟需要而在共形和非共形之間某處的形狀的層。例如，多晶硅層30的厚度可以從約700至約1500。
從圖8所示的結(jié)構(gòu)可知，可以制造各種器件，包括例如應(yīng)變SiMOSFET，比如具有單應(yīng)變柵極的翅片式FET，或具有應(yīng)變雙柵極的翅片式FET。圖9-14示出了制造單柵極器件的示例，圖15-19示出了制造雙柵極翅片式FET型器件的示例。此外，也可以從圖8所示的機(jī)構(gòu)制造三柵極器件，具有圍繞應(yīng)變Si薄膜的頂部和兩側(cè)的柵極電介質(zhì)。雖然示出了單柵極器件和雙柵極器件，但可以從圖8所示的結(jié)構(gòu)制造任何類型的器件，該器件可以受益于位錯(cuò)減少的豎直應(yīng)變Si薄膜。
參照?qǐng)D9，示出了制造的器件的頂視圖，其中在第二多晶硅層30上淀積光致抗蝕劑且形成圖案。如圖9所示，光致抗蝕劑102淀積在Si薄膜26的區(qū)域內(nèi)的第二多晶硅層30上，這將形成所形成的器件的柵極。圖10示出了圖9的結(jié)構(gòu)側(cè)視圖，其中光致抗蝕劑102在第二多晶硅層30上。
圖11示出了在使用本領(lǐng)域公知的蝕刻工藝，比如濕法蝕刻而蝕刻了圖9的光致抗蝕劑102之后所形成的結(jié)構(gòu)的頂視圖。尤其是，蝕刻步驟留下將成為兩個(gè)源極/漏極區(qū)域104的部分，在柵極區(qū)域106每一側(cè)有一個(gè)。在源極/漏極區(qū)域104中，暴露出氧化物晶片10、在下面的Si薄膜26側(cè)面和頂部上的柵極氧化物28、和第二氮化物分隔層22。在圖11中Si薄膜26不可見(jiàn)。
圖12示出了圖11所示器件的剖面。如圖12所示，在源極/漏極區(qū)域104中進(jìn)行離子注入，在柵極區(qū)域106的兩側(cè)形成延伸部分?？梢允褂萌魏芜m于制造器件的源極/漏極注入的離子注入工藝，如本領(lǐng)域所公知。此外可以使用大傾角離子注入，例如對(duì)于硼注入來(lái)說(shuō)約0.2-1keV的能量級(jí)別，對(duì)于砷來(lái)說(shuō)1-2keV的能量級(jí)別。
圖13示出了通過(guò)在氧化物晶片10上鄰近第二多晶硅層30淀積氮化物，然后蝕刻而形成氮化物分隔層108之后，所制造的器件的頂視圖。圖14示出了覆蓋柵極氧化物28和第二氮化物分隔層22上的氮化物分隔層108。在形成氮化物分隔層108之后，在適于制造的器件的時(shí)候，可以進(jìn)行其他的步驟，包括源極/漏極注入和退火。
從圖8所示的結(jié)構(gòu)開(kāi)始，圖15示出了在形成應(yīng)變Si雙柵極翅片式FET的過(guò)程中的后續(xù)步驟，它是另一種類型的示例，其中可以實(shí)現(xiàn)本發(fā)明包括的應(yīng)變Si薄膜。如圖15所示，淀積氧化物薄膜202，且例如使用CMP(化學(xué)機(jī)械平面化)平面化。然后蝕刻掉剩余的氧化物薄膜202，使第二多晶硅層30的一部分暴露在氧化物薄膜202上方。氧化物薄膜202可以例如使用定向HDP(高密度等離子體)淀積，從而在氮化物分隔層20和22上方的區(qū)域，優(yōu)先將大多數(shù)氧化物淀積在平面上，較少的氧化物淀積在多晶硅30的頂部上。
圖16示出蝕刻第二多晶硅層30的一部分，使第一和第二氮化物層20和22的一部分暴露。適當(dāng)?shù)奈g刻工藝可包括任何選擇性蝕刻多晶硅的工藝，和任何選擇性地蝕刻氧化物的蝕刻工藝，比如濕法蝕刻。在蝕刻之后，第一和第二氮化物分隔層20和22暴露，且伸出到第二多晶硅層30上方。第二多晶硅層30將形成第一和第二氮化物分隔層20和22、以及柵極氧化物28基底附近的突出區(qū)域。
圖17示出了兩個(gè)氮化物分隔層20和22的濕式選擇性蝕刻和SiGe塊24的濕式蝕刻結(jié)果。在整個(gè)制造工藝中，普通的蝕刻劑可以用于蝕刻氮化物，包括例如氟和氯。Si3N4至SiO2的選擇性蝕刻可以利用沸騰的H3PO4溶液(例如85％H3PO4，180℃)進(jìn)行，因?yàn)檫@種溶液腐蝕SiO2非常慢。對(duì)于Si3N4來(lái)說(shuō)蝕刻速度為～10nm/min，但小于SiO2的1mm/min。Si3N4可以在濃縮的HF或緩沖的HF中在室溫下蝕刻。然而，HF還蝕刻SiO2。使用反應(yīng)離子等離子體蝕刻工藝，下述蝕刻化學(xué)制品可以用于Si3N4CHF3//O2；CH2F2；CH2CHF2。通過(guò)去除SiGe塊24以及第一和第二氮化物分隔層，20和22，應(yīng)變Si薄膜26具有用于進(jìn)一步處理的暴露側(cè)面，比如添加另一柵極氧化物。
圖18示出了通過(guò)柵極氧化工藝形成第二柵極氧化物208，該工藝分別在器件的暴露部分和Si薄膜26上形成薄氧化物層204。尤其是，在Si薄膜26上形成的薄氧化物層205的所述部分構(gòu)成柵極氧化物205的第二柵極氧化物208部分。柵極氧化物205還包括在前面步驟中形成的第一柵極氧化物207。例如通過(guò)熱氧化物生長(zhǎng)工藝可以形成第二柵極氧化物208，從而形成高質(zhì)量的氧化物。
而且圖18示出了淀積在所述器件表面上的薄多晶硅層。然后對(duì)所述結(jié)構(gòu)進(jìn)行直接蝕刻，從而在薄氧化物層204一側(cè)上形成薄多晶硅分隔層206。尤其是，薄多晶硅分隔層206鄰近第二柵極氧化物208形成。多晶硅分隔層206可以避免柵極氧化物208進(jìn)一步被蝕刻。薄多晶硅分隔層206可以例如約100厚。此外，形成薄多晶硅分隔層206，而使薄氧化物層204的部分暴露在第二多晶硅層30的頂部上。
圖19示出了對(duì)薄氧化物層204的暴露部分的蝕刻?？梢允褂萌魏芜x擇性地蝕刻氧化物層的工藝，從而去除薄氧化物層204的暴露部分。在完成氧化物蝕刻之后，淀積多晶硅而在襯底上形成第三多晶硅層210。所形成的結(jié)構(gòu)包括垂直于氧化物晶片10直立的應(yīng)變Si 26翅片，在其側(cè)面和頂部被柵極氧化物205圍繞。應(yīng)變Si 26的豎直翅片側(cè)面都可以從氧化物晶片10的表面上方被接近(和觸及)。而且，應(yīng)變Si 26的豎直翅片包括源極/漏極區(qū)域，其兩側(cè)和頂部可以在氧化物晶片10上方被接近。
利用本領(lǐng)域公知的制造步驟可以繼續(xù)對(duì)圖19所示的器件進(jìn)行處理，從而生產(chǎn)完整的雙柵極翅片式FET器件，該器件具有應(yīng)變Si薄膜。
雖然已經(jīng)根據(jù)實(shí)施例描述了本發(fā)明，但本領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到本發(fā)明可以在所附權(quán)利要求的主旨和范圍內(nèi)進(jìn)行改進(jìn)。例如，本發(fā)明可以容易地用于體式基底。
權(quán)利要求
1.一種用于形成結(jié)構(gòu)的方法，包含在襯底上形成馳豫SiGe塊；在馳豫SiGe塊的一側(cè)上形成應(yīng)變Si薄膜，從而形成應(yīng)變溝道區(qū)域。
2.如權(quán)利要求1所述的方法，其特征在于還包含形成柵極，該柵極包含位于所述應(yīng)變Si薄膜至少一側(cè)上的至少氧化物和高k材料之一。
3.如權(quán)利要求2所述的方法，其特征在于還包含去除所述馳豫SiGe塊，露出所述應(yīng)變Si薄膜的一側(cè)，并形成柵極，該柵極包含在所述應(yīng)變Si薄膜的暴露側(cè)上的至少氧化物和高k材料之一。
4.如權(quán)利要求2所述的方法，其特征在于所述應(yīng)變Si薄膜厚度在約50和200之間，柵極的厚度在約9和20之間。
5.如權(quán)利要求1所述的方法，其特征在于所述應(yīng)變Si薄膜是選擇性地外延生長(zhǎng)的。
6.如權(quán)利要求1所述的方法，其特征在于還包含在所述馳豫SiGe塊的頂部上形成第一氮化物分隔層，且在所述馳豫SiGe塊第二側(cè)和第一氮化物分隔層一側(cè)上形成第二氮化物分隔層。
7.如權(quán)利要求1所述的方法，其特征在于所述應(yīng)變Si薄膜具有大于厚度的高度。
8.如權(quán)利要求1所述的方法，其特征在于所述SiGe塊通過(guò)在襯底上形成馳豫SiGe層而形成，且蝕刻掉部分所述馳豫SiGe層，從而形成馳豫SiGe塊。
9.如權(quán)利要求1所述的方法，其特征在于還包含在所述馳豫SiGe層上形成薄氧化物層；在所述薄氧化物層上形成多晶硅層；在所述多晶硅層的一部分上形成光致抗蝕劑；以及蝕刻掉所述多晶硅層的暴露部分、和所述氧化物層的一部分，從而露出所述馳豫SiGe層的一部分；以及在所述馳豫SiGe層的頂部鄰近所述薄氧化物層的邊緣和多晶硅層形成第一氮化物分隔層。
10.如權(quán)利要求9所述的方法，其特征在于還包含蝕刻所述馳豫SiGe層的暴露部分，從而露出襯底的一部分；在所述暴露的襯底上鄰近所述馳豫SiGe層的邊緣和第一氮化物分隔層形成第二氮化物分隔層；蝕刻掉所述多晶硅層的剩余部分，薄氧化物層和在所述薄氧化物層下方的所述馳豫SiGe層的一部分，從而形成具有第一和第二氮化物分隔層的所述馳豫SiGe塊。
11.一種方法，包含在氧化物襯底上形成馳豫SiGe塊；在所述馳豫SiGe塊的第一部分上形成第一氮化物分隔層；在所述氧化物襯底上鄰近所述馳豫SiGe塊的另一部分和第一氮化物分隔層的一部分形成第二氮化物分隔層；在所述馳豫SiGe塊的暴露側(cè)外延地形成應(yīng)變Si薄膜。
12.如權(quán)利要求11所述的方法，其特征在于所述應(yīng)變Si薄膜具有大于厚度的高度。
13.如權(quán)利要求12所述的方法，其特征在于所述應(yīng)變Si薄膜形成位于所述氧化物襯底上豎直定向的應(yīng)變Si薄膜翅片。
14.如權(quán)利要求12所述的方法，其特征在于還包含形成柵極，該柵極包含在與所述SiGe塊相對(duì)的所述應(yīng)變Si薄膜的第一表面上的至少氧化物和高k材料之一。
15.如權(quán)利要求18所述的方法，其特征在于所述應(yīng)變Si薄膜的高度基本上等于SiGe塊的高度。
16.如權(quán)利要求15所述的方法，其特征在于還包含形成柵極，該柵極包含在所述應(yīng)變Si薄膜頂部的氧化物和高k材料至少之一；去除第一和第二氮化物分隔層；去除所述SiGe塊，而露出所述應(yīng)變Si薄膜的第二側(cè)；以及形成柵極，該柵極包含在所述應(yīng)變Si薄膜第二側(cè)上的氧化物和高k材料至少之一。
17.一種半導(dǎo)體結(jié)構(gòu)，包含具有在非導(dǎo)電性襯底上豎直定向的應(yīng)變Si翅片的溝道。
18.如權(quán)利要求17所述的結(jié)構(gòu)，其特征在于所述應(yīng)變Si薄膜的厚度在約50和200之間。
19.如權(quán)利要求17所述的結(jié)構(gòu)，其特征在于所述應(yīng)變Si薄膜在馳豫SiGe塊上外延生長(zhǎng)，其中所述馳豫SiGe包含約0％至約100％范圍內(nèi)的Ge。
20.如權(quán)利要求17所述的結(jié)構(gòu)，其特征在于還包含柵極，該柵極包含在所述應(yīng)變Si薄膜的第一側(cè)上形成的氧化物和高k材料至少之一。
21.如權(quán)利要求20所述的結(jié)構(gòu)，其特征在于還包含柵極，該柵極包含在所述應(yīng)變Si薄膜的頂部和第二側(cè)上形成的氧化物和高k材料至少之一。
22.如權(quán)利要求20所述的結(jié)構(gòu)，其特征在于所述Si薄膜是低缺陷應(yīng)變Si翅片。
全文摘要
本發(fā)明提供了一種形成缺陷減少的應(yīng)變Si薄膜的方法和器件，其中所述應(yīng)變Si薄膜形成在非導(dǎo)電襯底表面上豎直定向的翅片。所述應(yīng)變Si薄膜或翅片可以形成半導(dǎo)體溝道，該溝道具有較小的尺寸，同時(shí)也具有較少的缺陷。所述應(yīng)變Si翅片通過(guò)在馳豫SiGe塊側(cè)面上生長(zhǎng)Si而形成。電介質(zhì)柵極，例如氧化物，高k材料，或兩者的組合可以在所述應(yīng)變Si薄膜表面上形成。此外，在基本上不影響應(yīng)變Si薄膜中的應(yīng)力的情況下，馳豫SiGe塊可以去除，而可以在以前被馳豫SiGe塊占據(jù)的表面上形成第二柵極氧化物。因此，可以形成具有在非導(dǎo)電性襯底表面上豎直定向的應(yīng)變Si薄膜的半導(dǎo)體器件，其中所述應(yīng)變Si薄膜的定向可以使其形成小尺寸的溝道，而可以接近兩側(cè)和頂部，以便形成單柵極，雙柵極或更多柵極的MOSFET和翅片式FET，具有缺陷數(shù)目減少的和/或尺寸減小的溝道。
文檔編號(hào)H01L29/94GK1638067SQ20051000427
公開(kāi)日2005年7月13日 申請(qǐng)日期2005年1月4日 優(yōu)先權(quán)日2004年1月5日
發(fā)明者史蒂文·W.·貝德?tīng)? 布魯斯·B.·多麗絲, 張郢, 朱慧瓏 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司