專利名稱：應(yīng)變finFET及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及到半導(dǎo)體器件及其制造方法，更確切地說是涉及到具有張應(yīng)力和壓應(yīng)力的半導(dǎo)體器件finFET的制造。
背景技術(shù)：
半導(dǎo)體器件襯底中的機械應(yīng)力能夠改變器件的性能。亦即，半導(dǎo)體器件中的應(yīng)力能夠提高半導(dǎo)體器件的特性。于是，為了改善半導(dǎo)體器件的特性，就在n型器件(例如nFET)和/或p型器件(例如pFET)的溝道中產(chǎn)生張應(yīng)力和/或壓應(yīng)力。但相同的應(yīng)力分量，無論是張應(yīng)力或壓應(yīng)力，對n型器件和p型器件的特性有不同的作用。
為了最大限度地提高集成電路(IC)芯片中的nFET和pFET二者的性能，應(yīng)該對nFET和pFET不同地設(shè)計和施加各個應(yīng)力分量。這是由于有利于nFET性能的應(yīng)力類型通常對pFET的性能是不利的。更確切地說，當(dāng)器件處于拉伸(例如沿平面器件電流流動的方向)時，nFET的性能特性被提高，而pFET的性能特性被降低。為了選擇性地在nFET中產(chǎn)生張應(yīng)力而在pFET中產(chǎn)生壓應(yīng)力，采用了不同的工藝和不同的材料組合。
例如，為了在nFET和pFET中形成適當(dāng)?shù)膽?yīng)力，已經(jīng)分別提出了溝槽隔離結(jié)構(gòu)。當(dāng)采用此方法時，nFET器件的隔離區(qū)包含沿縱向(例如平行于電流流動的方向)以及沿橫向(例如垂直于電流流動的方向)將第一類型機械應(yīng)力施加在nFET上的第一隔離材料。而且，為pFET提供了第一隔離區(qū)和第二隔離區(qū)，且pFET器件的各個隔離區(qū)沿橫向和縱向?qū)⑽ㄒ坏臋C械應(yīng)力施加在pFET器件上。
作為變通，為了選擇性地在FET器件的溝道中誘發(fā)適當(dāng)?shù)膽?yīng)力，已經(jīng)提出了柵側(cè)壁上的襯里(見例如Ootsuka et sl.，IEDM 2000，p.575)。借助于提供襯里，與由于溝道隔離填充技術(shù)而施加的應(yīng)力相比，適當(dāng)?shù)膽?yīng)力被施加得更靠近器件。
還已經(jīng)分別提出了許多用張應(yīng)力和壓應(yīng)力來改善nFET和pFET二者性能的建議，包括調(diào)制間隔的本征應(yīng)力以及用掩模分別改變二種MOSFET的淺溝槽隔離(淺溝槽隔離)材料。弛豫SiGe上的張應(yīng)變Si也已經(jīng)被提議作為一種施加應(yīng)力的方法。不幸的是，弛豫SiGe上的張應(yīng)變Si僅僅能夠?qū)㈦p軸張應(yīng)力施加在用于疊層形式的Si帽上。這就由于pFET對應(yīng)力靈敏的本性而限制了可使用的Ge百分比范圍。nFET的性能隨雙軸張力而單調(diào)地改善；但pFET隨雙軸張力變壞，直至大約3Gpa才開始改善。
為了同時改善pFET和nFET二者，Ge的百分比要高，大約大于25-30％(或等效于應(yīng)力大約大于3-4Gpa)。Ge百分比的這一水平難以在工藝中實現(xiàn)，因而不很容易制造，主要問題包括表面粗糙性、工藝復(fù)雜性、缺陷和成品率的控制等。假定高的Ge百分比難以用于pFET(因為張力水平比較低而可能不利)，則必須發(fā)明其它的方法來改善器件性能。
此外，已知Si:C外延生長在Si上固有地具有張應(yīng)力。Si:C/Si材料疊層中的1％的C含量能夠在Si:C中引起大約500Mpa的張應(yīng)力水平。相比之下，在SiGe/Si系統(tǒng)中，需要大約6％來引起500Mpa的壓力。如論文Ernst et al.，VLSI Symp.，2002，p.92所示，在外延生長過程中，這一1％的C水平能夠被組合到Si中。在Ernst的論文中，Si/Si:C/Si位于nFET的層狀溝道中。但此結(jié)構(gòu)的Si:C部分不弛豫。作為替代，在Ernst的論文中，不弛豫的Si:C本身與非常薄的Si帽一起被用作部分溝道。此方法的問題在于，依賴于C含量，遷移率由于散射而未被提高，而是被抑制了。
雖然這些方法確實提供了張應(yīng)力被施加到nFET器件和壓應(yīng)力沿pFET器件縱向被施加的結(jié)構(gòu)，但它們要求額外的材料和/或更復(fù)雜的加工，因而導(dǎo)致更高的成本。而且，這些情況下能夠施加的應(yīng)力的水平典型地是中等的(亦即大約幾百Mpa)。于是希望提供更節(jié)約成本且簡化的方法來分別在nFET和pFET的溝道中產(chǎn)生大的張應(yīng)力和壓應(yīng)力。

發(fā)明內(nèi)容
在本發(fā)明的第一情況下，制造結(jié)構(gòu)的方法包括形成具有第一晶格常數(shù)的材料的第一小島以及具有第二晶格常數(shù)的材料的第二小島。掩模被提供在第一小島和第二小島上，以便防止將來在側(cè)壁被生長在鰭上時發(fā)生翹曲。此掩模處于張應(yīng)力下。由第一小島和第二小島以及掩模來形成第一finFET和第二finFET。
在另一情況下，制造結(jié)構(gòu)的方法包括在具有形成與pFET區(qū)域相關(guān)的第一小島的第一材料以及形成與nFET區(qū)域相關(guān)的第二小島的第二材料的襯底中形成淺溝槽隔離(淺溝槽隔離)。處于拉伸狀態(tài)的硬掩模被形成在pFET區(qū)域和nFET區(qū)域上，分別被用來在pFET區(qū)域和nFET區(qū)域中形成具有硬掩模帽層的pFET鰭和nFET鰭。外延硅側(cè)壁被生長在pFET鰭和nFET鰭上，其中，帽層防止了nFET鰭在側(cè)壁形成過程中發(fā)生翹曲。
在本發(fā)明的另一情況下，半導(dǎo)體結(jié)構(gòu)包括襯底以及襯底中的弛豫淺溝槽隔離(淺溝槽隔離)。第一finFET由具有第一晶格常數(shù)的第一材料組成，并提供了受強烈拉伸的材料的帽。第二finFET由具有第二晶格常數(shù)的第二材料組成，也提供了受強烈拉伸的材料的帽。外延生長的Si側(cè)壁被提供在第一finFET和第二finFET上。第二finFET上的受強烈拉伸的材料的帽防止了第二finFET在外延側(cè)壁生長時發(fā)生橫向翹曲。


圖1-6表示形成根據(jù)本發(fā)明的中間結(jié)構(gòu)的制造工藝；圖7-10表示形成根據(jù)本發(fā)明另一情況的中間結(jié)構(gòu)的制造工藝；而圖11-13示出了根據(jù)本發(fā)明用圖6或圖10的結(jié)構(gòu)作為基底來形成本發(fā)明的中間結(jié)構(gòu)的制造工藝。
具體實施例方式
本發(fā)明的目的是一種半導(dǎo)體器件以及提供與CMOS器件的nFET和pFET相關(guān)的所需應(yīng)力以便改善器件性能的方法。在一種方法中，在形成finFET之前，在各個nFET和pFET溝道中得到了SiGe和Si:C小島。然后在小島上形成受拉伸的膜。此受拉伸的膜例如硬掩模提供了大量的橫向剛性并將Si:C鰭夾持在適當(dāng)?shù)奈恢?。亦即，受拉伸的硬掩模防止了處于強烈壓?yīng)力下的鰭部分地由于預(yù)期在加工過程中形成的鰭的不對稱性而發(fā)生橫向翹曲。然后在弛豫的nFET鰭和pFET鰭二者上形成外延Si層，以便提供nFET和pFET的所希望的應(yīng)力條件。
finFET是一種雙柵結(jié)構(gòu)，其中，硅本體已經(jīng)被扭開其側(cè)面以形成垂直于晶片平面豎立的硅“鰭”。柵電極被形成在鰭的二側(cè)上，使得能夠用單個掩模層和腐蝕同時確定二個柵。如在本發(fā)明中實現(xiàn)的那樣，此鰭最好對稱于雙柵，但可以不對稱于單個柵。還應(yīng)該理解的是，此finFET借助于簡單地調(diào)整鰭的尺度就提供了更高的驅(qū)動電流密度，而不要求柵氧化物厚度的減小及其相關(guān)的泄漏。在本發(fā)明中，在相對受應(yīng)力狀態(tài)下得到了各個finFET，這改善了器件的性能。
在本發(fā)明之前，利用其中小島具有比較大的尺寸的晶片鍵合技術(shù)，才有可能安置用來制造具有不同弛豫晶格(原子之間的不同尺度)的nFET和pFET的至少二種小島；但在本發(fā)明中，各種方法產(chǎn)生了一種獨特的具有弛豫的但不同晶體結(jié)構(gòu)的小晶體小島的襯底。在一種方法中，提供了采用高溫穩(wěn)定的非晶材料例如二氧化硅在小島之間而晶體在絕緣體上的結(jié)構(gòu)。具有不同(晶體)小島的獨特結(jié)構(gòu)使得能夠安置可選不同晶體的不同應(yīng)變層。在第一情況下，這些不同應(yīng)變層是用來形成本發(fā)明finFET的受拉伸的SiGe層或受壓縮的Si:C層。
本發(fā)明對于在絕緣體上制作具有多種晶格常數(shù)的小島的襯底的工藝來說，具有創(chuàng)新的重要貢獻。例如，在本發(fā)明中，第一finFET(晶體1)的晶格常數(shù)a≥aSi，而第二finFET(晶體2)的晶格常數(shù)a≤aSi。在本發(fā)明的一種情況下，如下面更詳細地討論的那樣，本發(fā)明的將分別在SiGe finFET和Si:C finFET上張應(yīng)變和壓應(yīng)變的Si外延側(cè)壁層能夠被選擇性地生長。
現(xiàn)在參照圖1，示出了一種硅晶片。這種晶片是各種分立和集成電路(IC)半導(dǎo)體器件應(yīng)用的市售起始襯底。在一種方法中，可以用采用大劑量氧注入和高溫退火在本體晶片中形成BOX(埋置的氧化物)的SIMOX(利用注入的氧進行分離)方法，來制造玻璃晶片上的硅(SOI)。作為另一例子，可以借助于將器件質(zhì)量的硅晶片鍵合到其表面上具有氧化物層的另一硅晶片(襯底層)，來制造晶片。然后采用在襯底層上的氧化物層(已經(jīng)成為BOX)的頂部上留下薄的(相對于起始晶片的厚度)器件質(zhì)量的單晶硅層的工藝，將成對的晶片分離開。也可以用其它的工藝來形成SOI晶片。
仍然參照圖1，形成了硅層20，并用標準的襯墊氧化技術(shù)、襯墊氮化物淀積技術(shù)、以光刻為基礎(chǔ)的圖形化技術(shù)、由氮化物、氧化物、以及硅組成的疊層的直達埋置氧化物的反應(yīng)離子刻蝕(RIE)技術(shù)、邊沿氧化技術(shù)、襯里淀積技術(shù)、填充物淀積技術(shù)、以及化學(xué)機械拋光技術(shù)來進行圖形化，以便形成淺溝槽隔離(淺溝槽隔離)25。淺溝槽隔離形成工藝是熟知的技術(shù)。在一種方法中，將例如SiO2的高溫穩(wěn)定非晶材料用于淺溝槽隔離。
參照圖2，利用諸如化學(xué)氣相淀積方法之類的常規(guī)技術(shù)，在結(jié)構(gòu)的表面上淀積外延鍺材料(層)30。例如，可以以常規(guī)的方式使用超高真空化學(xué)氣相淀積(UHVCVD)方法來淀積鍺層30。其它的常規(guī)技術(shù)包括快速熱化學(xué)氣相淀積(RTCVD)、限止反應(yīng)加工CVD(LRPCVD)、以及分子束外延(MBE)。在一個實施方案中，依賴于例如可以是30-100nm的下方硅層的厚度，鍺材料的厚度可以是5-50nm或其它的尺寸。
nFET硬掩模35被提供在部分鍺層30上(例如在要形成nFET器件的位置處)。此nFET硬掩模35可以是用諸如甩涂、CVD、等離子體輔助CVD、超高真空化學(xué)氣相淀積(UHVCVD)、快速熱化學(xué)氣相淀積(RTCVD)、限止反應(yīng)加工CVD(LRPCVD)、以及其它相似的淀積工藝之類的常規(guī)淀積工藝所形成的氮化物硬掩模。
在圖3中，暴露的鍺層30被腐蝕，并用本技術(shù)熟知的技術(shù)剝離nFET掩模35。例如，可以用RIE、濕法腐蝕、或干法腐蝕方法來選擇性地腐蝕鍺層30。
如圖4所示，Si:C材料40(或可選地C)被淀積在結(jié)構(gòu)上，包括淀積在外延淀積的Ge材料35上。例如，可以以常規(guī)的方式采用超高真空化學(xué)氣相淀積(UHVCVD)方法來淀積Si:C(或可選地C)材料40。其它常規(guī)技術(shù)包括快速熱化學(xué)氣相淀積(RTCVD)、限止反應(yīng)加工CVD(LRPCVD)、以及其它相似的工藝。在一個實施方案中，依賴于例如可以是30-100nm的下方硅層的厚度，Si:C或C材料的厚度可以是5-50nm或其它的尺寸。在另一情況下，當(dāng)采用C時，厚度可以是1-30nm。
pFET硬掩模45被提供在部分Si:C材料40上要形成pFET的位置處。此pFET硬掩模45可以是用諸如甩涂、CVD、等離子體輔助CVD、超高真空化學(xué)氣相淀積(UHVCVD)、快速熱化學(xué)氣相淀積(RTCVD)、限止反應(yīng)加工CVD(LRPCVD)、以及其它相似的淀積工藝之類的常規(guī)淀積工藝所形成的氮化物硬掩模。
如圖5所示，暴露的Si:C層40然后被腐蝕，并用本技術(shù)熟知的技術(shù)剝離pFET掩模45。例如，可以用諸如RIE、濕法腐蝕、或干法腐蝕之類的標準腐蝕技術(shù)來腐蝕Si:C和pFET。
然后，在圖6中，此結(jié)構(gòu)經(jīng)歷熱退火工藝。在此工藝過程中，對于nFET來說，淀積的Ge材料30被混合到下方的SOI膜中，從而形成基本上是SiGe材料的小島50。同樣，在此工藝中，對于pFET來說，淀積的Si:C或可選的C材料被混合到下方的SOI膜中，形成基本上是Si:C材料的小島55。熱退火工藝在例如大約1200-1350℃下進行1-10小時，一種情況是在1200℃下進行大約5小時。
利用本發(fā)明的方法，所要求的鍺百分比對于nFET是不大的(例如小于25％，且在一種方法中是10-20％)，因而不引起缺陷問題。而且，由于高溫?zé)峄旌喜襟E，例如淺溝槽隔離25能夠弛豫且使SiGe小島50和Si:C小島55容易弛豫。這是由于部分是因為淺溝槽隔離包含氧化物材料，這種氧化物材料在高溫下是一種粘滯性材料，例如在高溫下成為一種低粘滯性材料。
還應(yīng)該理解的是，SiGe小島50和Si:C小島55具有不同的弛豫晶格(原子之間不同的尺寸)，這產(chǎn)生了具有小晶體小島的獨特襯底。與滿鋪(SiGe或Si:C)襯底相比，SiGe小島50和Si:C小島55的弛豫提供了改進的性能。在一種情況下，根據(jù)本發(fā)明采用了SiGe小島50和Si:C小島55之間的高溫穩(wěn)定非晶材料例如二氧化硅和絕緣體上晶體的結(jié)構(gòu)。
圖7-10示出了本發(fā)明的另一種情況。在圖7中，示出了諸如SOI的硅晶片。如在前述結(jié)構(gòu)中那樣，可以用SIMOX工藝或其它熟知的工藝來制造此SOI。利用標準的襯墊氧化技術(shù)、襯墊氮化物淀積技術(shù)、以光刻為基礎(chǔ)的圖形化技術(shù)、由氮化物、氧化物、以及硅組成的疊層的直達埋置氧化物的反應(yīng)離子刻蝕(RIE)技術(shù)、邊沿氧化技術(shù)、襯里淀積技術(shù)、填充物淀積技術(shù)、以及化學(xué)機械拋光技術(shù)，硅層20被圖形化，以便形成淺溝槽隔離(淺溝槽隔離)25。淺溝槽隔離的形成工藝在本技術(shù)中是眾所周知的。
參照圖8，pFET掩模40被提供在部分結(jié)構(gòu)上要形成pFET的位置處?？梢杂弥T如各種化學(xué)氣相淀積方法之類的常規(guī)技術(shù)來淀積pFET硬掩模。例如這些技術(shù)可以包括甩涂、CVD、等離子體輔助CVD、蒸發(fā)、超高真空化學(xué)氣相淀積(UHVCVD)、快速熱化學(xué)氣相淀積(RTCVD)、限止反應(yīng)加工CVD(LRPCVD)、以及其它相似的淀積工藝。
利用常規(guī)技術(shù)，外延鍺層30被選擇性地生長在要形成nFET的暴露表面上。在一個實施方案中，依賴于例如可以是30-100nm的下方硅層的厚度，鍺材料的厚度可以是5-50nm或其它的尺寸。如上所述，用眾所周知的工藝來剝離硬掩模45。
在圖9中，nFET掩模35被提供在部分結(jié)構(gòu)上要形成nFET的位置處。如各處討論的以及一般熟練人員應(yīng)該知道的那樣，可以用諸如化學(xué)氣相淀積方法之類的常規(guī)技術(shù)來淀積nFET硬掩模。
如上所述，利用諸如化學(xué)氣相淀積方法之類的常規(guī)技術(shù)，Si:C層40被選擇性地生長在要形成pFET的結(jié)構(gòu)的暴露表面上。在一個實施方案中，依賴于例如可以是30-100nm的下方硅層的厚度，Si:C材料的厚度可以是5-50nm或其它的尺寸。C甚至可以更薄，為1-50nm。
如圖10所示，然后用眾所周知的工藝來清除FET硬掩模35。此結(jié)構(gòu)然后經(jīng)歷熱退火工藝。在此退火工藝過程中，對于nFET來說，Ge材料30被混合到SOI膜中，形成基本上是SiGe材料的小島50。同樣，對于pFET來說，Si:C或可選的C材料被混合到SOI膜中，形成基本上是Si:C材料的小島55。此工藝還形成BOX層作為襯底。熱退火工藝在例如大約1200-1350℃下進行1-10小時，一種情況是在1200℃下進行大約5小時。
如上所述，與前面的情況相似，利用本發(fā)明的方法，所要求的鍺百分比是不大的(例如小于25％，且在一種情況下是10-20％)，因而不引起缺陷問題。而且，由于高溫?zé)峄旌?，例如淺溝槽隔離25能夠弛豫且使SiGe小島50和Si:C小島55容易弛豫。如上所述，與滿鋪(SiGe或Si:C)襯底相比，SiGe和Si:C的弛豫提供了改進的性能。在一種情況下，這種結(jié)構(gòu)的要點是在小島之間使用高溫穩(wěn)定的非晶材料例如和絕緣體上晶體結(jié)構(gòu)。
在本發(fā)明的另一情況下，可以在大劑量下將C注入到pFET區(qū)域中，這能夠在熱退火時在Si:C中產(chǎn)生比1-4％的C高得多的濃度。此劑量可以約為每平方厘米1×1016，或大于例如每平方厘米5×1016。
現(xiàn)在利用圖6或圖10的中間結(jié)構(gòu)，如圖11所示，受拉伸的硬掩模被淀積在結(jié)構(gòu)上。在一種情況下，硬掩模是氮化物，并以任何熟知的常規(guī)方式被淀積在結(jié)構(gòu)上。例如，此氮化物硬掩?？梢允怯弥T如甩涂、CVD、等離子體輔助CVD、超高真空化學(xué)氣相淀積(UHVCVD)、快速熱化學(xué)氣相淀積(RTCVD)、限止反應(yīng)加工CVD(LRPCVD)、以及其它相似的淀積工藝之類的常規(guī)淀積工藝所形成的硬掩模。在一種情況下，依賴于下方層的厚度，此硬掩模被淀積成5-50nm或其它尺寸。
然后，如圖12所示，以常規(guī)方式執(zhí)行側(cè)壁圖象轉(zhuǎn)移和腐蝕，以便形成鰭75和80。例如，用側(cè)壁圖象轉(zhuǎn)移光刻術(shù)來確定鰭，將鰭置于制作的矩形(芯子)的外圍上。隨后，修剪掩模被用來清除環(huán)的不需要部分，且常規(guī)抗蝕劑掩模被用來擋住源區(qū)和漏區(qū)(未示出)，以便將各個鰭連接到一起。在此工藝過程中，硬掩模70保留作為nFET和pFET區(qū)的帽。
在圖13中，硅外延層85被選擇性地生長在nFET和pFET的側(cè)壁上。如下面所討論的那樣，此硅外延層可能不對稱地生長，因而可能由于其強烈壓縮狀態(tài)而誘發(fā)翹曲。但強烈拉伸的硬掩模會借助于使硅生長過程中作用在nFET區(qū)域上的各種力基本上相等而確保和均勻防止這種翹曲。
應(yīng)該理解的是，硅外延側(cè)壁層的晶格常數(shù)不同于SiGe和Si:C“小島”或被腐蝕的鰭的晶格常數(shù)。例如，SiGe的晶格常數(shù)a≥aSi，而Si:C的晶格常數(shù)a≤aSi。亦即，單獨地說，硅的晶格常數(shù)通常比SiGe層更??；亦即硅材料的晶格常數(shù)與SiGe的晶格常數(shù)不匹配。但在本發(fā)明的結(jié)構(gòu)中，硅側(cè)壁層的晶格結(jié)構(gòu)傾向于與SiGe的晶格結(jié)構(gòu)匹配。于是，由于硅與SiGe層的晶格匹配(硅的晶格通常更小)，故硅層被置于張應(yīng)力下。此區(qū)域?qū)⒂米鱪FET的應(yīng)變溝道。在一個實施方案中，在對硅含量的比率中，SiGe層的Ge含量可以小于25％。
而且，單獨地說，硅通常也具有比Si:C更大的晶格常數(shù)。亦即硅材料的晶格常數(shù)與Si:C的晶格常數(shù)不匹配。但在本發(fā)明的結(jié)構(gòu)中，硅層的晶格結(jié)構(gòu)傾向于與Si:C的晶格結(jié)構(gòu)匹配。由于硅與Si:C小島的晶格匹配(硅的晶格通常更大)，故硅層被置于壓應(yīng)力下。亦即，相似于SiGe的情況，Si:C小島的周圍區(qū)域?qū)⒃噲D獲得平衡狀態(tài)，從而導(dǎo)致形成在Si:C上的外延硅側(cè)壁層的壓應(yīng)力。此區(qū)域?qū)⒂米鱬FET的應(yīng)變溝道。在一個實施方案中，在淀積時，在對硅含量的比率中，C的含量可以高達大約4％。
如圖13所示，形成的結(jié)構(gòu)是一種適合于根據(jù)本發(fā)明的原理形成諸如pFET和nFET的半導(dǎo)體器件的中間結(jié)構(gòu)。如finFET技術(shù)領(lǐng)域眾所周知的那樣，為了形成最終的器件，可以執(zhí)行CMOS工藝在此結(jié)構(gòu)上形成n和p finFET器件。例如，這些器件可以包括被應(yīng)變SiGe和Si:C的半導(dǎo)體溝道分隔開的源區(qū)和漏區(qū)的離子注入。亦即，nFET將被形成在拉伸應(yīng)變的溝道上，而pFET將被形成在壓應(yīng)變的硅溝道上。柵介質(zhì)被提供在應(yīng)變溝道的頂部，且柵導(dǎo)體被提供在柵介質(zhì)的頂部上。
雖然根據(jù)實施方案已經(jīng)描述了本發(fā)明，但本技術(shù)領(lǐng)域的熟練人員可以理解的是，本發(fā)明能夠以所附權(quán)利要求的構(gòu)思與范圍內(nèi)的修正來加以實施。例如，本發(fā)明能夠被容易地應(yīng)用于體襯底。
權(quán)利要求
1.一種用于制造一種結(jié)構(gòu)的方法，它包含下列步驟形成具有第一晶格常數(shù)的材料的第一小島；形成具有第二晶格常數(shù)的材料的第二小島；在第一小島和第二小島上提供掩模，此掩模被用來形成受拉伸的帽層；以及由第一小島和第二小島形成至少一個第一finFET和第二finFET，其中，受拉伸的帽層防止了第一和第二finFET之一發(fā)生翹曲。
2.權(quán)利要求1的方法，其中，第一小島由SiGe材料組成，而第二小島由Si:C組成，且掩模是氮化物硬掩模。
3.權(quán)利要求1的方法，其中，用側(cè)壁圖象轉(zhuǎn)移和腐蝕方法來形成第一和第二finFET。
4.權(quán)利要求1的方法，還包含在第一finFET和第二finFET的側(cè)壁上選擇性地生長硅外延側(cè)壁層，其中，受拉伸的帽層防止了至少第二finFET在其上生長硅外延側(cè)壁層的過程中發(fā)生翹曲。
5.權(quán)利要求1的方法，其中腐蝕方法從第一和第二finFET上的硬掩模形成了受拉伸的帽層；第一finFET由SiGe組成，并被置于張應(yīng)力下；而第二finFET由Si:C組成，并被置于壓應(yīng)力下。
6.權(quán)利要求5的方法，其中，受拉伸的帽層防止了Si:C finFET的皺縮或翹曲。
7.權(quán)利要求1的方法，還包含在襯底中形成淺溝槽隔離；將材料混合到襯底中，以便用熱退火工藝在pFET區(qū)域和nFET區(qū)域分別形成第一小島和第二小島；且其中，淺溝槽隔離弛豫且使第一小島和第二小島容易弛豫。
8.權(quán)利要求1的方法，其中，用淀積和生長Ge材料的方法來形成第一小島，且用淀積和生長Si:C或C材料的方法來形成第二小島，第一小島和第二小島具有不同的弛豫晶格。
9.權(quán)利要求4的方法，其中，硅外延側(cè)壁層的晶格常數(shù)不同于第一材料和第二材料的晶格常數(shù)，致使選擇性生長的硅外延側(cè)壁層將分別在第一小島和第二小島上張應(yīng)變和壓應(yīng)變。
10.權(quán)利要求4的方法，其中，第一finFET的晶格常數(shù)a≥aSi，而第二finFET的晶格常數(shù)a≤aSi。
11.權(quán)利要求1的方法，其中，第一小島基本上由SiGe組成，而第二小島基本上由Si:C組成，且外延生長的側(cè)壁層被生長在分別由SiGe小島和Si:C小島形成的被腐蝕的SiGe finFET以及Si:CfinFET上，由于外延生長的側(cè)壁層與SiGe和Si:C finFET的晶格匹配，故SiGe finFET和Si:C finFET被分別置于張應(yīng)力和壓應(yīng)力下。
12.一種制造半導(dǎo)體結(jié)構(gòu)的方法，它包含下列步驟在具有第一材料的襯底中形成淺溝槽隔離；形成與pFET區(qū)域相關(guān)的第一小島以及與nFET區(qū)域相關(guān)的第二小島；在pFET區(qū)域和nFET區(qū)域上提供處于張應(yīng)力下的硬掩模；分別在pFET區(qū)域和nFET區(qū)域中形成具有硬掩模帽層的pFET鰭和nFET鰭；以及在pFET鰭和nFET鰭上生長側(cè)壁，其中，帽層防止了nFET鰭在側(cè)壁生長過程中發(fā)生翹曲。
13.權(quán)利要求12的方法，其中，pFET鰭由包含SiGe的材料組成，而nFET鰭由包含Si:C或C之一的材料組成。
14.權(quán)利要求13的方法，其中，SiGe變成張應(yīng)變，而Si:C變成壓應(yīng)變，且硬掩模借助于基本上抵消nFET上形成側(cè)壁所形成的壓應(yīng)力而防止了nFET鰭的翹曲。
15.權(quán)利要求12的方法，還包含弛豫淺溝槽隔離，這使第一小島和第二小島在熱退火步驟中容易弛豫。
16.權(quán)利要求12的方法，其中，側(cè)壁由晶格常數(shù)不同于pFET鰭和nFET鰭的硅組成，致使硅側(cè)壁將分別對pFET鰭和nFET鰭施加張應(yīng)力和壓應(yīng)力。
17.一種結(jié)構(gòu)，它包含襯底；襯底中弛豫的淺溝槽隔離；由具有第一晶格常數(shù)的第一材料和強烈受拉伸材料的帽組成的第一finFET；由具有第二晶格常數(shù)的第二材料和強烈受拉伸材料的帽組成的第二finFET；以及第一finFET和第二finFET上的外延生長Si側(cè)壁，其中，第二finFET上的強烈受拉伸材料的帽防止了第二finFET在硅外延側(cè)壁生長時發(fā)生橫向翹曲。
18.權(quán)利要求17的結(jié)構(gòu)，其中，第一材料是弛豫的SiGe，而第二材料是弛豫的Si:C。
19.權(quán)利要求17的結(jié)構(gòu)，其中，帽由氮化物組成。
20.權(quán)利要求17的結(jié)構(gòu)，其中，淺溝槽隔離被基本上弛豫，且第一finFET處于張應(yīng)力下，而第二finFET處于壓應(yīng)力下。
全文摘要
提供了一種半導(dǎo)體結(jié)構(gòu)及其制造方法。此制造方法包括在襯底中形成淺溝槽隔離(淺溝槽隔離)以及在襯底上提供第一材料和第二材料。第一材料和第二材料分別在pFET區(qū)域和nFET區(qū)域處形成第一小島和第二小島。在形成finFET之前，受拉伸的硬掩模被形成在第一和第二小島層上。在具有硬掩模的finFET的側(cè)壁上生長硅外延層，處于拉伸狀態(tài)的帽層于是防止了nFET鰭的橫向翹曲。
文檔編號H01L21/76GK1667794SQ20041009500
公開日2005年9月14日 申請日期2004年11月18日 優(yōu)先權(quán)日2003年12月12日
發(fā)明者杜雷斯蒂·奇達姆巴拉奧, 奧馬爾·H·多庫馬西, 奧列格·G·格魯欽科夫 申請人:國際商業(yè)機器公司