專利名稱:反向工作的晶體管偶合邏輯的制作方法
在邏輯集成電路發(fā)展的初期，曾出現(xiàn)一種直接偶合晶體管邏輯(DCTL)電路。在DCTL中，晶體管的集電極輸出直接與下一級晶體管基極輸入相連，其基本單元是一個由晶體管和電阻組成的倒相器。如圖1所示，單元中電阻R在前級晶體管截止時，為本級晶體管提供驅(qū)動電流，使之導通。而在前級晶體管導通時，為前級晶體管提供集電極電流。
DCTL的結(jié)構(gòu)雖然簡單，但卻存在著一些嚴重的缺點，其中最突出的是電流分配不均勻的問題(或稱搶電流現(xiàn)象)。其次DCTL的輸出邏輯擺幅也較低，如果在輸入端引入噪聲，容易引起基極電流的變化，造成電路的不穩(wěn)定。
近幾年來隨著集成電路技術(shù)的發(fā)展，研制成功集成注入邏輯(I2L)電路，其特征是(1)采用DCTL的電路型式，以一個負載和一個晶體管組成一個倒相器，使電路型式簡單，元件少;(2)將普通集成電路中的晶體管集電區(qū)作為發(fā)射區(qū)，而將發(fā)射區(qū)作為集電區(qū)，由于DCTL具有所有晶體管發(fā)射區(qū)公共接地的特點，故在電路中各倒相管之間無需隔離，大大縮小了芯片面積;(3)以共基極接法的PNP恒流源代替DCTL中的擴散電阻，達到了降低功耗，縮小面積的目的。具有集成密度高、品質(zhì)因子好、管芯面積小，制造工藝簡單、成品率高、可與其它類型的集成電路制作在同一芯片上，并且能在低電壓、低電流的情況下工作的優(yōu)點。但是也存在一些缺點即速度較低，邏輯擺幅小，抗干擾性能差，并且當多塊I2L電路集合在一起使用時，存在著電源的注入電流能否在各塊電路中均勻分配的問題，等等。這些都將給電路的使用帶來一定的麻煩。
本發(fā)明就是在I2L電路的基礎(chǔ)上，為克服I2L的缺點，在管子和負載的設計上作的新的改進。
本發(fā)明的特征是A、分立晶體管制作是在同一設計規(guī)則下(1)采用反向共發(fā)射極背面接地結(jié)構(gòu);(2)采用埋層上擴外延基區(qū);(3)采用NS或PS兩種不同類型的肖特基收集極;(4)采用等平面，V形槽或垂直槽或空氣隔離工藝，廣泛實現(xiàn)引線洞自對準;(5)采用多晶硅基極和倒置金屬或金屬硅化物;B、電路的設計(1)采用多晶硅電阻作為負載;(2)采用多晶硅MOS作類似于CMOS的互補負載;(3)采用肖特基-多晶硅或多晶硅二極管作為輸入增加邏輯功能。
本發(fā)明采用了最佳的工藝設計，不僅可以縮短工藝流程，減少擴散和套刻次數(shù)，也為管心和電路的最小和最優(yōu)化創(chuàng)造了條件。按照本發(fā)明的設計思想，可以制成10種不同的反向晶體管，四種負載，三種輸入，四種隔離，以及組合成幾百種不同的電路形式。
下面以負載和晶體管相結(jié)合的形式說明本發(fā)明的工藝。
A、十種電阻-反向晶體管直接偶合的邏輯電路1、采用等平面、V形槽或垂直槽的隔離工藝A-1、電阻-PNS肖特基抗飽和晶體管邏(R-PNSTL)R-PNSTL的等效電路圖見圖(2)a。現(xiàn)以R-PNSTL電路為例，介紹怎樣用三種不同的隔離方法完成R-PNSTL的制作(1)等平面隔離工藝R-PNSTL的俯視圖見圖(2)b，工藝剖面圖見圖(2)C。
a、埋層上擴基區(qū)工藝在約10-3Ω·cm的P+硅拋光片上面擴隱埋層，擴磷的濃度應低于P+襯底在外延前不會形成PN結(jié)，然后生長高阻N-外延層2～3μ，利用磷比硼擴散系數(shù)大的特征使外延層形成N-的上擴基區(qū)，基區(qū)雜質(zhì)分布為表面淡(有利于形成肖特基收集極)，下面濃(有利于降低Rbb，提高充放電速度)，這種雜質(zhì)分布在基區(qū)還可形成一個加速場，可提高管芯的特征頻率fT，也可防止基區(qū)勢疊穿通，提高BVceo和提高向上β，(上擴基區(qū)也可用外延后的注磷或注砷工藝替代)。
b、等平面隔離工藝在外延片上先長600
SiO2，再長1500
Si3N4，光刻隔離區(qū)，去N、O后(等離子刻Si3N4后用BHF漂SiO2)，作側(cè)壁局部氧化，要求SiO2厚度約為2μ，能將外延上擴基區(qū)完全隔離開。
c、多晶硅工藝先光刻基區(qū)洞，去O、N、O，然后長5000
多晶硅，面注入磷調(diào)多晶硅的方塊電阻，然后長約5000
低氧，刻去多晶電阻區(qū)以外的低氧，然后擴磷，讓磷穿透多晶層一直進入外延基區(qū)并形成歐姆接觸，最后光刻多晶硅條，N+多晶硅條可作多個分立晶體管的基極連線和橫穿電源鋁條的一次布線，以及連接電源條的歐姆接觸(為了降低一次多晶硅布線的方塊電阻，多晶硅也可用倒置金屬或金屬硅化物布線或鋁條并聯(lián)短路)，N-的面注磷區(qū)域則形成負載電阻。
d、肖特基收集極工藝先在硅片上用一層聚酰胺酸(PA)然后在N2氣氛保護下400℃亞胺化，然后在300℃下長上層PECVD-SiNH膜作為刻蝕聚酰亞胺(PI)的掩膜(也可用鋁作為刻蝕PI的掩膜)然后刻收集極，電源和基極輸入洞，先用氟等離子體將光刻膠的圖形轉(zhuǎn)移到PI膜上(或用氯等離子體將光刻膠的圖形轉(zhuǎn)移到Al掩膜上)，然后用氧等離子體刻PI和去O、N、O(多晶硅上的低氧應在第二次漂SiO2時才去凈)，蒸Al刻Al合金后即完成整個R-PNSTL電路的制作。
(2)V形槽隔離工藝，它適合于隔離較厚的外延層，它與等平面工藝不同之處是a、b兩個步驟，其工藝剖面圖見圖(2)d。
a、埋層上擴基區(qū)工藝在約10-3Ω·cm的P+(100)拋光片上面擴磷，其它要求同等平面隔離工藝。
b、V形槽隔離工藝在外延片上先長600
SiO2再長1500
Si3N4光刻隔離槽要求線條與(110方向平行;去N、O后，用KOH或N2H4腐蝕V形槽至外延上擴基區(qū)隔開后即可停止腐蝕，然后作管子的側(cè)壁局部氧化約2μ，它主要為了減小側(cè)壁寄生電容和為以后的自對準工藝用。
其它工藝步驟同等平面隔離。
(3)垂直槽隔離工藝工藝剖面圖見圖(2)e，它適合于隔離較厚的外延層，其工藝過程與等平面隔離工藝類似，不同之處只是隔離的步驟bb在面擴磷埋層的外延片上先長600
SiO2再長1500
Si3N4光刻垂直槽要求槽寬約2μ，去N、O后利用反應離子各向異性刻蝕的特性，刻出垂直硅槽，直至外延基區(qū)之間能完全隔離后停止刻槽，然后作側(cè)壁的局部氧化，使垂直槽完全為SiO2填滿。此外，V形槽或垂直槽也可用選擇性電泳玻璃粉的方法進行玻璃純化和隔離。
在PNST中肖特基收集極可用一般Al來完成，它具有收集極和嵌位二極管的雙重功能，是肖特基抗飽和晶體管特例，在制作時具有工藝簡單，擴散和套刻次數(shù)少，有利于實現(xiàn)引線洞自對準和卡邊，因此具有管心面積小、結(jié)電容小，RC時間常數(shù)小、電荷存貯小、擺幅小、速度快等優(yōu)點。多晶硅還可用Al或倒置金屬或金屬硅化物布線短路進一步降低引線的方塊電阻。
A-2電阻-NPS肖特基抗飽和晶體管邏輯(R-NPSTL)
R-NPSTL的等效電路圖見圖(3)a，俯視圖見圖(3)b，工藝剖面圖見圖(3)c。
R-NPSTL電路特性和制造工藝類似于R-PNSTL電路，不同之處是負電源-Vcc→正電源+Vcc，在NPST基區(qū)中的少數(shù)載流子為電子，比PNS中的空穴有更大的遷移率，因此速度更快。
制造工藝不同之處是P+襯底→N+摻As襯底;擴P埋層→擴B埋層;N-上擴外延基區(qū)→P-上擴外延基區(qū);多晶硅電阻的P注入→B注入;多晶硅連線由擴P→擴B，肖特基收集極由Al→Ti-Al。
R-NPSTL電路同R-PNSTL電路一樣，也可用等平面、V形槽或垂直槽隔離。
A-3、電阻NPNS晶體管邏輯(R-NPNSTL)。
R-NPNSTL的電路圖見圖(4)a，工藝剖面圖見圖(4)b。
R-NPNSTL的電路特性和制造工藝類似于R-NPSTL電路，NPNSTL的收集極與發(fā)射極的面積比較NPST大，因此向上β較NPST大，負載能力也較NPST大，而NPST的Rbb較NPST的Rbb小，因此RC時間常數(shù)小，速度快。
R-NPNSTL與R-NPSTL工藝上不同之處是NPNST的外延層較NPST略厚，B埋層未上擴至外延層表面，在N+襯底和N-外延層之間形成一個P型夾層，當硼穿透多晶硅和基區(qū)洞的N-外延層，與P型夾層擴通后則形成NPN管的基區(qū)，未擴B的N-外延區(qū)則成為收集區(qū)，它與基極洞通過自對準相接，這不僅可使Rbb顯著減小，也可使收集極的面積和向上β顯著增大，但收集極串連一個NSBD后使輸出擺幅降低，同樣的R-NPNSTL也可用等平面、V形槽或垂直槽隔離。
R-NPNSTL電路由于沒有嵌位肖特基二極管存在電荷存貯而影響速度(它與Rbb減少的效果相反)。
A-4電阻-PNPS晶體管邏輯(R-PNPSTL)。
R-PNPSTL電路圖見圖(5)a，工藝剖面圖見圖(5)b。
R-PNPSTL與R-NPNSTL電路不同之處是使用負電源-Vcc，串聯(lián)PS肖特基二極管(PSBD)可用Ti-Al完成，其它工藝措施與R-NPNSTL相反，即P→N，N→P。
A-5電阻-NPNS2肖特基抗飽和晶體管邏輯(R-NPNS2TL)R-NPNS2TL電路圖見圖(6)a，工藝剖面圖見圖(6)bR-NPNS2TL與R-NPNSTL電路不同之處是在基極增加了一個Pt-Si肖特基嵌位二極管，可減少電荷存貯提高速度，但擺幅更低，這也有利于提高速度。要求Pt-Si肖特基二極管(NSBD1)的正向結(jié)壓降＞Ti肖特基二極管(NSBD2)的正向壓降，二者之差為擺幅。
A-6電阻-PNPS2肖特基抗飽和晶體管邏輯(R-PNPS2TL)R-PNPS2TL電路圖見圖(7)a，工藝剖面圖見圖(7)b。
R-PNPS2TL作為負電源系列的抗飽和電路，只要PSBD1＞PSBD2的正向結(jié)壓降，即可完成上述電路，擺幅△V為PSBD1與PSBD2的正向結(jié)壓降之差。
以上六種電路均可采用等平面，V形槽或垂直槽隔離工藝。
2.采用空氣隔離工藝A-7電阻-多晶硅基極倒置金屬或金屬硅化物布線的NPS晶體管邏輯(R-PSBNPSTL)R-PSBNPSTL電路圖見圖(8)a，俯視圖見圖(8)b，剖面圖見圖(8)C。
空氣隔離工藝a、發(fā)射極自對準工藝在約10-3Ωcm的摻砷N+硅拋光片上，先面擴B隱埋層(B的濃度低于襯底中的AS，使襯底不出現(xiàn)PN結(jié))然后長600
SiO21500
Si3N4、1500
低氧2000
難熔金屬M(包括Me、Ti、Ta、W和難熔金屬硅化物)，2000
P+多晶硅，然后光刻發(fā)射極洞，先用等離子刻多晶硅和難熔金屬M，再去O、N、O，使倒置金屬布線M，與發(fā)射極洞形成自對準，使Rbb最小。
b、多晶硅工藝先刻多晶硅電阻區(qū)下的P+多晶硅和難熔金屬M再長0.5～1μ多晶硅，然后刻多晶硅隔離區(qū)的多晶硅和難熔金屬M，形成多晶硅電阻自對準和隔離的多晶硅基極條(PSB)，(這一步也可用低溫外延或分子束外延技術(shù)來完成，使發(fā)射極洞硅單晶的延伸區(qū)長單晶外延層)，用面注入B來調(diào)多晶硅電阻的方塊電阻，和形成NPS管的P型基區(qū)，再長600
SiO2，1500
Si3N4光刻基極洞和電源引出洞，去O、N、O，離子注入濃B形成P+歐姆接觸，(也可用離子束刻Si技術(shù)精確的刻至P+多晶硅層取代)再長1500
低氧，然后刻收集極洞去O、N、O，用激光或電子束退火，或用硅離注入后低溫熱退火，使發(fā)射極洞區(qū)(或發(fā)射極洞邊緣區(qū))的多晶硅單晶化，形成良好的本征基區(qū)，同時完成離子注B區(qū)的退火。
C、肖特基收集極及金屬化工藝先刻基極洞和電源引出洞去氧后利用下面的N、O洞，形成自對準，然后淀積Ti-Al，經(jīng)光刻和合金后，即完成整個電路。
本電路比R-NPSTL電路具有更小的eb結(jié)面積。由于結(jié)電容，Rbb，以及RC時間常數(shù)最小，因此速度＞＞R-NPSTL電路，由于收集極和發(fā)射極的面積比＞1，因此向上β最大，負載能力最強，是一種理想的高速電路，M可用Mo、W、Ti、Ta或難熔金屬硅化物，要求在長低溫外延層或多晶硅時不會熔化。
A-8、電阻、多晶硅基極和肖特基輸入的NPS晶體管邏輯(R-PSBPSBDNPS TL)R-PSBPSBDNPS TL電路圖見圖(9)a，剖面圖見圖(9)b。
本電路與前一電路相比增加了多晶肖特基二極管(PSBD)作為輸入端的隔離，因此可由或非電路變?yōu)榕c非電路，增強邏輯功能。在VLSI設計時可簡化邏輯設計，節(jié)省元件，減小芯片面積，此外擺幅更低(擺幅為PSBD1和PSBD2正向結(jié)壓降之差)，充放電速度更快。
在工藝上，收集極洞(PSBD1)，基極洞(PSBD2)和電源洞要分三次光刻，此外，還要增加Pt-Si肖特基工藝，要求PSBD1的正向結(jié)壓降＞PSBD2。
A-9、電阻多晶硅基極，多晶硅二極管輸入的NPN晶體管邏輯(R-PSBPSDNPNTL)。
R-PSBPSDNPNTL電路圖見圖(10)a，剖面圖見圖(10)b。
本電路用多晶硅二極管PSD作為輸入的隔離二極管，因PSD的正向結(jié)壓降＜bc結(jié)壓降，二者差即為擺幅，工藝上需增加二次N+擴散(或P和AS離子的注入)但金屬化比較簡單。
A-10、電阻，多晶硅基極多晶硅二極管輸入的NPS晶體管邏輯(R-PSBPSDNPSTL)。
R-PSDNPSTL電路圖見圖(11)a，剖面圖見圖(11)b。
本電路要求PSBD的正向結(jié)壓降＞PSD，二者差即為擺幅，工藝上與前一電路相比可減少一次收集極的N+擴散(或注入)，但要增加一次肖特基收集極工藝。
A-7至A-10只列出了正電源的系列，實際上還可畫出負電源系列，因空穴在基區(qū)的渡越時間＞電子，對高速電路是不利的，此外空氣隔離也可用局部氧化多晶硅來完成(只適合于A-9和A-10)多晶肖特基和多晶硅二極管的輸入也適合于A-1至A-6，另外，工藝和剖面結(jié)構(gòu)也可作一些變動，以適應本單位生產(chǎn)條件。
B、以上介紹了用電阻作為負載和十種反向晶體管組成的直接偶合晶體管邏輯，它們可以采用四種隔離(等平面、V形槽、垂直槽和空氣隔離)，三種輸入(直接輸入、多晶肖特基、多晶二極管輸入)，三種雙層布線工藝(多晶硅、Al和倒置金屬布線或硅化物的一次布線)，它們可以組合成各種電路結(jié)構(gòu)。
除了電阻負載，還可用I2L中的橫向互補晶體管，以及二種類似于CMOS的互補多晶硅MOS負載，和以上十種反向晶體管組合成新的電路結(jié)構(gòu)，為了簡單，每一種負載只畫出和A-1、A-2組合的結(jié)構(gòu)。
B-1、橫向PNP和NPS肖特基晶體管邏輯(PNP-NPSTL)
電路圖見圖(12)a，俯視圖見圖(12)b，剖面圖見圖(12)C。
工藝在約10-3Ω·cmN+硅拋光片上生長約2～3μ0.3Ω·cmN-外延層，在NPS管心區(qū)擴硼埋層(或注入B)形成P型基區(qū)，用O、N、O和局部氧化，工藝使管心隔離，開基極洞和電源條洞去O、N、O擴P+(或注入濃B)，再長低氧和刻基極、電源條的接觸洞，用Al完成一次布線，然后用PL作雙層布線的介質(zhì)刻收集極洞去PL，O、N、O，用Ti-Al完成肖特基收集極和二次布線經(jīng)合金后即完成整個電路。
B-2、橫向NPN和PNS肖特基晶體管邏輯(NPN-PNSTL)。
工藝上N+→P+、P→N、P+→N+、Ti-Al→Al。
B-3、漏柵共接的PMOS和NPS肖特基晶體管邏輯(PMOS-NPSTL)。
電路圖見圖(14)a，俯視圖見圖(14)b，剖面圖見圖(14)C。
漏柵共接的PMOS-NPSTL需要采用雙層多晶硅和硅柵自對準工藝，只要控制PMOS的VT＞+0.4V夾斷，即有類似于CMOS的互補負載的效果(NPST1，通導Vc1＝0.4V，負載PMOS2夾斷;NPST2不通導，VC2＝0.7V，負載PMOS3導通)。
B-4、漏柵共接的NMOS和PNS肖特基晶體管邏輯(NMOS-PNSTL)。
電路圖見圖(15)a，剖面圖見圖(15)b。
它與PMOS-NPSTL的極性正好相反，Vcc→-Vcc，P+→N+，N→P，P→N，N+→P+，Ti-Al→Al。
它也需要采用雙層多晶硅和硅柵自對準工藝，只要控制NMOS的VT＜-0.4V夾斷，即有類似于CMOS的互補負載的效果(PNST1導通，Vc1＝-0.4V，NMOS2夾斷，PNST2不導通，Vc2＝-0.7，NMOS3導通)。
B-5、柵接地的PMOS和NPS肖特基晶體管邏輯(PMOS-NPSTL)。
電路見圖(16)a，俯視圖見圖(16)b，剖面圖見圖(16)C。
它與漏柵共接的PMOS-NPSTL相比，需要增加一次NPS管心區(qū)的硼隱埋層，(形成外延上擴基區(qū))，或在管心區(qū)注入B形成基區(qū)，但可減少雙層多晶硅和硅柵自對準工藝，它利用局部氧化的O、N、O掩膜，即可形成柵的絕緣介質(zhì)。
電路制作時只要控制VT＞-0.4V夾斷，即有類似于
MOS的互補負載的效果(NPST1導通，Vc1＝0.4V，負載PMOS2夾斷，NPST2不導通，Vc2＝0.7V，負載PMOS3導通)。
B-6、柵接地的NMOS和PNS肖特基晶體管邏輯(NMOS-PNSTL)。
電路圖見圖(17)a，剖面圖見圖(17)b。
它與前一電路相比，只要極性翻轉(zhuǎn)，Vcc→-Vcc，P+→N+，N+→P+、P→N、N→P、Ti-Al→Al即可。
電路制作時要求控制NMOS的VT＜0.4V夾斷即有類似于CMOS互補負載的效果(PNST1導通，Vc1＝-0.4V，負載NMOS2夾斷，PNST2不導通，Vc2＝-0.7V，負載NMOS3導通)。
由于本發(fā)明在管子和電路的制作上廣泛地采用了各種自對準工藝，使光刻時套刻次數(shù)減小，工藝流程簡單，提高了管子和電路的成品率，同時也因為管芯面積和結(jié)面積做得很小，而提高了管子和電路的集成密度。以下是國內(nèi)已有的集成電路例如等平面I2L電路與本發(fā)明的PNS或NPS管芯尺寸的比較，(圖形比較如圖(18)所示)型號 管芯面積 包括墻的管芯面積 圖號I2L 5×10＝50 6×11＝66 圖(18)(a)PNS或NPS 1×3.5＝3.5 2×4.5＝9 圖(18)(b)從以上比較可以看出，由于廣泛采用各種自對準工藝，因此能使管芯面積，結(jié)面積做得最小，結(jié)電容、Rbb、Rc時間常數(shù)也最小，速度最快，向上β最大，負載能力最強。
本發(fā)明主要應用在數(shù)字電路，可以利用它集成密度高、功耗低，電源電壓低以及速度快的特點，可以制成微處理機或形成低電壓的門電路系列，用于玩具電路，電視機遙控開關(guān)、照相機等需要用干電池作為電源的場合。也可以利用其抗輻照性能好的特點，用于需要核加固的場合。
權(quán)利要求
1.反向工作的晶體管偶合邏輯，其特征在于(1)采用多晶硅肖特基二極管輸入；(2)采用多晶硅二極管PSD輸入；(3)采用多晶硅電阻作為負載；(4)采用漏柵共接的多晶硅MOS或柵接地的多晶硅MOS作類似于CMOS的互補負載。
2.反向工作的晶體管偶合邏輯的制作工藝，其特征在于(1)采用分立等平面收集極自對準和基極洞自對準工藝;(2)采用側(cè)壁難熔金屬或難熔硅化合物基極和發(fā)射極自對準工藝;(3)采用等平面、V形槽、垂直槽(或電泳玻璃粉填槽)或空氣隔離工藝;(4)采用反向共發(fā)射極背面接地結(jié)構(gòu);(5)采用外延隱埋層上擴基區(qū);(6)采用NS或PS肖特基收集極;(7)用多晶硅引線連接各分立晶體管;(8)用鋁一次布線連接各分立晶體管;(9)用難熔金屬或難熔金屬硅化物完成倒置一次布線。
專利摘要
反向工作的晶體管偶合邏輯電路，采用多晶肖特基或多晶二極管輸入和多晶硅電阻或漏柵共接的多晶硅MOS，柵接地的多晶硅MOS作為負載，制作上采用等平面V形槽，垂直槽和空氣隔離工藝，廣泛采用自對準工藝，減少擴散和套刻次數(shù)，使晶體管管芯面積，結(jié)面結(jié)、結(jié)電容、Rbb，RC時間常數(shù)很小，以提高電路的速度和集成密度，同時提高了管子和電路的成品率。
文檔編號H03K19/08GK87106288SQ87106288
公開日1988年3月16日 申請日期1987年9月10日
發(fā)明者張崇玖 申請人:張崇玖導出引文BiBTeX, EndNote, RefMan