專利名稱：半導體襯底及其制造方法和半導體器件及其制造方法
技術領域：
本發(fā)明涉及用于功率半導體器件的半導體襯底及其制造方法和采用該半導體襯底的半導體器件及其制造方法。
背景技術：
近幾年提出了三相電壓源由雙向開關直接進行開關的方式的、所謂被稱為AC矩陣轉換器的功率電路。并且，作為被用于AC矩陣轉換器的雙向開關，要求有雙向耐壓的功率裝置。作為其一，已發(fā)表了可在雙向保持耐壓的IGBT(參照非專利文獻1)。
而且，通過照射氦或質子來形成局域壽命區(qū)的技術已經(jīng)在下記專利文獻1被披露。
M.Takei，Y.Harada，and K.Ueno，600V-IGBT with ReverseBlocking Capability、Proceedings of 2001 InternationalSymposium on Power Semiconductor Devices & ICs，Osaka。
特開2002-76017號公報但是，在上述文獻1記載的IGBT中，通過將稱為臺面結構的溝槽從襯底表面一直開掘到集電極P層，在溝槽的內部形成用于減緩電場的物質來保持耐壓。雖然在已有的雙向可控硅等中也采用了此方法，但其存在可靠性低的問題。
而且，在上述文獻2雖然氦及質子被同等對待，但隨著向襯底內注入質子的深度變化，起因于質子的施體化而存在逆向耐壓下降的問題。

發(fā)明內容
本發(fā)明就是為了解決這些問題，目的是獲得可在雙向保持耐壓且可靠性高的半導體器件及其制造方法，以及獲得用于該半導體器件的半導體襯底及其制造方法。
第1發(fā)明所述的半導體襯底包含具有相對的第1主表面和第2主表面的第1導電型的襯底；基于雜質擴散在第1主表面內形成的、與第1導電型不同的第2導電型的雜質擴散層；基于雜質擴散在第2主表面內局部形成、具有抵達雜質擴散層的底面、從平面上看包圍襯底的第1導電型的一部分的第2導電型的雜質擴散區(qū)，被雜質擴散區(qū)包圍的部分被規(guī)定為元件形成區(qū)。
第2發(fā)明所述的半導體器件包括半導體襯底，其包含(a)具有相對的第1主表面和第2主表面的第1導電型的襯底，(b)基于雜質擴散在第1主表面內形成的、與第1導電型不同的第2導電型的雜質擴散層，以及(c)基于雜質擴散在第2主表面內局部形成、具有抵達雜質擴散層的底面、從平面上看包圍襯底的第1導電型的一部分的第2導電型的雜質擴散區(qū)，被雜質擴散區(qū)包圍的部分被規(guī)定為元件形成區(qū)；在元件形成區(qū)內，在第2主表面內局部形成的第2導電型的第1雜質區(qū)。
第3發(fā)明所述的半導體器件包括半導體襯底，其包含(a)具有相對的第1主表面和第2主表面的第1導電型的襯底，(b)在第1主表面內形成、作為晶體管集電極發(fā)揮作用的、與第1導電型不同的第2導電型的雜質擴散層，以及(c)在第2主表面內局部形成、具有抵達雜質擴散層的底面、從平面上看包圍襯底的第1導電型的一部分的第2導電型的雜質擴散區(qū)，被雜質擴散區(qū)包圍的部分被規(guī)定為元件形成區(qū)；在元件形成區(qū)內，在第2主表面內局部形成、作為晶體管基極發(fā)揮作用的第2導電型的第1雜質區(qū)；在第1雜質區(qū)內，在第2主表面內局部形成、作為晶體管發(fā)射極發(fā)揮作用的第1導電型的第2雜質區(qū)；在位于第2雜質區(qū)與襯底的第1導電型的一部分之間的第1雜質區(qū)上方，夾著柵極絕緣膜在第2主表面上形成的柵電極；通過在襯底的第1導電型的一部分的膜厚方向的大致中央?yún)^(qū)注入質子來形成的第1局域壽命區(qū)。
第4發(fā)明所述的半導體襯底的制造方法包括(a)準備具有相對的第1主表面和第2主表面的第1導電型的襯底的工序；(b)通過從第1主表面向襯底內擴散第1雜質，來形成與第1導電型不同的第2導電型的雜質擴散層的工序；(c)通過從第2主表面的一部分向襯底內擴散第2雜質，來形成具有抵達雜質擴散層的底面、從平面上看包圍襯底的第1導電型的一部分的第2導電型的雜質擴散區(qū)的工序，被雜質擴散區(qū)包圍的部分被規(guī)定為元件形成區(qū)。
第5發(fā)明所述的半導體器件的制造方法包括(a)準備具有相對的第1主表面和第2主表面的第1導電型的襯底的工序；(b)通過從第1主表面向襯底內擴散第1雜質，來形成與第1導電型不同的第2導電型的雜質擴散層的工序；(c)通過從第2主表面的一部分向襯底內擴散第2雜質，來形成具有抵達雜質擴散層的底面、從平面上看包圍襯底的第1導電型的一部分的第2導電型的雜質擴散區(qū)的工序，被雜質擴散區(qū)包圍的部分被規(guī)定為元件形成區(qū)，還包括(d)在元件形成區(qū)內，在第2主表面內局部形成第2導電型的第1雜質區(qū)的工序；(e)在第1雜質區(qū)內，在第2主表面內局部形成第1導電型的第2雜質區(qū)的工序；(f)在位于第2雜質區(qū)與襯底的第1導電型的一部分之間的第1雜質區(qū)上方，夾著柵極絕緣膜在第2主表面上形成柵電極的工序，第1雜質區(qū)作為晶體管的基極發(fā)揮作用，第2雜質區(qū)作為晶體管的發(fā)射極發(fā)揮作用，雜質擴散區(qū)作為晶體管的集電極發(fā)揮作用。
第6發(fā)明所述的半導體器件的制造方法包括(a)準備具有相對的第1主表面和第2主表面的第1導電型的襯底的工序；(b)在第1主表面內形成、作為晶體管集電極發(fā)揮作用、與第1導電型不同的第2導電型的雜質擴散層的工序；(c)在第2主表面內局部形成、具有抵達雜質擴散層的底面、從平面上看包圍襯底的第1導電型的一部分的第2導電型的雜質擴散區(qū)的工序，被雜質擴散區(qū)包圍的部分被規(guī)定為元件形成區(qū)，還包括(d)在元件形成區(qū)內，在第2主表面內局部形成作為晶體管的基極發(fā)揮作用、第2導電型的第1雜質區(qū)的工序；(e)在第1雜質區(qū)內，在第2主表面內局部形成作為晶體管的發(fā)射極發(fā)揮作用、第1導電型的第2雜質區(qū)的工序；(f)在位于第2雜質區(qū)與襯底的第1導電型的一部分之間的第1雜質區(qū)的上方，夾著柵極絕緣膜在第2主表面上形成柵電極的工序；(g)從第1主表面?zhèn)韧ㄟ^雜質擴散層，在襯底的第1導電型的一部分的膜厚方向的大致中央?yún)^(qū)注入質子，由此來形成第1局域壽命區(qū)的工序。


圖1是示出本發(fā)明實施方式1的半導體襯底結構的俯視圖。
圖2是示出沿圖1所示的X1-X1線的位置相關的剖面結構的剖面圖。
圖3是按工序順序示出本發(fā)明實施方式1的半導體襯底制造方法的剖面圖。
圖4是按工序順序示出本發(fā)明實施方式1的半導體襯底制造方法的剖面圖。
圖5是按工序順序示出本發(fā)明實施方式1的半導體襯底制造方法的剖面圖。
圖6是按工序順序示出本發(fā)明實施方式1的半導體襯底制造方法的剖面圖。
圖7是用于說明本發(fā)明實施方式1的半導體襯底及其制造方法的效果的圖。
圖8是用于說明本發(fā)明實施方式1的半導體襯底及其制造方法的效果的圖。
圖9是按工序順序示出本發(fā)明實施方式2的半導體襯底制造方法的剖面圖。
圖10是按工序順序示出本發(fā)明實施方式2的半導體襯底制造方法的剖面圖。
圖11是按工序順序示出本發(fā)明實施方式2的半導體襯底制造方法的剖面圖。
圖12是示出以用本發(fā)明實施方式2的半導體襯底的制造方法制作的半導體襯底為對象的SR評價結果的圖。
圖13是示出實施方式1、2的變例的剖面圖。
圖14是示出本發(fā)明實施方式3的半導體器件結構的剖面圖。
圖15是按工序順序示出本發(fā)明實施方式3的半導體器件制造方法的剖面圖。
圖16是按工序順序示出本發(fā)明實施方式3的半導體器件制造方法的剖面圖。
圖17是按工序順序示出本發(fā)明實施方式3的半導體器件制造方法的剖面圖。
圖18是按工序順序示出本發(fā)明實施方式3的半導體器件制造方法的剖面圖。
圖19是按工序順序示出本發(fā)明實施方式3的半導體器件制造方法的剖面圖。
圖20是按工序順序示出本發(fā)明實施方式3的半導體器件制造方法的剖面圖。
圖21是按工序順序示出本發(fā)明實施方式3的半導體器件制造方法的剖面圖。
圖22是示出關于N-區(qū)的厚度與耐壓的關系的模擬結果的圖。
圖23是示出耐壓測定時的漏泄電流測定結果的圖。
圖24是示出本發(fā)明實施方式4的半導體器件結構的剖面圖。
圖25是示出本發(fā)明實施方式5的半導體器件結構的剖面圖。
圖26是示出本發(fā)明實施方式5的半導體器件制造方法的一道工序的剖面圖。
圖27是示出以規(guī)定的監(jiān)控板為對象的SR評價結果的圖。
圖28是示出質子的注入深度與耐壓之間關系的調查結果的曲線圖。
圖29是以圖24所示的半導體器件為基礎、示出本發(fā)明實施方式6的半導體器件結構的剖面圖。
圖30是以圖25所示的半導體器件為基礎、示出本發(fā)明實施方式6的半導體器件結構的剖面圖。
圖31是示出本發(fā)明實施方式6變例1的半導體器件結構的剖面圖。
圖32是示出本發(fā)明實施方式6變例2的半導體器件結構的剖面圖。
符號說明1 N-型硅襯底；2 P型隔離區(qū)；3 P型雜質擴散層；5、15 氧化硅膜；20 P型雜質區(qū)；21 N型雜質區(qū)；23 柵電極；24 發(fā)射極電極；27集電極電極；30、30p、30h 局域壽命區(qū)；49、50 物質。
具體實施例方式
實施方式1圖1是示出本發(fā)明實施方式1的半導體襯底結構的俯視圖，圖2是示出沿圖1所示的X1-X1線的位置相關的剖面結構的剖面圖。參照圖2，N-型硅襯底1具有相對的底面和上表面。通過P型雜質的擴散，在N-型硅襯底1的底面內全面形成高濃度的P型雜質擴散層3。而且，通過P型雜質的擴散，在N-型硅襯底1的上表面內局部形成P型隔離區(qū)2。P型隔離區(qū)2具有抵達P型雜質擴散層3的上表面的底面。另外，參照圖1，當從N-型硅襯底1的上表面一側觀察時，P型隔離區(qū)2以包圍作為N-型硅襯底1的一部分的N-區(qū)1a的方式形成。然后，被P型隔離區(qū)2包圍的上述N-區(qū)1a被規(guī)定為N-型硅襯底1的元件形成區(qū)。
圖3～6是按工序順序示出本實施方式1的半導體襯底制造方法的剖面圖。參照圖3，首先，準備N-型硅襯底1。其次，用熱氧化法在N-型硅襯底1的上表面上全面形成氧化硅膜4。
參照圖4，接著，在N-型硅襯底1的底面上全面涂覆含有硼等P型雜質的物質(例如絕緣膜)49。其后，通過進行熱處理，將物質49中包含的P型雜質導入至N-型硅襯底1內并使之熱擴散。據(jù)此，在N-型硅襯底1的底面內形成P型雜質擴散層3。其后，除掉氧化硅膜4和物質49。另外，通過調整熱擴散P型雜質時的熱處理溫度及時間，可以任意設定自N-型硅襯底1的底面算起的P型雜質擴散層3的深度。
參照圖5，接著，用熱氧化法在N-型硅襯底1的上表面上和底面上全面地形成氧化硅膜5。接著，用照相制版法和刻蝕法部分除掉在N-型硅襯底1的上表面上形成的氧化硅膜5。據(jù)此，形成開孔部5a，露出N-型硅襯底1的上表面的一部分。
參照圖6，接著，以覆蓋氧化硅膜5的方式在N-型硅襯底1的上表面上涂覆含有硼等P型雜質的物質(例如絕緣膜)50。在形成開孔部5a的部分，物質50與N-型硅襯底1的上表面接觸。其后，通過進行熱處理，在物質50與N-型硅襯底1相互接觸的部分，將物質50中包含的P型雜質導入至N-型硅襯底1內并使之熱擴散。據(jù)此，在N-型硅襯底1的上表面內形成P型隔離區(qū)2。其后，通過除掉氧化硅膜5和物質50，可以得到圖2所示的半導體襯底。
這樣，利用本實施方式1的半導體襯底及其制造方法，在N-型硅襯底1的底面內形成高濃度的P型雜質擴散層3后，在N-型硅襯底1的上表面內形成P型隔離區(qū)2。從而，由于P型雜質擴散層3在形成P型隔離區(qū)2時作為針對損傷的吸收部位發(fā)揮作用，所以能夠得到減少或消除因P型隔離區(qū)2的形成而引起的缺陷的半導體襯底。
下面對此效果進行具體驗證。圖7、8是用于說明本實施方式1的半導體襯底及其制造方法的效果的圖。圖7是未形成P型雜質擴散層3而形成P型隔離區(qū)2時的例子，圖8是在形成P型雜質擴散層3后形成P型隔離區(qū)2時的例子。
在膜厚為800μm的FZ晶片的上表面內，形成深度約為250μm的P型隔離區(qū)2。接著，在1100℃以上進行60分鐘左右的熱處理。接著，將晶片解理后，通過用Sirtl刻蝕液進行刻蝕，使缺陷顯現(xiàn)。用顯微鏡對這樣得到的樣品進行觀察的結果示于圖7。如圖7所示，在晶片內產(chǎn)生了眾多的可以認為是OSF(Oxide Stacking Fault氧化物堆垛層錯)的缺陷10。還有，當用該晶片制作IGBT時，耐壓測定時的漏泄電流非常大，特別是在高溫(125℃)狀態(tài)下漏泄電流更大，IGBT不能正常工作。
另一方面，在FZ晶片的底面內形成P型雜質擴散層3后，形成深度約180μm的P型隔離區(qū)2，進行與上述相同的觀察所得到的結果示于圖8。如圖8所示，在晶片內未產(chǎn)生缺陷10。還有，當用該晶片制作IGBT時，與未形成P型雜質擴散層3的情形相比，耐壓測定時的漏泄電流大幅度降低。
實施方式2圖9～11是按工序順序示出本發(fā)明實施方式2的半導體襯底制造方法的剖面圖。參照圖9，首先，準備N-型硅襯底1。其次，用熱氧化法在N-型硅襯底1的上表面上和底面上全面地形成氧化硅膜15。
參照圖10，接著，用照相制版法和刻蝕法部分除掉在N-型硅襯底1的上表面上形成的氧化硅膜15。據(jù)此，形成開孔部15a，露出N-型硅襯底1的上表面的一部分。另外，用刻蝕法將在N-型硅襯底1的底面上形成的氧化硅膜15全面除掉。據(jù)此，露出N-型硅襯底1的底面。
參照圖11，接著，以覆蓋氧化硅膜15的方式在N-型硅襯底1的上表面上，以及在N-型硅襯底1的底面上分別涂覆含有硼等P型雜質的物質50。其后，通過進行熱處理，在物質50與N-型硅襯底1相互接觸的部分，將物質50中包含的P型雜質導入至N-型硅襯底1內并使之熱擴散。據(jù)此，在N-型硅襯底1的上表面內形成P型隔離區(qū)2，同時在N-型硅襯底1的底面內形成P型雜質擴散層3。其后，通過除掉氧化硅膜15和物質50，可以得到圖2所示的半導體襯底。
圖12是示出以用本實施方式2的半導體襯底的制造方法制作的半導體襯底為對象的SR(Spreading Resistance擴展電阻)評價結果的圖。橫軸是從N-型硅襯底1的上表面算起的深度D(μm)，縱軸是濃度N(cm-3)、電阻率ρ(Ω·cm)和電阻R(Ω)。在圖12中，抽出膜厚為350μm的半導體襯底中的從N-型硅襯底1的上表面至深度為240μm的區(qū)域，示出SR評價的結果。
參照圖12可知，以半導體襯底的膜厚的中央附近的深度(175μm)為中心，濃度N、電阻率ρ和電阻R的各特性左右大致對稱。即，可知在本實施方式2的半導體襯底中，P型雜質擴散層3的厚度與從N-型硅襯底1的上表面算起的P型隔離區(qū)2的深度大致相等(皆為175μm)。另外，如注意濃度N的特性，則從N-型硅襯底1的底面向襯底內部方向的P型雜質擴散層3的雜質濃度分布與從N-型硅襯底1的上表面向襯底內部方向的P型隔離區(qū)2雜質濃度分布大致相同。
這樣，按照本實施方式2的半導體襯底及其制造方法，如圖1所示，用于形成P型隔離區(qū)2的P型雜質的熱擴散和用于形成P型雜質擴散層3的P型雜質的熱擴散可以由同一工序進行。其結果是，與上述實施方式1相比，可以減少制造工序數(shù)。
圖13是示出上述實施方式1、2的變例的剖面圖。在用上述實施方式1、2的制造方法得到圖2所示的半導體襯底后，通過從底面一側將N-型硅襯底1研磨掉所希望的厚度，將P型雜質擴散層3減薄。據(jù)此，可以調整P型雜質擴散層3的表面(N-型硅襯底1的底面)中的雜質濃度。
另外，在特開平7-307469號公報的圖4中，公開了按順序進行(a)通過從N-型襯底的上表面和底面局部擴散P型雜質，形成局部貫通N-型襯底的上表面與底面之間的P型雜質擴散區(qū)的工序；(b)通過向N-型襯底的底面內全面擴散P型雜質，形成與上述P型雜質擴散區(qū)連接的P型雜質擴散層的工序的半導體器件的制造方法。但是，按照此方法，在上述工序(a)中，必須把掩模對準N-型襯底的上表面和底面的同一部位來形成，因而存在制造工序復雜的問題。而另一方面，用本發(fā)明實施方式1、2的半導體襯底的制造方法，則不存在這種問題。
還有，在上述公報的圖5中，公開了按順序進行(a)在P+型襯底的上表面上形成N-型外延層的工序；(b)通過向N-型外延層的上表面內局部擴散P型雜質，形成與上述P+型襯底連接的P+型雜質擴散層的工序的半導體器件的制造方法。但是，按照此方法，由于需要在P+型襯底上形成N-型外延層的工序，所以存在制造成本增高，制造工序數(shù)增多的問題。而另一方面，用本發(fā)明的實施方式1、2的半導體襯底的制造方法，則不發(fā)生這種問題。
實施方式3圖14是示出使用上述實施方式1、2的半導體襯底的本發(fā)明實施方式3的半導體器件(IGBT)的結構的剖面圖。在元件形成區(qū)內，在N-型硅襯底1的上表面內局部形成P型雜質區(qū)20。在P型雜質區(qū)20內，在N-型硅襯底1的上表面內，局部形成N+型雜質區(qū)21。P型雜質區(qū)20作為IGBT的基極發(fā)揮作用，N+型雜質區(qū)21作為IGBT的發(fā)射極發(fā)揮作用，P型雜質擴散層3作為IGBT的集電極的發(fā)揮作用。另外，在N-型硅襯底1的上表面內，在位于N+型雜質區(qū)21與N-區(qū)1a之間的部分的P型雜質區(qū)20作為溝道區(qū)發(fā)揮作用。在溝道區(qū)上夾著絕緣膜22的一部分形成柵電極23。柵電極23的材料例如是多晶硅。在N-型硅襯底1的底面上形成與P型雜質擴散層3接觸的集電極電極27。在N-型硅襯底1的上表面上，形成與P型雜質區(qū)20和N+型雜質區(qū)21接觸的發(fā)射極電極24。電極25與P型隔離區(qū)2連接。另外，本實施方式3的IGBT包括具有P型雜質區(qū)26a、電極26b和絕緣膜26c的保護環(huán)結構26。
圖15～21是按工序順序示出本實施方式3的半導體器件制造方法的剖面圖。參照圖15，首先，準備上述實施方式1、2的半導體襯底。
參照圖16，接著，用熱氧化法在N-型硅襯底1的上表面上全面形成氧化硅膜。接著，用照相制版法和刻蝕法對該氧化硅膜構制圖形，由此形成氧化硅膜22a、26c。接著，用離子注入法向從氧化硅膜22a、26c露出的部分N-型硅襯底1的上表面內導入P型雜質，由此形成P型雜質區(qū)20a、26a。
參照圖17，接著，在通過對氧化硅膜22a構制圖形來形成氧化硅膜22b后，用熱氧化法在N-型硅襯底1的上表面上形成比氧化硅膜22b、26c還薄的氧化硅膜22c。
參照圖18，接著，用CVD法在整個面上形成多晶硅膜。接著，通過用照相制版法和刻蝕法對該多晶硅膜構制圖形來形成柵電極23。
參照圖19，接著，用照相制版法和離子注入法向N-型硅襯底1的上表面內局部導入P型雜質來形成比P型雜質區(qū)20a還淺的P型雜質區(qū)20b。由P型雜質區(qū)20a、20b構成圖14所示的P型雜質區(qū)20。
參照圖20，接著，用刻蝕法除掉從柵電極23露出的部分氧化硅膜22c。未被除掉而剩余的部分氧化硅膜22c作為柵極絕緣膜發(fā)揮作用。接著，用照相制版法和離子注入法向P型雜質區(qū)20的上表面內局部導入N型雜質來形成N+型雜質區(qū)21。
參照圖21，接著，用CVD法在整個面上形成氧化硅膜。接著，用照相制版法和刻蝕法對該氧化硅膜構制圖形來形成氧化硅膜以覆蓋柵電極23的側面和上表面。由氧化硅膜22b～22d構成圖14所示的絕緣膜22。其后，在N-型硅襯底1的上表面上形成發(fā)射極電極24和電極25、26b。另外，在N-型硅襯底1的底面上形成集電極電極27。據(jù)此，可以得到圖14所示的半導體器件。
下面對本實施方式3的半導體器件的耐壓進行討論。在以下的說明中，將施加于作為基極發(fā)揮作用的P型雜質區(qū)20的電壓記作“V20”，將施加于作為集電極發(fā)揮作用的P型雜質擴散層3的電壓記作“V3”。
當在基極-集電極之間施加V20＜V3的正向電壓時，耗盡層從P型雜質區(qū)20擴展，因而能夠保持正向耐壓。這時，雖然P型雜質區(qū)20的端部呈急彎形狀，其附近電場增強，但由于形成有保護環(huán)結構26，所以能夠減緩其附近的電場集中。其結果是能夠恰當?shù)乇３钟蒔型雜質區(qū)20、N-區(qū)1a和P型雜質擴散層3各自的雜質濃度、形狀等決定的正向耐壓。
另一方面，當在基極-集電極之間施加V20＞V3的反向電壓時，耗盡層從P型雜質擴散層3和P型隔離區(qū)2擴展，從而能夠保持反向耐壓。這時，由于P型隔離區(qū)2的端部彎曲形狀緩和，所以不附加保護環(huán)等耐壓保持結構，也能恰當?shù)乇３钟蒔型雜質區(qū)20、N-區(qū)1a、P型雜質擴散層3和P型隔離區(qū)2各自的雜質濃度、形狀等決定的反向耐壓。
這里，使N-區(qū)1a的雜質濃度產(chǎn)生各種變化，通過模擬來調查了N-區(qū)1a的厚度與耐壓VCES的關系。圖22是示出該模擬結果的圖?？梢灾?，通過調整N-區(qū)1a的雜質濃度和厚度，可以得到任意的耐壓。
另外，對未形成P型雜質擴散層3而形成P型隔離區(qū)2的情形，以及對在形成P型雜質擴散層3后形成P型隔離區(qū)2的情形，分別測定了耐壓測定時的漏泄電流。圖23是示出該測定結果的圖。特性K1是對在形成P型雜質擴散層3后形成P型隔離區(qū)2的情形的測定結果，特性K2是對未形成P型雜質擴散層3而形成P型隔離區(qū)2的情形的測定結果?？芍ㄟ^在形成P型雜質擴散層3后形成P型隔離區(qū)2，能夠大幅度降低漏泄電流ICES。
下面對圖14所示的半導體器件(IGBT)的導通動作進行說明。當在發(fā)射極-集電極之間施加規(guī)定的集電極電壓VCE，同時在發(fā)射極-柵極之間施加規(guī)定的柵極電壓VGE時，柵極絕緣膜22的下方的P型雜質區(qū)20反轉為N型，形成溝道區(qū)。這樣一來，電子從N型雜質區(qū)21通過溝道區(qū)被注入N-區(qū)1a。借助于該所注入的電子，N-區(qū)1a與P型雜質擴散層3之間成為正偏壓。這樣一來，由于空穴從P型雜質擴散層3被注入N-區(qū)1a，所以N-區(qū)1a的電阻值大幅度下降，通過電流的能力上升。這樣，在IGBT中，通過空穴從P型雜質擴散層3的注入，減小了N-區(qū)1a的電阻。
下面對關斷工作進行說明。當使柵極電壓VGE為0或反偏壓時，N型溝道區(qū)返回到P型，從N型雜質區(qū)21向N-區(qū)1a的電子注入停止。與此相隨，從P型雜質擴散層3向N-區(qū)1a的空穴注入也停止。在N-區(qū)1a內積累的電子和空穴由于從P型雜質區(qū)20擴展的耗盡層的電場而向N型雜質區(qū)21或P型雜質擴散層3排出，或者相互復合而消失。
如上所述，在本實施方式3的半導體器件中，通過耗盡層從P型雜質擴散層3和P型隔離區(qū)2擴展，可以保持反向耐壓。因此，由于不能夠如現(xiàn)有的IGBT那樣，在P型雜質擴散層3與N-區(qū)1a之間形成N+型緩沖層，所以必須將N-區(qū)1a的膜厚加厚至某種程度。N-區(qū)1a的膜厚可以利用所需要的耐壓與N-區(qū)1a的雜質濃度的關系根據(jù)圖22所示的曲線來決定。
這樣，按照本實施方式3的半導體器件及其制造方法，IGBT的正向耐壓和反向耐壓都能夠保持。因此，本實施方式3的半導體器件可以應用于要求雙向耐壓的功率裝置，例如在AC矩陣轉換器中使用的雙向開關。
實施方式4圖24是示出本發(fā)明實施方式4的半導體器件結構的剖面圖。以上述實施方式3的半導體器件為基礎，在N-區(qū)1a內形成有局域壽命區(qū)30。局域壽命區(qū)30可以借助于在得到例如圖21所示的結構后，從N-型硅襯底1的底面一側穿過P型雜質擴散層3向N-區(qū)1a內離子注入質子或氦等雜質來形成。當然，也可以從N-型硅襯底1的上表面一側進行離子注入。
如上所述，在上述實施方式3的半導體器件中，必須將N-區(qū)1a的膜厚加厚至某種程度。因此，在導通時，必須從N型雜質區(qū)21向N-區(qū)1a注入更多的電子。另外，在關斷時，在鄰近P型雜質擴散層3的N-區(qū)1a的部分，殘留有未形成耗盡層的區(qū)域。于是，由于在該未形成耗盡層的區(qū)域，關斷時載流子的消失原因不是基于電場的排出，而是復合起支配作用，因而關斷所需的時間較長。
因此，通過在N-區(qū)1a中特別是在未形成上述耗盡層的區(qū)域內形成局域壽命區(qū)30，來促使該區(qū)域中的載流子復合，可以謀求關斷所需時間的縮短。
實施方式5圖25是示出本發(fā)明實施方式5的半導體器件結構的剖面圖。另外，圖26是示出本發(fā)明實施方式5的半導體器件制造方法的一道工序的剖面圖。在得到圖21所示的結構后，參照圖26，通過從底面一側將N-型硅襯底1研磨掉所希望的膜厚，來使P型雜質擴散層3變薄。然后，與上述實施方式4一樣，借助于從N-型硅襯底1的底面一側穿過P型雜質擴散層3向N-區(qū)1a內離子注入規(guī)定的雜質，來形成局域壽命區(qū)30。由此，可以得到圖25所示的半導體器件。
這樣，按照本實施方式5的半導體器件及其制造方法，在減薄P型雜質擴散層3后，通過從N-型硅襯底1的底面一側離子注入規(guī)定的雜質，來在N-區(qū)1a內形成局域壽命區(qū)30。因此，與上述實施方式4相比，可以在N-型硅襯底1的上表面附近形成局域壽命區(qū)30。即，在設定形成局域壽命區(qū)30的深度時，其設定自由度增大。
實施方式6在通過注入質子在N-區(qū)1a內形成局域壽命區(qū)30時，通過注入后的退火質子施體化，其結果，注入了質子的部分N-區(qū)1a的雜質濃度增加。
圖27是示出以規(guī)定的監(jiān)控板為對象的SR評價結果的圖。監(jiān)控板是在具有150μm膜厚的N-型硅襯底的、膜厚方向的中央?yún)^(qū)域附近(即深度75μm附近)離子注入質子后，通過退火而制成的。圖27的橫軸是自N-型硅襯底的上表面算起的深度D(μm)，縱軸是濃度N(cm-3)、電阻率ρ(Ω·cm)和電阻R(Ω)。參照圖27可知，通過退火質子施體化的結果是，在深度75μm附近N-區(qū)1a的濃度N變高。
接著，在上述實施方式3的半導體器件中，設N-區(qū)1a的膜厚為170μm，對半導體器件的正向耐壓及反向耐壓的各絕對值隨向N-區(qū)1a注入質子的深度如何變化進行了調查。圖28是表示其調查結果的曲線圖。曲線圖的橫軸是從N-區(qū)1a與P型雜質擴散層3的界面開始到質子注入地點的距離L(μm)。曲線圖的縱軸是正向耐壓及反向耐壓的各絕對值(V)。參照圖28可知，距離L越長反向耐壓的絕對值變得越大，相反，距離L越短正向耐壓的絕對值則變得越大。距離L短反向耐壓的絕對值變小是起因于質子的施體化，由于注入質子的部分N-區(qū)1a的雜質濃度變高。
從圖28可以了解到，距離L太短則反向耐壓的絕對值變小，而距離L太長則正向耐壓的絕對值變小。因此，在通過注入質子來形成局域壽命區(qū)時，在N-區(qū)1a的膜厚方向的中央?yún)^(qū)附近離子注入質子是理想的。在圖28所示的例子中，通過把距離L設定在80～100μm左右，可得到正向耐壓及反向耐壓的各絕對值都超過1200(V)的半導體器件。
圖29是以圖24所示的半導體器件為基礎、示出本實施方式6的半導體器件結構的剖面圖。取代圖24所示的局域壽命區(qū)30，形成有局域壽命區(qū)30p。從N-型硅襯底1的底面一側穿過P型雜質擴散層3，在N-區(qū)1a的膜厚方向的中央?yún)^(qū)附近離子注入質子，由此來形成局域壽命區(qū)30p。
圖30是以圖25所示的半導體器件為基礎、示出本實施方式6的半導體器件結構的剖面圖。取代圖25所示的局域壽命區(qū)30，形成有局域壽命區(qū)30p。與圖29所示的半導體器件一樣，從N-型硅襯底1的底面一側穿過P型雜質擴散層3，在N-區(qū)1a的膜厚方向的中央?yún)^(qū)附近離子注入質子，由此來形成局域壽命區(qū)30p。
圖31是示出本實施方式6變例1的半導體器件結構的剖面圖。以圖29所示的半導體器件為基礎，在N-區(qū)1a內追加有局域壽命區(qū)30h。從N-型硅襯底1的底面一側穿過P型雜質擴散層3，在比局域壽命區(qū)30p更靠近P型雜質擴散層3一側離子注入氦，由此來形成局域壽命區(qū)30h。
圖32是示出本實施方式6變例2的半導體器件結構的剖面圖。以圖30所示的半導體器件為基礎，在N-區(qū)1a內追加有局域壽命區(qū)30h。與圖31所示的半導體器件一樣，從N-型硅襯底1的底面一側穿過P型雜質擴散層3，在比局域壽命區(qū)30p更靠近P型雜質擴散層3一側離子注入氦，由此來形成局域壽命區(qū)30h。
與質子不同，氦不引起施體化。所以即使在N-區(qū)1a與P型雜質擴散層3的界面附近形成局域壽命區(qū)30h，反向耐壓的絕對值也不會降低。通過不僅是局域壽命區(qū)30p還形成局域壽命區(qū)30h，可進一步促進載流子的復合以實現(xiàn)關斷所需時間的進一步縮短。
這樣，按照本實施方式6的半導體器件及其制造方法，通過在N-區(qū)1a的膜厚方向的中央?yún)^(qū)附近離子注入質子，由此來形成局域壽命區(qū)30p。因此，正向耐壓及反向耐壓的各絕對值一方不會極度降低，可同時高水平保持IGBT的正向耐壓及反向耐壓。因此，本實施方式6的半導體器件可以應用于要求雙向耐壓的功率裝置，例如在AC矩陣轉換器中使用的雙向開關。
另外，在上述實施方式1～6中，對N溝道的IGBT進行了敘述，但本發(fā)明也可適用于P溝道的IGBT。而且，對在硅襯底上形成柵極類型的IGBT進行了敘述，但本發(fā)明也可適用于柵極被埋入在形成于硅襯底內的溝槽內的類型的IGBT(溝槽柵型IGBT)。
發(fā)明效果按照第1發(fā)明的半導體襯底，可以通過在襯底的第1主表面內形成雜質擴散層后，在襯底的第2主表面內形成雜質區(qū)來制造半導體襯底。這時，由于雜質擴散層在形成雜質擴散區(qū)時作為針對損傷的吸收部位發(fā)揮作用，所以能夠減少或消除因雜質擴散區(qū)的形成而產(chǎn)生的半導體襯底的缺陷。
按照第2發(fā)明的半導體器件，通過耗盡層從第1雜質區(qū)擴展，能夠保持正向耐壓。并且，通過耗盡層從雜質擴散層和雜質擴散區(qū)擴展，能夠保持反向耐壓。即，正向耐壓和反向耐壓兩者皆能保持。
按照第3發(fā)明的半導體器件，正向耐壓和反向耐壓皆能高水平保持。
按照第4發(fā)明的半導體襯底的制造方法，由于雜質擴散層在形成雜質擴散區(qū)時作為針對損傷的吸收部位發(fā)揮作用，所以能夠得到減少或消除因雜質擴散區(qū)的形成而發(fā)生缺陷的半導體襯底。
按照第5發(fā)明的半導體襯底的制造方法，通過耗盡層從第1雜質區(qū)擴展，能夠保持正向耐壓。并且，通過耗盡層從雜質擴散層和雜質擴散區(qū)擴展，能夠保持反向耐壓。即，能夠得到正向耐壓和反向耐壓兩者皆能保持的IGBT。
按照第6發(fā)明的半導體襯底的制造方法，正向耐壓和反向耐壓皆能高水平保持。
權利要求
1.一種半導體襯底，其包括具有相對的第1主表面和第2主表面的第1導電型的襯底；基于雜質擴散在上述第1主表面內形成的、與上述第1導電型不同的第2導電型的雜質擴散層；基于雜質擴散在上述第2主表面內局部形成、具有抵達上述雜質擴散層的底面、從平面上看包圍上述襯底的上述第1導電型的一部分的上述第2導電型的雜質擴散區(qū)，被上述雜質擴散區(qū)包圍的部分被規(guī)定為元件形成區(qū)。
2.權利要求1所述的半導體襯底，其中上述雜質擴散層的厚度約等于從上述第2主表面算起的上述雜質擴散區(qū)的深度。
3.權利要求1所述的半導體襯底，其中從上述第1主表面向上述襯底的內部方向的上述雜質擴散層的雜質濃度分布與從上述第2主表面向上述襯底的內部方向的上述雜質擴散區(qū)的雜質濃度分布大致相同。
4.權利要求1所述的半導體襯底，其中上述雜質擴散層的厚度比從上述第2主表面算起的上述雜質擴散區(qū)的深度薄。
5.一種半導體器件，其包括包含(a)具有相對的第1主表面和第2主表面的第1導電型的襯底，(b)基于雜質擴散在上述第1主表面內形成的、與上述第1導電型不同的第2導電型的雜質擴散層，以及(c)基于雜質擴散在上述第2主表面內局部形成、具有抵達上述雜質擴散層的底面、從平面上看包圍上述襯底的上述第1導電型的一部分的上述第2導電型的雜質擴散區(qū)，被上述雜質擴散區(qū)包圍的部分被規(guī)定為元件形成區(qū)的半導體襯底；在上述元件形成區(qū)內，在上述第2主表面內局部形成的上述第2導電型的第1雜質區(qū)。
6.權利要求5所述的半導體器件，其還包括在上述第1雜質區(qū)內、在上述第2主表面內局部形成的上述第1導電型的第2雜質區(qū)，上述第1雜質區(qū)作為晶體管的基極發(fā)揮作用，上述第2雜質區(qū)作為上述晶體管的發(fā)射極發(fā)揮作用，上述雜質擴散層作為上述晶體管的集電極發(fā)揮作用。
7.權利要求6所述的半導體器件，其還包括在位于上述第2雜質區(qū)與上述襯底的上述第1導電型的部分之間的上述第1雜質區(qū)的上方，夾著柵極絕緣膜在上述第2主表面上形成的柵電極。
8.權利要求6所述的半導體器件，其還包括在上述襯底的上述第1導電型的部分內形成的局域壽命區(qū)。
9.權利要求8所述的半導體器件，其中上述局域壽命區(qū)具有通過在上述襯底的上述第1導電型的部分膜厚方向的大致中央?yún)^(qū)注入質子而形成的第1局域壽命區(qū)。
10.權利要求9所述的半導體器件，其中上述局域壽命區(qū)還具有通過在比上述第1局域壽命區(qū)更靠近上述雜質擴散層一側注入質子而形成的第2局域壽命區(qū)。
11.一種半導體襯底的制造方法，包括(a)準備具有相對的第1主表面和第2主表面的第1導電型的襯底的工序；(b)通過從上述第1主表面向上述襯底內擴散第1雜質，來形成與上述第1導電型不同的第2導電型的雜質擴散層的工序；(c)通過從上述第2主表面的一部分向上述襯底內擴散第2雜質，來形成具有抵達上述雜質擴散層的底面、從平面上看包圍上述襯底的上述第1導電型的一部分的上述第2導電型的雜質擴散區(qū)的工序，被上述雜質擴散區(qū)包圍的部分被規(guī)定為元件形成區(qū)。
12.權利要求11所述的半導體襯底的制造方法，其中上述工序(b)包括(b-1)在上述第1主表面上形成含有上述第1雜質的膜的工序；(b-2)使上述第1雜質從上述膜向上述襯底內擴散的工序。
13.權利要求11所述的半導體襯底的制造方法，其中上述工序(c)包括(c-1)在上述第2主表面上局部形成第1膜的工序；(c-2)以覆蓋上述第1膜的方式在上述第2主表面上形成含有上述第2雜質的第2膜的工序；(c-3)使上述第2雜質從上述第2膜向上述襯底內擴散的工序。
14.權利要求11所述的半導體襯底的制造方法，其中上述工序(b)包括(b-1)在上述第1主表面上形成含有上述第1雜質的第1膜的工序；(b-2)使上述第1雜質從上述第1膜向上述襯底內擴散的工序，上述工序(c)包括(c-1)在上述第2主表面上局部形成第2膜的工序；(c-2)以覆蓋上述第2膜的方式在上述第2主表面上形成含有上述第2雜質的第3膜的工序；(c-3)使上述第2雜質從上述第3膜向上述襯底內擴散的工序，上述工序(b-2)和上述工序(c-3)由同一工序進行。
15.權利要求11所述的半導體襯底的制造方法，還包括都在上述工序(b)和上述工序(c)之前進行的下述工序(d)通過對上述襯底的表面進行氧化，在上述第1主表面上全面形成第1氧化膜，同時在上述第2主表面上全面形成第2氧化膜的工序；(e)全面除掉上述第1氧化膜的工序；(f)部分除掉上述第2氧化膜的工序，上述工序(b)包括(b-1)在上述第1主表面上形成含有上述第1雜質的第1膜的工序；(b-2)使上述第1雜質從上述第1膜向上述襯底內擴散的工序，上述工序(c)包括(c-1)以覆蓋上述第2氧化膜的方式在上述第2主表面上形成含有上述第2雜質的第2膜的工序；(c-2)使上述第2雜質從上述第2膜向上述襯底內擴散的工序。
16.一種半導體器件的制造方法，包括(a)準備具有相對的第1主表面和第2主表面的第1導電型的襯底的工序；(b)通過從上述第1主表面向上述襯底內擴散第1雜質，來形成與上述第1導電型不同的第2導電型的雜質擴散層的工序；(c)通過從上述第2主表面的一部分向上述襯底內擴散第2雜質，來形成具有抵達上述雜質擴散層的底面、從平面上看包圍上述襯底的上述第1導電型的一部分的上述第2導電型的雜質擴散區(qū)的工序，被上述雜質擴散區(qū)包圍的部分被規(guī)定為元件形成區(qū)，還包括(d)在上述元件形成區(qū)內、在上述第2主表面內局部形成上述第2導電型的第1雜質區(qū)的工序；(e)在上述第1雜質區(qū)內、在上述第2主表面內局部形成上述第1導電型的第2雜質區(qū)的工序；(f)在位于上述第2雜質區(qū)與上述襯底的上述第1導電型的部分之間的上述第1雜質區(qū)的上方，夾著柵極絕緣膜在上述第2主表面上形成柵電極的工序，上述第1雜質區(qū)作為晶體管的基極發(fā)揮作用，上述第2雜質區(qū)作為上述晶體管的發(fā)射極發(fā)揮作用，上述雜質擴散層作為上述晶體管的集電極發(fā)揮作用。
17.權利要求16所述的半導體器件的制造方法，還包括(g)在上述第1主表面上形成與上述雜質擴散層接觸的第1主電極的工序；(h)在上述第2主表面上形成與上述第1和第2雜質區(qū)接觸的第2主電極的工序。
18.權利要求17所述的半導體器件的制造方法，還包括(i)在上述工序(g)之前進行、通過從上述第1主表面一側將上述襯底研磨掉規(guī)定的厚度，來將上述雜質擴散層減薄的工序。
19.一種半導體器件的制造方法，包括(a)準備具有相對的第1主表面和第2主表面的第1導電型的襯底的工序；(b)在上述第1主表面內形成作為晶體管集電極發(fā)揮作用、與上述第1導電型不同的第2導電型的雜質擴散層的工序；(c)在上述第2主表面內局部形成具有抵達上述雜質擴散層的底面、從平面上看包圍上述襯底的上述第1導電型的一部分的上述第2導電型的雜質擴散區(qū)的工序，被上述雜質擴散區(qū)包圍的部分被規(guī)定為元件形成區(qū)，還包括(d)在上述元件形成區(qū)內，在上述第2主表面內局部形成作為上述晶體管的基極發(fā)揮作用、上述第2導電型的第1雜質區(qū)的工序；(e)在上述第1雜質區(qū)內，在上述第2主表面內局部形成作為上述晶體管的發(fā)射極發(fā)揮作用、上述第1導電型的第2雜質區(qū)的工序；(f)在位于上述第2雜質區(qū)與上述襯底的上述第1導電型的一部分之間的上述第1雜質區(qū)的上方，夾著柵極絕緣膜在上述第2主表面上形成柵電極的工序；(g)從上述第1主表面?zhèn)韧ㄟ^上述雜質擴散層，在上述襯底的上述第1導電型的一部分的膜厚方向的大致中央?yún)^(qū)注入質子，由此來形成第1局域壽命區(qū)的工序。
20.權利要求19所述的半導體器件的制造方法，還包括(h)在上述襯底的上述第1導電型的部分內，在比上述第1局域壽命區(qū)更靠近上述雜質擴散層一側注入氦，由此來形成第2局域壽命區(qū)的工序。
全文摘要
獲得可保持雙向耐壓、且可靠性高的半導體器件及其制造方法和半導體襯底及其制造方法。為此，N
文檔編號H01L29/32GK1494162SQ0316030
公開日2004年5月5日 申請日期2003年9月26日 優(yōu)先權日2002年9月26日
發(fā)明者金田充, 高橋英樹, 樹 申請人:三菱電機株式會社