專利名稱：半導體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有在貫通半導體基板的貫通孔內(nèi)形成的插頭的半導體器件，和半導體器件的制造方法。
背景技術(shù)：
近些年來，作為計算機或通信設備的重要的部件，大多使用將多個晶體管或電阻、電容等連接起來形成電路，集成到半導體基板上形成的大規(guī)模集成電路芯片。因此，設備整體的性能就與芯片單體的性能密切相關(guān)。
另一方面，人們也提出了使用多個芯片，實現(xiàn)設備整體的高性能化的所謂多芯片半導體器件的方案。近些年來，作為多芯片半導體器件人們提出了以下的技術(shù)方案。即，對于半導體芯片，在貫通層間絕緣膜和半導體基板的貫通孔內(nèi)形成由導電性材料構(gòu)成的連接插頭。通過該連接插頭，與其它的半導體芯片進行電連接。
在這里，在圖7中示出了已形成了上述那樣的連接插頭的半導體芯片的結(jié)構(gòu)。在圖7所示的半導體芯片中，實際的貫通孔可以用通常的反應性離子蝕刻法(RIE)形成。這時的貫通孔101的側(cè)壁，如圖7所示，一般地說將變成為正錐形形狀。但是，在側(cè)壁用正錐形形狀的貫通孔101形成的連接插頭103的情況下，已經(jīng)判明在其上下的勢壘金屬18、19之間的連接部位104、105處，易于產(chǎn)生裂紋或剝離，易于產(chǎn)生連接不良。另外，在圖7中，12是多層布線層，17是保護絕緣膜，20是焊盤，102是側(cè)壁絕緣膜。
即，歸因于芯片材料(Si、石英或在基板的情況下為各種樹脂等)與埋入到貫通孔101內(nèi)的連接插頭103的熱膨脹系數(shù)、脆性、楊氏模量的不同等而會產(chǎn)生種種的應力。已經(jīng)判明在發(fā)生了應力的情況下，在半導體芯片的背面一側(cè)的角部104特別易于發(fā)生龜裂，因而存在著會產(chǎn)生斷線不良的危險性。此外，還已經(jīng)判明在該情況下，即便是在上部的角部105處，也易于發(fā)生不良。
如上所述，在具有貫通基板的正錐形形狀的貫通孔內(nèi)形成的連接插頭的半導體芯片的情況下，存在著這樣的問題特別是歸因于作用在插頭和在插頭的下表面上形成的電極之間的應力而易于產(chǎn)生不良。

發(fā)明內(nèi)容
(1)本發(fā)明的一個例子涉及的半導體器件，具備已集成形成了半導體元件的半導體基板、在該半導體基板表面上形成的布線層，在貫通上述半導體基板的貫通孔內(nèi)形成的具有導電性的連接插頭，其特征在于上述連接插頭，具有與上述半導體基板的表面平行的截面的面積比該連接插頭的上表面和下表面的面積還小的部分。
(2)本發(fā)明的另一個例子涉及的半導體器件，具備已集成形成了半導體元件的半導體基板、在該半導體基板表面上形成的布線層，在貫通上述半導體基板的貫通孔內(nèi)形成的具有導電性的連接插頭，在上述半導體基板的背面一側(cè)的連接插頭上形成的第1導電層，其特征在于上述連接插頭和第1導電層之間的界面，與連接到上述界面上的連接插頭的側(cè)壁之間的角度是銳角。
(3)本發(fā)明的再一個例子涉及的半導體器件，是將多個半導體芯片疊層起來的半導體器件，至少一個半導體芯片，具備已集成形成了半導體元件的半導體基板、在該半導體基板表面上形成的布線層，在貫通上述半導體基板的貫通孔內(nèi)形成的具有導電性的連接插頭，其特征在于上述連接插頭，具有與上述半導體基板的表面平行的截面的面積比該連接插頭的上表面和下表面的面積還小的部分。
(4)本發(fā)明的再一個例子涉及的半導體器件，是將多個半導體芯片疊層起來的半導體器件，至少一個半導體芯片，具備已集成形成了半導體元件的半導體基板、在該半導體基板表面上形成的布線層，在貫通上述半導體基板的貫通孔內(nèi)形成的具有導電性的連接插頭，在上述半導體基板的背面一側(cè)的連接插頭上形成的第1導電層，其特征在于上述連接插頭和第1導電層之間的界面，與連接到上述界面上的連接插頭的側(cè)壁之間的角度是銳角。
(5)本發(fā)明的再一個例子涉及的半導體器件的制造方法，其特征在于具備如下的工序從表面一側(cè)對半導體基板進行選擇蝕刻，形成側(cè)壁為正錐形形狀的第1孔的工序；形成連接到第1孔的下部的，連接到上述第1孔上的部分的側(cè)壁是倒錐形形狀的第2孔的工序；在上述第1和第2孔內(nèi)埋入形成導電性材料的工序；在上述半導體基板的背面一側(cè)使上述導電性材料露出來，形成由上述導電性材料構(gòu)成貫通上述半導體基板的連接插頭的工序。


圖1是示出實施形態(tài)1涉及的多芯片半導體器件的結(jié)構(gòu)的剖面圖。
圖2是示出實施形態(tài)1涉及的半導體芯片的結(jié)構(gòu)的剖面圖。
圖3A到3E是說明實施形態(tài)1涉及的多芯片半導體器件的連接插頭的剖面形狀的說明圖。
圖4A到4K是示出實施形態(tài)1涉及的半導體芯片的制造工序的剖面圖。
圖5A到5C是示出實施形態(tài)2涉及的半導體芯片的制造工序的剖面圖。
圖6A、6B是示出實施形態(tài)2涉及的半導體芯片的構(gòu)的剖面圖。
圖7是示出現(xiàn)有技術(shù)的多芯片半導體器件的結(jié)構(gòu)的剖面圖。
具體實施例方式
以下參看

本發(fā)明的實施形態(tài)。
(實施形態(tài)1)圖1是示出實施形態(tài)1涉及的多芯片半導體器件的結(jié)構(gòu)的剖面圖。此外，圖2是示出實施形態(tài)1涉及的構(gòu)成半導體器件的半導體芯片的結(jié)構(gòu)的剖面圖。
如圖1所示，多芯片半導體器件，由3個半導體芯片10a、10b、10c疊層起來構(gòu)成。每一個半導體芯片10a、10b、10c，如圖2所示，具備在表面上已集成形成了半導體元件31的硅基板11、多層布線層12和連接插頭16。
另外，多層布線層12，具備第1層間絕緣膜32、接觸插頭33、第1布線層34和上層布線層35。第1層間絕緣膜32被形成為在硅基板11上將半導體元件31被覆起來。接觸插頭33，被埋入形成于在第1層間絕緣膜32上形成的接觸孔內(nèi)。第1布線層34，通過接觸插頭33與半導體元件31電連。
在上層布線層35上，通過未畫出來的過渡插頭(ビァプラグ)形成電連到第1布線層34上的第2布線層。另外，布線層的層數(shù)也可以在3層或以上。半導體元件31，借助于布線和插頭，與連接插頭16或在上層布線層35內(nèi)形成的焊盤20等連接成規(guī)定的關(guān)系。
連接插頭16，在貫通第1層間絕緣膜32和硅基板11的貫通孔14內(nèi)形成。連接插頭16，在貫通孔14內(nèi)中間存在著側(cè)壁絕緣膜15地形成。另外，連接插頭16，也可以形成為僅僅貫通硅基板11。連接插頭16，在元件形成區(qū)域的外側(cè)形成。但是，連接插頭16，也可以在元件區(qū)域內(nèi)形成。在連接插頭16的下表面上形成有勢壘金屬18。在連接插頭16的上表面上形成有勢壘金屬19。
在連接插頭16的上表面上也可以代替勢壘金屬19設置絕緣性的勢壘膜，并通過在該勢壘膜上形成的孔與過渡插頭等進行連接。
在這里，連接插頭16具有沿著半導體基板表面的截面面積比連接插頭16的上表面41和下表面42的截面面積還小的部分。即，如圖2所示，連接插頭16的上表面41和下表面42的面積，比其中央部分43的截面面積大。從上表面41朝向中央部分43，連接插頭16的側(cè)壁被形成為正錐形形狀。而從中央部分43朝向下表面42，連接插頭16的側(cè)壁，被形成為倒錐形形狀。
一般地說在要進行芯片疊層的情況下，為了使最終疊層后的半導體器件的厚度形成得薄，就要使每一個芯片薄厚度化為從幾個微米到幾百個微米。在薄厚度化后的芯片的兩面上疊層上各種材料形成元件或布線層。起因于這些而產(chǎn)生的復雜的應力，根據(jù)情況會使薄厚度化后的芯片產(chǎn)生撓曲。在要進行疊層的每一個芯片上產(chǎn)生的應力都不同，在發(fā)生了撓曲的情況下，撓曲情況也不一樣。
因此，在將這樣的芯片疊層起來的情況下，無論如何在其連接部分，即在連接插頭16與其上下的電極和焊料凸塊等的接合構(gòu)件之間都會產(chǎn)生應力集中。歸因于應力集中就會產(chǎn)生裂紋。裂紋將成為連接不良的最大原因。特別是在連接截面面積易于減小的連接插頭16和上下的勢壘金屬18、19間的不良率高。
相對于此，采用形成截面面積與連接插頭16的上表面和下表面比更小的部分的辦法，就具有抑制歸因于應力而在連接插頭16的上下方向上產(chǎn)生力，緩和該應力集中，降低不良率的效果。
此外，在連接插頭16和勢壘金屬18進行連接的部位45處，連接插頭16的側(cè)壁，和連接插頭16與勢壘金屬18之間的界面構(gòu)成銳角。同樣，在連接插頭16和勢壘金屬19進行連接的部位44處，連接插頭16的側(cè)壁，和連接插頭16與勢壘金屬19之間的界面構(gòu)成銳角。歸因于作成為這樣的結(jié)構(gòu)，即便是在連接插頭16與勢壘金屬18之間，或連接插頭16與勢壘金屬19之間，集中了要將接合撕開那樣的應力的情況下，得益于接合部分的結(jié)構(gòu)仍可以得到高的耐性。另外，特別是由于連接插頭16的下表面和勢壘金屬18之間應力易于集中，故只要至少在連接插頭16與勢壘金屬18進行連接的部位45處，將連接插頭16，和連接插頭16與勢壘金屬18之間的界面構(gòu)成為銳角即可。
圖3A到3E示出了連接插頭16的剖面形狀的例子。圖3A是連接插頭16的剖面形狀為圓形的例子。如圖3A所示，上表面41和下表面42的直徑大體上相等。中央部分43的截面面積比它們小。此外，如圖3B所示的，是連接插頭16的截面形狀是矩形的情況。與截面形狀為圓形的情況同樣，上下表面的面積形成得比中央部分大。此外，如圖3C所示，連接插頭16的截面形狀也可以是橢圓形。再有，如圖3D、3E所示，在連接插頭的上表面41、中央部分43、下表面42處形狀也可以分別不同。連接插頭的截面形狀可以用任意的形狀實施。
在各個芯片10a、10b、10c的上層布線層35內(nèi)，分別形成焊盤20。此外，在各個芯片10a、10b、10c的焊盤20的相反一側(cè)的硅基板11的背面上形成有保護絕緣膜(SiO2)17。保護絕緣膜17在連接插頭16以外的區(qū)域上形成。
芯片10b的連接插頭16，通過焊料凸塊21電連到設置在芯片10a的多層布線層12上的焊盤20上。借助于該電連，芯片10a和芯片10b電連起來。
同樣，芯片10c的連接插頭16，通過焊料凸塊21電連到設置在芯片10b的多層布線層12上的焊盤20上。借助于該電連，芯片10b和芯片10c電連起來。另外，芯片間的電連，還可以使用焊料凸塊之外的凸塊或其他的接合構(gòu)件。例如，也可以使用金凸塊或勢壘金屬層。此外，也可以與要進行疊層的別的芯片的連接插頭直接接合。
其次，對具有上述的插頭形狀的半導體芯片的制造方法進行說明。圖4A到4K是示出實施形態(tài)1的半導體芯片的制造工序的剖面圖。
首先，如圖4A所示，準備在已形成了未畫出來的半導體元件的硅基板11的最表面上已形成了第1層間絕緣膜32的晶片。然后，在第1層間絕緣膜32上形成厚度1微米的硅氧化膜(掩模層)51。然后，將硅氧化膜51進行構(gòu)圖，在要形成貫通插頭的區(qū)域上形成開口。作為掩模層，可以選擇蝕刻速率與第1層間絕緣膜32大不相同的材料。
接著，如圖4B所示，以已形成了開口的硅氧化膜51為掩模進行RIE(各向異性蝕刻)，依次蝕刻第1層間絕緣膜32和硅基板11，形成將成為貫通孔14的一部分的第1孔52。在這里，作為蝕刻氣體，使用SF6和O2的混合氣體。
在進行RIE時，在第1孔52的側(cè)壁將成為正錐形狀的條件下進行蝕刻。第1孔52的形成，在到達最終貫通孔14形成深度的一半左右，使之停止。
蝕刻時，在第1孔52的表面上會形成蝕刻生成物與氧之間的反應物(側(cè)壁保護層)53。與側(cè)壁保護膜53的生成相對應，將第1孔52的側(cè)壁加工成正錐形形狀。因此，在上部的錐形蝕刻結(jié)束后的階段中在其側(cè)壁上就形成了厚的側(cè)壁保護膜53。另一方面。在已進行了蝕刻的貫通孔14的底面上，硅當然就露了出來。
接著，如圖4C所示，改變蝕刻條件對硅基板11進行蝕刻，在第1孔52的下方形成第2孔54。蝕刻條件可從進行各向異性蝕刻的條件切換為進行各向同性蝕刻的條件。具體地說，只要是SF6和O2的混合氣體，就可以采用增加SF6的流量比，同時提高氣體壓力的辦法實現(xiàn)。
在進行各向同性蝕刻時，由于在第1孔52的表面上已形成了側(cè)壁保護膜53，故將保持正錐形形狀的原狀不變。此外，與第1孔52連接的部位的第2孔54的側(cè)壁則變成為倒錐形形狀。
該第2孔54的深度，要形成得比最終的貫通孔14的深度稍微深一點。如果是要制作60微米厚的芯片的情況，則要將第2孔54的底部形成為65微米左右的深度。第1孔52和第2孔54將成為貫通孔14。
接著，如圖4D所示，用LPCVD法依次向整個面上淀積厚度100微米左右的SiO2膜，厚度100微米左右的Si3N4膜，形成側(cè)壁絕緣膜15。
接著，如圖4E所示，淀積將成為連接插頭的金屬膜16，將金屬膜16埋入到貫通孔14內(nèi)。
在這里，作為金屬膜16，可以舉出例如W、Mo、Ni、Ti或它們的金屬硅化物，或Cu等。此外，作為金屬膜16的形成方法，可以舉出例如CVD法、濺射法、電鍍法。濺射法要充分地填埋到孔的下部的各向同性地形成的部分是困難的，會發(fā)生空腔。因此理想的是用CVD法、電鍍法形成。但是，在后邊在使連接插頭從背面露出來的工序之后，可以填埋空腔。
接著，如圖4F所示，用CMP法或蝕刻法或者電解研磨法等，一直到第1層間絕緣膜32的表面露出來為止，使金屬膜16、和第1層間絕緣膜32上的側(cè)壁絕緣膜15和硅氧化膜51的表面后退。其結(jié)果是向孔14內(nèi)埋入形成金屬膜(連接插頭)16。
接著，如圖4G所示，在第1層間絕緣膜32上淀積勢壘金屬材料之后，進行構(gòu)圖，形成將連接插頭16的表面被覆起來的勢壘金屬19。
接著，如圖4H所示，在硅基板11上形成與第1層間絕緣膜32一起構(gòu)成多層布線層的上層布線層35。上層布線層35由金屬布線(布線層)、層間絕緣膜、插頭等構(gòu)成。然后，在上層布線層35的表面上形成溝，在該溝內(nèi)使焊盤20露出來。
接著，如圖4I所示，從與已進行了孔14的形成的表面相反一側(cè)的硅基板11的背面，使硅基板11后退。硅基板11的后退，要進行到孔14的底部的絕緣膜15露出來為止。
在這里，硅基板11的后退(薄厚度化)，例如，可以用使用CMP、化學研磨、機械研磨、濕法蝕刻、等離子體蝕刻或氣體蝕刻等加工技術(shù)的方法或?qū)⑦@些加工方法組合起來進行。
該工序如果用可以在硅基板11與絕緣膜15之間得到選擇比的條件下進行，則可以剩下絕緣膜15并自動地結(jié)束本工序。此外，采用在底部剩下絕緣膜15的辦法，可以抑制由插頭16引起的硅基板11的污染。
接著，如圖4J所示，用等離子體CVD法，在孔14的底部一側(cè)的硅基板11的背面整個面上，形成SiO2膜17。另外，在要求低溫工藝的情況下，也可以不形成SiO2膜17而代之以使用SOG(旋涂式玻璃)膜等的涂敷膜。此外，在想要減小硅基板11所受到的應力的情況下，則可以使用聚酰亞胺膜等的有機系膜。
其次，如圖4K所示，一直到連接插頭16露出來為止，用CMP法，研磨SiO2膜17、側(cè)壁絕緣膜15。其結(jié)果是，可以實現(xiàn)將連接插頭16埋入到貫通孔14內(nèi)，用側(cè)壁絕緣膜15將連接插頭16的周圍被覆起來的構(gòu)造。
倘采用本實施形態(tài)，則可以緩和將連接插頭拉向基板內(nèi)方向的力的發(fā)生。此外，還會變得難于產(chǎn)生在連接插頭和上下的勢壘金屬的接合部分處的應力集中。其結(jié)果是在將芯片疊層起來的多芯片半導體器件中最易于產(chǎn)生可靠性問題的貫通孔和上下的電極或凸塊之間的連接部位上，可以抑制由各種的應力產(chǎn)生的裂紋、斷線。
(實施形態(tài)2)在本實施形態(tài)中，對與實施形態(tài)1不同的貫通孔的形成方法進行說明。圖5A到5C是示出實施形態(tài)2涉及的半導體芯片的制造工序的剖面圖。
首先，如圖5A所示，在第1層間絕緣膜32上形成具有開口的硅氧化膜61。該工序由于與實施形態(tài)1中參看圖4A說明的工序是同樣的，故省略詳細的說明。
接著，從開口開始依次蝕刻第1層間絕緣膜32和硅基板11。在硅基板11的蝕刻工序中，使用的是感應耦合型等離子體(ICP)裝置，用被稱之為BOSCH(ボッシュ)蝕刻法的方法進行加工。作為氣體，例如作為淀積性氣體使用C4F8，作為蝕刻氣體使用SF6。
以下示出工藝條件的一個例子。設定氣體壓力200m托，氣體流量150sccm，源RF功率800W，偏置RF功率150W，電極溫度20℃。另外，源和偏置的RF頻率都是13.56MHz。BOSCH法，交互地照射具有淀積性的C4F8等離子體和具有蝕刻性的SF6等離子體。采用反復進行在包括孔內(nèi)部在內(nèi)的晶片表面全體上形成淀積膜的工序，和除去想要進行蝕刻的孔底部的淀積膜，接著進行硅的蝕刻的工序的辦法來實現(xiàn)高方向性加工。為此，就需要以高速切換這些氣體的控制閥和流量控制系統(tǒng)。
此外，采用對淀積和蝕刻時間或條件進行調(diào)整的辦法，就可以任意地控制貫通孔側(cè)壁的錐形角度。即，例如，若縮短蝕刻時間則形成為正錐形形狀，加長蝕刻時間則變化成倒錐形形狀。如果用交互地反復進行淀積和蝕刻的該手法，縮短蝕刻時間，則加工貫通孔全體的時間變長(與降低平均蝕刻速度相對應)，生產(chǎn)性下降，但是，在上述條件下卻可以進行10微米/分鐘左右或以上的速度進行的加工。此外，由于在掩模(硅氧化膜61)的上也要形成淀積膜，故可以抑制掩模的蝕刻量，可以得到對硅基板200左右的選擇比。因此，具有這樣的優(yōu)點即便是在要形成比較深的貫通孔的情況下，也可以用薄的掩模厚度實現(xiàn)。
首先，在上述條件下，將淀積時間設為2秒，將蝕刻時間設為4秒的組合當作1個循環(huán)(6秒)加工硅基板11。蝕刻時的蝕刻速度為大約18微米/分鐘。雖然在4秒間蝕刻的條件下進行處理，但是在淀積時間中形成的孔底部的淀積膜的除去卻需要大約1秒。因此，在3秒間的實質(zhì)性的蝕刻時間中進行的硅基板11的蝕刻量就變成為約0.9微米左右。在1分鐘的處理中，蝕刻和淀積的循環(huán)被重復10次。這時，要是用3秒間的蝕刻時間的話則不能除盡已淀積到孔側(cè)面上的膜。為此，結(jié)果就變成為在側(cè)面上淀積膜慢慢地成長。其結(jié)果是，如圖5B所示，要在該條件下形成的第1孔62的側(cè)壁將變成為正錐形形狀。要加工成正錐形形狀的理由有二。第1個理由是因為在孔側(cè)面上淀積的膜比底部厚。第2個理由是因為在蝕刻時在底部上雖然有若干離子碰撞，但是在側(cè)面這卻沒有離子碰撞，淀積膜就僅僅被F自由基蝕刻的緣故。在該條件下的第1孔62的側(cè)壁的錐形角度約為85度，進行34個循環(huán)(204秒)的加工的結(jié)果，形成了深度約30.6微米的正錐形形狀的第1孔62。
接著，如圖5C所示，改變處理條件形成具有倒錐形形狀的側(cè)壁的第2孔63。處理條件，氣體或RF功率與上述是同樣的，使C4F8氣體和SF6氣體的切換時間變化。例如，將用具有淀積性的C4F8氣體等離子體進行處理的處理時間設為2秒，將具有蝕刻性的SF6氣體等離子體進行處理的處理時間設為6秒(1個循環(huán)為8秒)。在這樣的切換時間的情況下，孔底部的淀積膜的除去仍需要1秒。為此，在1次的實質(zhì)性的蝕刻處理(5秒間)的情況下，硅基板11將被蝕刻約1.5微米。當反復進行20次(160秒)該一連串的循環(huán)后，硅基板11就可被蝕刻約30微米。在這里，第2孔63的側(cè)壁的錐形角度約為96度，可以確認已實現(xiàn)了倒錐形形狀的蝕刻。該機構(gòu)，蝕刻時間變長，孔側(cè)壁的淀積膜在6秒的蝕刻時間內(nèi)大體上可以除去，此外，在向下方進行的蝕刻的情況下，由于大體上是各向同性的(在縱向方向和橫向方向上蝕刻以同一速度進行)條件，故結(jié)果就變成為孔直徑慢慢地不斷向橫向方向擴展。
用這樣的方法，就可以將第1孔62的側(cè)壁形成為正錐形形狀，將第2孔63的側(cè)壁形成為倒錐形形狀，而且形成深度60微米左右的貫通孔。
在像這樣地實現(xiàn)了具有在貫通孔的中央部分處截面面積小的部分的形狀后，由于與在實施形態(tài)1的參看圖4D到圖4K說明的工序是同樣的，故說明從略。
另外，還可以每者各多次地反復進行形成正錐形形狀的側(cè)壁的條件和形成倒錐形形狀的側(cè)壁的條件。通過反復進行，就可以形成圖6A所示的那樣的形狀的貫通孔81和連接插頭82。在這里形成正錐形形狀的側(cè)壁的條件和形成倒錐形形狀的側(cè)壁的條件分別每者各進行了3次。
在連接插頭82的側(cè)壁上，形成了多對正錐形形狀的側(cè)壁部分(第1側(cè)壁部分)83和連接到正錐形形狀的側(cè)壁部分的下部上，倒錐形形狀的側(cè)壁部分(第2側(cè)壁部分)84。另外，在圖6A中，省略了要在貫通孔81的側(cè)壁部分上形成的絕緣膜的圖示。
此外，除去上述的錐形蝕刻技術(shù)之外，還可以使用各向同性的蝕刻技術(shù)形成圖6B所示那樣形狀的貫通孔91和連接插頭92。該連接插頭92，具備正錐形形狀的第1側(cè)壁部分93，和連接到側(cè)壁部分93的下部上的弧形形狀的第2側(cè)壁部分94，在第2側(cè)壁部分94的下部上，還形成弧形形狀的第3側(cè)壁部分95?；⌒涡螤畹膫?cè)壁部分多個連接起來地形成，側(cè)壁具有凹凸，且與最下部的弧形形狀連接形成有側(cè)壁部分倒錐形形狀的側(cè)壁部分。
為了形成該形狀，通過BOSCH法交互地供給具有淀積性的等離子體和具有蝕刻性的等離子體的辦法進行蝕刻，與上所說的是同樣的。但是，在各向同性的蝕刻條件下，例如要將SF6氣體的分壓設定為500m托。采用變成為這樣的條件的辦法，雖然沒有方向性，但可以實現(xiàn)高的蝕刻速度。此外，采用在淀積性的等離子體產(chǎn)生時也將壓力提高到500m托的辦法，還具有可以縮短淀積性等離子體照射時間的優(yōu)點。若使用該蝕刻技術(shù)，則作為平均的蝕刻速度可以實現(xiàn)約30微米/分鐘。
另外，本發(fā)明，并不限定于上述各個實施形態(tài)，在實施階段中在不脫離本發(fā)明宗旨的范圍內(nèi)可以進行各種變形。
對于那些本專業(yè)的技術(shù)人員來說還存在著另外一些優(yōu)點和變形。因此，本發(fā)明廣義上說并不限于這里描述的細節(jié)和代表實施形態(tài)。因此，就如所附權(quán)利要求及其等效方式所定義的那樣，還可以有許多不偏離本發(fā)明宗旨的變形。
權(quán)利要求
1.一種半導體器件，具備已集成形成了半導體元件的半導體基板、在該半導體基板表面上形成的布線層，在貫通上述半導體基板的貫通孔內(nèi)形成的具有導電性的連接插頭，上述連接插頭，具有與上述半導體基板的表面平行的截面的面積比該連接插頭的上表面和下表面的面積還小的部分。
2.根據(jù)權(quán)利要求1所述的半導體器件，上述連接插頭，具備正錐形形狀的第1側(cè)壁部分，和連接到該第1側(cè)壁部分的下端上的倒錐形形狀的第2側(cè)壁部分，第1側(cè)壁部分和第2側(cè)壁部分之間的連接部分的截面的面積，比上述連接插頭的上表面和下表面的面積小。
3.根據(jù)權(quán)利要求2所述的半導體器件，上述連接插頭的側(cè)壁，具有多對上述第1側(cè)壁部分和第2側(cè)壁部分。
4.根據(jù)權(quán)利要求1所述的半導體器件，上述連接插頭，具備正錐形形狀的第1側(cè)壁部分，連接到該第1側(cè)壁部分的下端上的弧狀的第2側(cè)壁部分，第1側(cè)壁部分和第2側(cè)壁部分之間的連接部分的截面的面積，比上述連接插頭的上表面和下表面的面積小。
5.根據(jù)權(quán)利要求4所述的半導體器件，上述連接插頭還具備連接到上述第2側(cè)壁部分的下端上的弧狀的第3側(cè)壁部分。
6.一種半導體器件，具備已集成形成了半導體元件的半導體基板，在該半導體基板表面上形成的布線層，在貫通上述半導體基板的貫通孔內(nèi)形成的具有導電性的連接插頭，在上述半導體基板的背面一側(cè)的連接插頭上形成的第1導電層，上述連接插頭和第1導電層之間的界面，與連接到上述界面上的連接插頭的側(cè)壁之間的角度是銳角。
7.根據(jù)權(quán)利要求6所述的半導體器件，還具備在上述半導體基板的表面一側(cè)的連接插頭上形成的第2導電層，上述連接插頭和第2導電層之間的界面，與連接到上述界面上的連接插頭的側(cè)壁之間的角度是銳角。
8.一種將多個半導體芯片疊層起來的半導體器件，至少一個半導體芯片，具備已集成形成了半導體元件的半導體基板，在該半導體基板表面上形成的布線層，在貫通上述半導體基板的貫通孔內(nèi)形成的具有導電性的連接插頭，上述連接插頭，具有與上述半導體基板的表面平行的截面的面積比該連接插頭的上表面和下表面的面積還小的部分。
9.根據(jù)權(quán)利要求8所述的半導體器件，上述連接插頭，具備正錐形形狀的第1側(cè)壁部分，連接到該第1側(cè)壁部分的下端上的倒錐形形狀的第2側(cè)壁部分，第1側(cè)壁部分和第2側(cè)壁部分之間的連接部分的截面的面積，比上述連接插頭的上表面和下表面的面積小。
10.根據(jù)權(quán)利要求9所述的半導體器件，上述連接插頭，具有多對上述第1側(cè)壁部分和第2側(cè)壁部分。
11.根據(jù)權(quán)利要求8所述的半導體器件，上述連接插頭，具備正錐形形狀的第1側(cè)壁部分，連接到該第1側(cè)壁部分的下端上的弧狀的第2側(cè)壁部分，第1側(cè)壁部分和第2側(cè)壁部分之間的連接部分的截面的面積，比上述連接插頭的上表面和下表面的面積小。
12.根據(jù)權(quán)利要求11所述的半導體器件，上述連接插頭還具備連接到上述第2側(cè)壁部分的下端上的弧狀的第3側(cè)壁部分。
13.一種將多個半導體芯片疊層起來的半導體器件，至少一個半導體芯片，具備已集成形成了半導體元件的半導體基板，在該半導體基板表面上形成的布線層，在貫通上述半導體基板的貫通孔內(nèi)形成的具有導電性的連接插頭，在上述半導體基板的背面一側(cè)的連接插頭上形成的第1導電層，上述連接插頭和第1導電層之間的界面，與連接到上述界面上的連接插頭的側(cè)壁之間的角度是銳角。
14.根據(jù)權(quán)利要求13所述的半導體器件，還具備在上述半導體基板的表面一側(cè)的連接插頭上形成的第2導電層，上述連接插頭和第2導電層之間的界面，與連接到上述界面上的連接插頭的側(cè)壁之間的角度是銳角。
15.一種半導體器件的制造方法，包括從表面一側(cè)對半導體基板進行選擇蝕刻，形成側(cè)壁為正錐形形狀的第1孔；形成連接到第1孔的下部上的，與上述第1孔連接的部分的側(cè)壁是倒錐形形狀的第2孔；在上述第1和第2孔內(nèi)填埋形成導電性材料；在上述半導體基板的背面一側(cè)使上述導電性材料露出來，形成由上述導電性材料構(gòu)成的貫通上述半導體基板的連接插頭。
16.根據(jù)權(quán)利要求15所述的半導體器件的制造方法，在進行上述導電性材料的填埋形成之前，在上述第1和第2孔表面上形成第1絕緣膜。
17.根據(jù)權(quán)利要求16所述的半導體器件的制造方法，其特征在于上述連接插頭的形成包括從上述半導體基板背面一側(cè)使上述半導體基板后退，使在上述第2孔的表面上形成的第1絕緣膜露出，在上述半導體基板的背面上，形成第2絕緣膜，除去第1和第2絕緣膜，使上述導電性材料露出。
18.根據(jù)權(quán)利要求2所述的半導體器件，上述第1側(cè)壁部分通過于各向異性蝕刻形成，上述第2側(cè)壁部分通過于各向同性蝕刻形成。
19.根據(jù)權(quán)利要求4所述的半導體器件，上述第1和第2側(cè)壁部通過BOSCH法被形成。
20.根據(jù)權(quán)利要求1所述的半導體器件，還具備在上述半導體基板的背面一側(cè)的連接插頭上形成的第1導電膜，上述連接插頭和第1導電層之間的界面，與連接到上述界面上的連接插頭的側(cè)壁之間的角度是銳角。
全文摘要
一種半導體器件，具備已集成形成了半導體元件的半導體基板、在該半導體基板表面上形成的布線層，在貫通上述半導體基板的貫通孔內(nèi)形成的具有導電性的連接插頭，上述連接插頭，具有與上述半導體基板的表面平行的截面的面積比該連接插頭的上表面和下表面的面積還小的部分。
文檔編號H01L23/48GK1490875SQ0316008
公開日2004年4月21日 申請日期2003年9月26日 優(yōu)先權(quán)日2002年9月30日
發(fā)明者關(guān)根誠 申請人:株式會社東芝