專利名稱：無場氧化絕緣架構(gòu)閃存單元及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種非易失性存儲器單元及其制造方法，特別是一種無場氧化絕緣架構(gòu)閃存單元及其制造方法。
背景技術(shù)：
電氣抹除式可編程只讀存儲器(EEPROM)為現(xiàn)今信息電子產(chǎn)品所廣泛采用的存儲元件，原本有存取速度較慢的缺點，然隨制備技術(shù)的進(jìn)步，近年已開發(fā)出存取速度較快的EEPROM，一般稱之為閃存(flash memory)。基本上，典型的閃存是以浮置柵極(floating gate)晶體管結(jié)構(gòu)所構(gòu)成，當(dāng)進(jìn)行程序化步驟而寫入數(shù)據(jù)時，施加一高電壓于控制柵極(controlling gate)，使得熱電子穿過隧穿氧化層而注入浮置柵極，提高其臨界電壓；當(dāng)抹除數(shù)據(jù)時，則施加一高電壓于源極區(qū)，使得前述注入到浮置柵極的電子可借由所謂的Fowler-Nordheim隧穿效應(yīng)，穿過隧穿氧化層而流入源極區(qū)，使其回復(fù)原有的臨界電壓。
請參照圖1A，顯示一公知閃存單元的側(cè)視結(jié)構(gòu)，于一基底10表面形成有場氧化層(field oxide layer；FOX)30以定義出存儲單元所在的主動區(qū)，而一隧穿氧化層20(tunneling oxide layer)則位于主動區(qū)內(nèi)的基底10表面。浮置柵極40(floating gate)、柵極間介電層(inter-gate dielectric)50以及控制柵極(control gate)60則依序堆棧于隧穿氧化層20以及其鄰近的場氧化層30上。而于圖1B中，則顯示此公知閃存單元于另一個方向上的結(jié)構(gòu)，其還包括位于控制柵極60兩側(cè)的一源極區(qū)70和一漏極區(qū)80，以構(gòu)成一完整的存儲單元。上述場氧化層30除了定義出存儲單元所在的主動區(qū)外，還可作為存儲單元間的一電性隔離結(jié)構(gòu)。此外，上述場氧化層30亦可采用形成于基底內(nèi)的一淺溝槽隔離物(shallow trench isolation；STI)，以進(jìn)而縮小存儲單元的面積。
然而，在形成如上述場氧化層的一場氧化層或位于基底內(nèi)的一淺溝槽隔離物等電性隔離結(jié)構(gòu)的過程中，皆需要額外一道光罩以定義出其所在區(qū)域，且受限于閃存尺寸縮小的趨勢，上述隔離結(jié)構(gòu)仍無可避免地影響到閃存縮減效果。故除了縮小閃存尺寸外，搭配一可具有較小尺寸且具有良好電性絕緣效果的絕緣結(jié)構(gòu)制造方法，將可使得閃存單元尺寸進(jìn)一步地縮減，以提高單位面積的組件集成度。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于克服上述現(xiàn)有技術(shù)的缺點而提供一種可具有較小尺寸且具有良好電性絕緣效果的無場氧化絕緣架構(gòu)閃存單元及其制造方法，以提升整體存儲單元的集成度。
本發(fā)明的目的可通過如下措施來實現(xiàn)一種無場氧化絕緣架構(gòu)閃存單元的制造方法，依次包括提供一半導(dǎo)體基底；依序在該半導(dǎo)體基底上形成一第一介電層、一第一導(dǎo)電層及一罩幕層；于該罩幕層內(nèi)形成多個沿第一方向延伸的第一組件圖案；去除未被上述第一組件圖案遮蔽的該第一介電層及第一導(dǎo)電層直至露出該半導(dǎo)體基底，形成多個經(jīng)圖案化的第一介電層及第一導(dǎo)電層所構(gòu)成的第一組件；施行一第一離子植入程序，在上述第一組件間的半導(dǎo)體基底內(nèi)分別形成多個第一摻雜區(qū)，以隔離上述各第一組件；在上述第一組件間形成一第二介電層；去除上述第一組件上的罩幕層，以露出上述第一導(dǎo)電層；形成多個沿第一方向延伸的第二導(dǎo)電層，分別覆蓋于上述各第一導(dǎo)電層及部份上述第二介電層上；依序形成一第三介電層及一第三導(dǎo)電層，毯覆地覆蓋于上述各第二介電層及第二導(dǎo)電層，并定義該第三介電層及該第三導(dǎo)電層以形成多個沿第二方向延伸的字符線，并同時去除未被上述字符線覆蓋的部分上述第一組件，構(gòu)成多個被上述第一摻雜區(qū)隔離的存儲單元；以及施行一第二離子植入程序，在上述存儲單元的兩側(cè)形成多個源極/漏極區(qū)。
該半導(dǎo)體基底為一p型硅基底。
該第一方向正交于該第二方向。
在該半導(dǎo)體基底上形成該第一介電層之前，還包括對該半導(dǎo)體基底表面進(jìn)行一臨界電壓離子植入程序。
該存儲單元內(nèi)的該第一導(dǎo)電層與該第二導(dǎo)電層還構(gòu)成一浮置柵極。
位于該存儲單元內(nèi)部分該字符線內(nèi)的該第三導(dǎo)電層為一控制柵極。
該第一導(dǎo)電層材質(zhì)為經(jīng)n型摻雜的多晶硅。
該第二導(dǎo)電層材質(zhì)為經(jīng)n型摻雜的多晶硅。
該第三導(dǎo)電層材質(zhì)為經(jīng)n型摻雜的多晶硅。
該罩幕層材質(zhì)為氮化硅。
上述第一摻雜區(qū)為p型摻雜區(qū)，且具有介于1×1013～5×1015原子/每平方公分的摻雜濃度。
在施行該第一離子植入程序前，還包括下列步驟施行一輕度離子植入程序，在上述第一組件間的半導(dǎo)體基底內(nèi)形成多個輕度摻雜區(qū)；以及在該等半導(dǎo)體基底表面形成一氧化層。
上述輕度摻雜區(qū)為p型摻雜區(qū)，且具有介于1×1013～1×1015原子/每平方公分的摻雜濃度。
該第三介電層為一氧化硅-氮化硅-氧化硅層。
該第二離子植入程序包括下列步驟施行一輕度離子植入程序，在上述存儲單元間的半導(dǎo)體基底內(nèi)形成多個輕度摻雜區(qū)；以及形成多個間隔物，分別位于上述存儲單元的兩側(cè)；以及施行一高劑量的離子植入程序，在上述各存儲單元兩側(cè)形成多個源極/漏極區(qū)。
上述輕度摻雜區(qū)為n型摻雜區(qū)，且具有介于1×1013～1×1015原子/每平方公分的摻雜濃度。
上述間隔物材質(zhì)為二氧化硅或氮化硅。
上述存儲單元由被上述字符線覆蓋的部分上述第一組件、上述第二導(dǎo)電層與部分上述字符線構(gòu)成。
本發(fā)明的目的還可通過如下措施來實現(xiàn)
一種無場氧化絕緣架構(gòu)閃存單元，包括一半導(dǎo)體基底；多個存儲單元，設(shè)置于該半導(dǎo)體基底上；以及多個電性隔離區(qū)域，分別設(shè)置于上述存儲單元間的半導(dǎo)體基底內(nèi)，以電性隔離上述存儲單元。
上述電性隔離區(qū)域包括一p型摻雜區(qū)，具有介于1×1013～5×1015原子/每平方公分的摻雜濃度。
在半導(dǎo)體基底上還設(shè)置有一隔離層，分別位于上述存儲單元間。
該存儲單元由一隧穿氧化層、一浮置柵極、一柵間介電層以及一控制柵極依序堆棧而成。
該隔離層材質(zhì)為二氧化硅。
該浮置柵極部分覆蓋于鄰近的該隔離層。
本發(fā)明相比現(xiàn)有技術(shù)具有如下優(yōu)點(1)采用本發(fā)明的無場氧化絕緣架構(gòu)閃存單元制造方法得到的存儲單元內(nèi)無公知的場氧化層或淺溝槽隔離物等隔離結(jié)構(gòu)，可避免上述隔離結(jié)構(gòu)對于整體組件尺寸縮減效果的影響，可形成較高組件集成度的閃存單元。
(2)由本發(fā)明的無場氧化絕緣架構(gòu)閃存單元的制造方法所形成的閃存單元，由于采用多個分別設(shè)置于隔離閃存單元間的p型摻雜區(qū)作為電性隔離結(jié)構(gòu)之用，其具有介于1×1013～5×1015原子/每平方公分的摻雜濃度，可視實際制備所需而調(diào)整此摻雜區(qū)域的大小與深度，較公知的場氧化層或淺溝槽隔離物還具有提升整組件集成度的功效。此外，上述p型摻雜區(qū)可在定義出組件后，借由一離子植入程序而自然形成，具有減少一道光罩制備的功效。
(3)在本發(fā)明的無場氧化絕緣架構(gòu)閃存單元中，其浮置柵極還部分覆蓋于鄰近的隔離層上部分，以增大此浮置柵極與共構(gòu)于字符線內(nèi)一控制柵極的交疊面積，具有提高此閃存內(nèi)的控制柵極與浮置柵極間偶合率(couplingratio)的功效。
(4)此外，在本發(fā)明的無場氧化絕緣架構(gòu)閃存單元中，閃存單元間無公知的場氧化層或淺溝槽隔離物等隔離結(jié)構(gòu)，其隧穿氧化層不受公知隔離結(jié)構(gòu)中常見的邊角效應(yīng)影響，可具有較佳的可靠度。
為讓本發(fā)明的上述目的、特征及優(yōu)點能更明顯易懂，以一較佳實施例并配合附圖作詳細(xì)說明如下


圖1A～圖1B分別為公知閃存單元結(jié)構(gòu)的側(cè)視圖；圖2A～圖2M分別為本發(fā)明的無場氧化絕緣架構(gòu)閃存單元在制備流程過程中的側(cè)視圖；及圖3A～圖3F分別為圖2B、2C、2F、2G-2H、2I-2L及2M的相對應(yīng)俯視結(jié)構(gòu)。
具體實施例方式
圖2A至圖2M顯示依據(jù)本發(fā)明的無場氧化絕緣架構(gòu)閃存單元的制備流程，而圖3A至圖3F則顯示其相對應(yīng)的俯視情形。
請參照圖2A，首先提供例如為一p型半導(dǎo)體硅基底的基底100，然后進(jìn)行一臨界電壓離子植入程序(Vt implant)102，借以調(diào)整基底100表面上組件區(qū)域內(nèi)的臨界電壓。
請參照圖2B，接著依序形成第一介電層104、第一導(dǎo)電層106以及罩幕層于基底100上，并通過公知的微影/蝕刻程序以定義罩幕層，于罩幕層內(nèi)的形成多個沿第一方向延伸且互為平行的第一組件圖案108a，此時的俯視情形請參照圖3A。在此，第一介電層104、第一導(dǎo)電層106以及罩幕層的材質(zhì)較佳地分別為二氧化硅、經(jīng)n型摻雜的多晶硅(n-doped polysilicon)以及氮化硅材料。其形成方法較佳地分別為熱氧化法、化學(xué)氣相沉積法以及化學(xué)氣相沉積法。而上述膜層的厚度則較佳地分別介于70～100埃、500～2000埃以及500～2000埃。
請參照圖2C，接著以這些第一組件圖案108a作為蝕刻罩幕，進(jìn)一步蝕刻去除未被這些第一組件圖案108a所遮蔽的第一介電層104a及第一導(dǎo)電層106a直至露出部分的基底100，以在基底100上構(gòu)成多個分別由圖案化的第一介電層104a以及第一導(dǎo)電層106a所構(gòu)成的第一組件110。接著還進(jìn)行一第一離子植入程序112，以在這些第一組件110間的基底100內(nèi)形成沿第一方向延伸的多個第一摻雜區(qū)114，此時的俯視情形請參照圖3B。
值得注意，在此的第一離子植入程序112是在植入能量介于10～70KeV的條件下，采用如含硼或含銦(In)離子的p型摻質(zhì)，以于基底100內(nèi)形成這些具有1×1013～5×1015原子/每平方公分p型摻質(zhì)濃度的第一摻雜區(qū)114。這些第一摻雜區(qū)114具有替代公知的場氧化層或淺溝槽隔離物的隔離功效，可作為這些第一組件110間的電性隔離區(qū)域，并可視實際制備所需借由調(diào)整組件間距、離子植入能量與離子植入劑量，以得到合適的第一摻雜區(qū)114，可較公知的場氧化層或淺溝槽隔離物等隔離結(jié)構(gòu)具有較高的組件集成度。而這些第一摻雜區(qū)114系于上述第一組件110定義后，再借由一第一離子植入程序112而自然形成，可較公知的場氧化層或淺溝槽隔離物等制備中減少一道光罩程序。
此外，上述的第一摻雜區(qū)114較佳地可經(jīng)由一兩步驟的離子植入程序所形成。請參照圖2D～圖2E，首先施行一低劑量離子植入112a，在植入能量介于15～70Kev的條件下，植入濃度介于1×1013～1×1015原子/每平方公分的含硼或含銦(In)離子的p型摻質(zhì)，以于基底100內(nèi)形成這些具有p型摻質(zhì)的摻雜區(qū)114a。接著還形成一氧化層113覆蓋于這些第一組件110及其間的基底100上，此氧化層113的厚度介于50～300埃，其形成方法可為化學(xué)氣相沉積法或熱氧化法。然后，還施行一高劑量離子植入112b，在植入能量介于15～70KeV的條件下，植入濃度介于1×1014～5×1015原子/每平方公分的含硼或含銦(In)離子的p型摻質(zhì)，以在基底100內(nèi)形成這些具有1×1013～5×1015原子/每平方公分的p型摻質(zhì)的第一摻雜區(qū)114，以作為這些第一組件110的電性隔離區(qū)域。
請參照圖2F，接著沉積一毯覆性的第二介電層116材料填入于這些第一組件110間并覆蓋于這些第一組件圖案108a上，并經(jīng)由一如CMP制備的平坦化程序(未顯示)去除高于第一組件圖案108a上的第二介電層材料而留下位于這些第一組件圖案108a及第一組件110間的第二介電層116。接著還采用一適當(dāng)?shù)奈g刻程序，例如為一濕蝕刻程序去除這些位于第一組件110上的第一組件圖案108a并露出這些第一組件110內(nèi)的第一導(dǎo)電層106a，此時的俯視情形請參照圖3C。上述第二介電層116的材質(zhì)例如為二氧化硅，其形成方法例如為化學(xué)氣相沉積法(CVD)，較佳地為高密度電漿加強(qiáng)型化學(xué)氣相沉積法(HDP CVD)。
請同時參照圖2G及圖2H，接著還沉積一毯覆性的第二導(dǎo)電層118材料覆蓋于這些第一導(dǎo)電層106a以及第二介電層116上，并通過一微影/蝕刻過程定義此第二導(dǎo)電層118材料，以形成多個沿先前第一方向延伸且互為平行的第二導(dǎo)電層118，以接觸其下方的第一導(dǎo)電層106a并部份覆蓋于兩側(cè)的第二介電層116。上述第二導(dǎo)電層118的材質(zhì)較佳為經(jīng)n型摻雜的多晶硅。
接著，依序沉積一第三介電層120材料以及一第三導(dǎo)電層122材料毯覆地覆蓋于這些第二介電層116以及第二導(dǎo)電層118上，并通過一微影/蝕刻程序以定義此第三介電層120材料以及第三導(dǎo)電層122材料，以形成多個沿第二方向延伸且互為平行的第三介電層120以及第三導(dǎo)電層122以作為控制這些第一組件110的字符線WL之用。在此，字符線WL所延伸的第二方向大體正交于先前第一組件110所排列的第一方向。上述第三介電層120及第三導(dǎo)電層122的材質(zhì)較佳地分別為氧化硅-氮化硅-氧化硅層(ONO layer)以及經(jīng)n型摻雜的多晶硅(n-doped polysilicon)，其形成方法較佳地分別為化學(xué)氣相沉積法及化學(xué)氣相沉積法，而其膜厚則較佳地分別介于100～170埃以及500～2500埃。
此外，于上述字符線WL的形成過程中，還可利用這些沿第二方向延伸延伸的字符線WL，即由第三介電層120與第三導(dǎo)電層122所構(gòu)成的堆棧結(jié)構(gòu)為蝕刻罩幕，通過材料間的選擇比，在此例如為多晶硅與二氧化硅，同時地蝕刻去除未被這些字符線WL遮蔽的區(qū)域內(nèi)的多晶硅材料，如暴露出的第二導(dǎo)電層118及第一導(dǎo)電層106a等膜層，以露出其內(nèi)的基底100，最后留下被這些字符線所覆蓋部分的第一組件110，并與覆蓋于其上的字符線WL內(nèi)的第三介電層120與第三導(dǎo)電層122結(jié)合而形成多個閃存單元10。
制備過程至此，如圖2G內(nèi)所示，上述存儲單元10即為本發(fā)明的一種無場氧化絕緣架構(gòu)的閃存單元，其結(jié)構(gòu)包括一基底100；多個存儲單元10，設(shè)置于基底100上；以及多個電性隔離區(qū)域，在此顯示為第一摻雜區(qū)114，分別設(shè)置于上述存儲單元間的半導(dǎo)體基底內(nèi)，以電性隔離這些存儲單元。此外，基底100上還設(shè)置有一隔離層，在此顯示為第二介電層116，分別位于這些存儲單元10間以作為其電性隔離結(jié)構(gòu)。
而上述存儲單元10分別由依序堆棧于基底100上的第一介電層104a、第一導(dǎo)電層106a、第二導(dǎo)電層118、第三介電層120以及第三導(dǎo)電層122所構(gòu)成。于這些膜層中，第一介電層104a作為隧穿氧化層(tunnel oxide layer)之用，而第二導(dǎo)電層118與第一導(dǎo)電層106a則共構(gòu)而成一浮置柵極(floatinggate)，而第三介電層120則作為柵間介電層(inter-gate dielectric)，而第三導(dǎo)電層122則作為控制柵極(control gate)之用。
此外，值得注意地，于這些存儲單元10間的基底100內(nèi)并無公知的場氧化層或淺溝槽隔離物等隔離結(jié)構(gòu)，是采用位于基底100內(nèi)一經(jīng)p型摻雜的第一摻雜區(qū)114以作為其間的電性隔離結(jié)構(gòu)。除此之外，設(shè)置于這些閃存單元10上的例如為二氧化硅材質(zhì)的第二介電層116亦可視為提供這些存儲單元10間的電性隔離的一隔離層(insulating layer)。
接著，施行一第二離子植入程序124，以在前述存儲單元10兩側(cè)所露出的部分基底100內(nèi)形成多個源極/漏極區(qū)126，此時的俯視情形請參照圖3D。側(cè)視2G系顯示圖3D內(nèi)A～A切線內(nèi)的剖面情形，而側(cè)視2H則顯示圖3D內(nèi)B～B切線內(nèi)的剖面情形。
在此，上述的第二離子植入程序124是在植入能量介于15～70KeV的條件下，采用如含磷或含砷離子的n型摻質(zhì)，植入這些存儲單元10兩側(cè)所露出的基底100內(nèi)，以形成這些具有1×1014～5×1015原子/每平方公分的n型摻質(zhì)濃度的源極/漏極區(qū)126作為這些存儲單元10的源極或漏極。
請參照圖2I及圖2J，接著還沉積一層間介電層128材料，填入于這些存儲單元10及兩側(cè)的基底100上并經(jīng)過如CMP程序的一適當(dāng)平坦化程序，以形成材質(zhì)例如為硼磷硅玻璃(BPSG)的一層間介電層(ILD)128于這些存儲單元10及其兩側(cè)的基底100上以作為組件隔離之用，并使晶圓表面較為平坦而完成依據(jù)本發(fā)明的無場氧化絕緣架構(gòu)閃存的制備流程。此時的俯視情形請參照圖3E，側(cè)視2I是顯示圖3E內(nèi)A’～A’切線內(nèi)的剖面情形，而側(cè)視2J則顯示圖3E內(nèi)B’～B’切線內(nèi)的剖面情形。而側(cè)視2K及圖2L則分別顯示對應(yīng)于圖3E內(nèi)C’～C’及D’～D’切線內(nèi)的剖面情形。
請參照圖2M，如圖2G及圖2H中的第二離子植入程序124可為兩步驟的離子植入程序，首先施行一輕度離子植入(未顯示)，在植入能量介于15～70KeV的條件下，植入如含磷或含砷離子的n型摻質(zhì)，于這些存儲單元10兩側(cè)的基底100內(nèi)形成這些具有1×1013～5×1015原子/每平方公分的n型摻質(zhì)濃度的輕度摻雜區(qū)126’以減低接合漏電流(junction leakage)。接著還形成多個間隔物130于這些存儲單元10兩側(cè)，此間隔物130的材質(zhì)為二氧化硅或氮化硅。然后，還施行一較高劑量的離子植入程序(未顯示)，在植入能量介于15～70KeV的條件下，植入如含磷或含砷離子的n型摻質(zhì)，在這些存儲單元10兩側(cè)的基底100內(nèi)形成這些具有1×1014～5×1015原子/每平方公分的n型摻質(zhì)濃度的源極/漏極區(qū)126，接著還重復(fù)如圖2I及圖2J所示的流程而完成依據(jù)本發(fā)明的無場氧化絕緣架構(gòu)閃存單元的制備流程。此時的俯視情形則請參照圖3F，在此圖2M則顯示對應(yīng)于第3F圖內(nèi)D～D切線內(nèi)的剖面情形。
本發(fā)明的無場氧化絕緣架構(gòu)閃存單元的制備流程具有以下特點；1.使用本發(fā)明制造方法所形成的多個沿第一方向延伸第一摻雜區(qū)114，如第3B圖所示，是作為隔離閃存單元的電性隔離結(jié)構(gòu)之用?？筛鶕?jù)實際制備所需而調(diào)整此摻雜區(qū)域的大小與深度，較公知的場氧化層或淺溝槽隔離物還具有提升整組件集成度的功效。且第一摻雜區(qū)114是在定義出第一組件110后，進(jìn)而借由一第一離子植入程序112而自然形成，可比公知的場氧化層或淺溝槽隔離物等制備中減少一道光罩制備。
2.于本發(fā)明中，形成于第一導(dǎo)電層116a上且部份覆蓋于兩側(cè)的第二介電層116上的第二導(dǎo)電層118可與其下的第一導(dǎo)電層116結(jié)合以構(gòu)成此閃存單元的一浮置柵極(floating gate)，并借由還部分覆蓋于第二介電層116上以增大此浮置柵極與共構(gòu)于字符線內(nèi)一控制柵極，即為第三導(dǎo)電層122的交疊面積，具有提高此閃存內(nèi)的控制柵極與浮置柵極間偶合率(coupling ratio)的功效。
3.于本發(fā)明中，閃存單元間無公知的場氧化層或淺溝槽隔離物等隔離結(jié)構(gòu)，閃存單元的隧穿氧化層，即第一介電層114a不受上述公知隔離結(jié)構(gòu)中常見的邊角效應(yīng)，如邊角凹陷等問題影響，可具有較佳的可靠度表現(xiàn)。
如以上所述，本發(fā)明的無場氧化絕緣架構(gòu)閃存單元的制備流程適用于制作具有與非型(NAND type)排列的閃存陣列，以提供一具有較高組件集成度的閃存產(chǎn)品。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟悉此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)以后附的權(quán)利要求書為準(zhǔn)。
權(quán)利要求
1.一種無場氧化絕緣架構(gòu)閃存單元的制造方法，包括提供一半導(dǎo)體基底；依序在該半導(dǎo)體基底上形成一第一介電層、一第一導(dǎo)電層及一罩幕層；在該罩幕層內(nèi)形成多個沿第一方向延伸的第一組件圖案；去除未被上述第一組件圖案遮蔽的該第一介電層及第一導(dǎo)電層直至露出該半導(dǎo)體基底，形成多個經(jīng)圖案化的第一介電層及第一導(dǎo)電層所構(gòu)成的第一組件；施行一第一離子植入程序，在上述第一組件間的半導(dǎo)體基底內(nèi)分別形成多個第一摻雜區(qū)，以隔離上述各第一組件；在上述第一組件間形成一第二介電層；去除上述第一組件上的罩幕層，以露出上述第一導(dǎo)電層；形成多個沿第一方向延伸的第二導(dǎo)電層，分別覆蓋于上述各第一導(dǎo)電層及部份上述第二介電層上；依序形成一第三介電層及一第三導(dǎo)電層，毯覆地覆蓋于上述各第二介電層及第二導(dǎo)電層，并定義該第三介電層及該第三導(dǎo)電層以形成多個沿第二方向延伸的字符線，并同時去除未被上述字符線覆蓋的部分上述第一組件，構(gòu)成多個被上述第一摻雜區(qū)隔離的存儲單元；以及施行一第二離子植入程序，在上述存儲單元的兩側(cè)形成多個源極/漏極區(qū)。
2.如權(quán)利要求1所述的無場氧化絕緣架構(gòu)閃存單元的制造方法，其特征在于，該半導(dǎo)體基底為一p型硅基底。
3.如權(quán)利要求1所述的無場氧化絕緣架構(gòu)閃存單元的制造方法，其特征在于，該第一方向正交于該第二方向。
4.如權(quán)利要求1所述的無場氧化絕緣架構(gòu)閃存單元的制造方法，其特征在于，在該半導(dǎo)體基底上形成該第一介電層之前，還包括對該半導(dǎo)體基底表面進(jìn)行一臨界電壓離子植入程序。
5.如權(quán)利要求1所述的無場氧化絕緣架構(gòu)閃存單元的制造方法，其特征在于，該存儲單元內(nèi)的該第一導(dǎo)電層與該第二導(dǎo)電層還構(gòu)成一浮置柵極。
6.如權(quán)利要求1所述的無場氧化絕緣架構(gòu)閃存單元的制造方法，其特征在于，位于該存儲單元內(nèi)部分該字符線內(nèi)的該第三導(dǎo)電層為一控制柵極。
7.如權(quán)利要求1所述的無場氧化絕緣架構(gòu)閃存單元的制造方法，其特征在于，該第一導(dǎo)電層材質(zhì)為經(jīng)n型摻雜的多晶硅。
8.如權(quán)利要求1所述的無場氧化絕緣架構(gòu)閃存單元的制造方法，其特征在于，該第二導(dǎo)電層材質(zhì)為經(jīng)n型摻雜的多晶硅。
9.如權(quán)利要求1所述的無場氧化絕緣架構(gòu)閃存單元的制造方法，其特征在于，該第三導(dǎo)電層材質(zhì)為經(jīng)n型摻雜的多晶硅。
10.如權(quán)利要求1所述的無場氧化絕緣架構(gòu)閃存單元的制造方法，其特征在于，該罩幕層材質(zhì)為氮化硅。
11.如權(quán)利要求1所述的無場氧化絕緣架構(gòu)閃存單元的制造方法，其特征在于，上述第一摻雜區(qū)為p型摻雜區(qū)，且具有介于1×1013～5×1015原子/每平方公分的摻雜濃度。
12.如權(quán)利要求1所述的無場氧化絕緣架構(gòu)閃存單元的制造方法，其特征在于，在施行該第一離子植入程序前，還包括下列步驟施行一輕度離子植入程序，在上述第一組件間的半導(dǎo)體基底內(nèi)形成多個輕度摻雜區(qū)；以及在該半導(dǎo)體基底表面形成一氧化層。
13.如權(quán)利要求12所述的無場氧化絕緣架構(gòu)閃存單元的制造方法，其特征在于，上述輕度摻雜區(qū)為p型摻雜區(qū)，且具有介于1×1013～1×1015原子/每平方公分的摻雜濃度。
14.如權(quán)利要求1所述的無場氧化絕緣架構(gòu)閃存單元的制造方法，其特征在于，該第三介電層為一氧化硅-氮化硅-氧化硅層。
15.如權(quán)利要求1所述的無場氧化絕緣架構(gòu)閃存單元的制造方法，其特征在于，該第二離子植入程序包括下列步驟施行一輕度離子植入程序，在上述存儲單元間的半導(dǎo)體基底內(nèi)形成多個輕度摻雜區(qū)；以及形成多個間隔物，分別位于上述存儲單元的兩側(cè)；以及施行一高劑量的離子植入程序，在上述各存儲單元兩側(cè)形成多個源極/漏極區(qū)。
16.如權(quán)利要求15所述的無場氧化絕緣架構(gòu)閃存單元的制造方法，其特征在于，上述輕度區(qū)為n型摻雜區(qū)，且具有介于1×1013～1×1015原子/每平方公分的摻雜濃度。
17.如權(quán)利要求15所述的無場氧化絕緣架構(gòu)閃存單元的制造方法，其特征在于，上述間隔物材質(zhì)為二氧化硅或氮化硅。
18.如權(quán)利要求1所述的無場氧化絕緣架構(gòu)閃存單元的制造方法，其特征在于，上述存儲單元由被上述字符線覆蓋的部分上述第一組件、上述第二導(dǎo)電層與部分上述字符線構(gòu)成。
19.一種采用權(quán)利要求1的方法制造的無場氧化絕緣架構(gòu)閃存單元，包括一半導(dǎo)體基底；多個存儲單元，設(shè)置于該半導(dǎo)體基底上；以及多個電性隔離區(qū)域，分別設(shè)置于上述存儲單元間的半導(dǎo)體基底內(nèi)，以電性隔離上述存儲單元。
20.如權(quán)利要求19所述的無場氧化絕緣架構(gòu)閃存單元，其特征在于，上述電性隔離區(qū)域包括一p型摻雜區(qū)，具有介于1×1013～5×1015原子/每平方公分的摻雜濃度。
21.如權(quán)利要求19所述的無場氧化絕緣架構(gòu)閃存單元，其特征在于，在半導(dǎo)體基底上還設(shè)置有一隔離層，分別位于上述存儲單元間。
22.如權(quán)利要求21所述的無場氧化絕緣架構(gòu)閃存單元，其特征在于，該存儲單元由一隧穿氧化層、一浮置柵極、一柵間介電層以及一控制柵極依序堆棧而成。
23.如權(quán)利要求21所述的無場氧化絕緣架構(gòu)閃存單元，其特征在于，該隔離層材質(zhì)為二氧化硅。
24.如權(quán)利要求22所述的無場氧化絕緣架構(gòu)閃存單元，其特征在于，該浮置柵極部分覆蓋于鄰近的該隔離層。
全文摘要
本發(fā)明涉及一種無場氧化絕緣架構(gòu)閃存單元及其制造方法，其制造方法包括提供一半導(dǎo)體基底并在此半導(dǎo)體基底上形成一第一介電層、一第一導(dǎo)電層及一罩幕層；蝕刻罩幕層以形成多個沿第一方向延伸的第一組件圖案；形成多個被上述第一組件圖案覆蓋的第一組件；施行一第一離子植入程序在第一組件間的半導(dǎo)體基底內(nèi)分別形成第一摻雜區(qū)以隔離上述第一組件；在第一組件間形成一第二介電層；去除第一組件上的罩幕層，露出其內(nèi)第一導(dǎo)電層；形成多個沿第二方向延伸的字符線，并同時去除未被該字符線所覆蓋的第一組件，構(gòu)成多個被上述第一摻雜區(qū)隔離的存儲單元；以及施行一第二離子植入程序，在上述存儲單元的兩側(cè)形成多個源極/漏極區(qū)。
文檔編號H01L27/115GK1553499SQ0314080
公開日2004年12月8日 申請日期2003年6月3日 優(yōu)先權(quán)日2003年6月3日
發(fā)明者陳銘祥, 呂文彬 申請人:旺宏電子股份有限公司